JP4419071B2 - 半導体メモリのリフレッシュ制御方法及び半導体メモリ装置 - Google Patents
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Description
(1)
ただし、n:各リフレッシュ周期でのフェイルビット数
n−2C2:n−2ビット中から2を抽出するときの組合せ数
同様に、8メモリセル/1ビット、16メモリセル/1ビットの場合についてのフェイル数のそれぞれの期待値e2、e3は(2)、(3)式で与えられる。
(3)
上記の(1)〜(3)式の確率計算によれば、1ビット当たりのメモリセル数が2の場合に比べ、4、8、16と多重化の度合が高くなることにより、リテンションタイムは10倍、40倍、80倍程度に長くすることができる。
10…メモリアレイ
11…メインワードドライバ
12…センスアンプ部
13…行デコーダ
14…行アドレスバッファ
15…セルフリフレッシュ制御部
16…列デコーダ
17…列アドレスバッファ
18…I/O制御部
19…コマンドデコーダ
20…クロックジェネレータ
30…アドレス切り替え部
31、41…X8切り替え部
42…X7切り替え部
43…X6切り替え部
44…X5切り替え部
51…メインワードドライバ
52…行デコーダ
53…MWD切り替え部
100…マット
150…リフレッシュカウンタ
201、202…インバータ
203〜206、301〜305…AND回路
203〜206…OR回路
Claims (23)
- 行アドレスに対応するワード線と列アドレスに対応するビット線の交点に配置される複数のメモリセルからなるメモリアレイにデータを保持するためのセルフリフレッシュ動作を制御する半導体メモリのリフレッシュ制御方法であって、
前記メモリアレイの全体のうち、前記セルフリフレッシュ動作時にデータ保持の対象となる所定数のワード線上のメモリセル群である保持領域と、前記セルフリフレッシュ動作時に当該保持領域の全データのコピー先となるワード線上のメモリセル群であるコピー領域とを区分して設定するステップと、
前記セルフリフレッシュ動作の実行に先立って、前記保持領域の各メモリセルをコピー元とし、同一ビット線又は同一ビット線対における前記コピー領域の一又は複数の各メモリセルへのビット情報のコピー動作を実行するステップと、
前記保持領域をセルフリフレッシュの対象として行アドレスを順次指定し、指定された行アドレスに対応するワード線を選択して駆動すると同時に、当該選択ワード線のコピー先として対応する前記コピー領域の一又は複数のワード線を順次選択して駆動することにより、前記セルフリフレッシュ動作を実行するステップと、を含み、
前記保持領域の容量は複数段階を切り替え可能に設定され、それぞれの容量に応じてコピー元の1ビットに対応するコピー先のメモリセル数を選択的に変更可能であること
を特徴とする半導体メモリのリフレッシュ制御方法。 - 前記ビット情報のコピー動作は、前記保持領域の行アドレスを順次指定し、指定された行アドレスに対応するワード線を選択して駆動するとともに、ビット線出力の増幅に要する所定時間が経過した後に前記選択ワード線のコピー先として対応する前記コピー領域の一又は複数のワード線を選択して駆動することにより実行されることを特徴とする請求項1に記載の半導体メモリのリフレッシュ制御方法。
- 前記保持領域の容量は、前記メモリアレイの全領域の2N分の1(N:1以上M以下の整数)のM段階の容量を切り替え可能に設定され、前記ビット情報はコピー元の1個のメモリセルからコピー先の2N−1個のメモリセルにコピーされることを特徴とする請求項1又は2に記載の半導体メモリのリフレッシュ制御方法。
- 前記行アドレスに含まれるMビットの所定パターンに基づいて前記保持領域及び複数の前記コピー領域を識別して前記コピー動作及び前記セルフリフレッシュ動作を実行することを特徴とする請求項3に記載の半導体メモリのリフレッシュ制御方法。
- 前記保持領域のみのデータを保持する第1のモードと、前記メモリアレイの全領域のデータを保持する第2のモードとを選択的に設定可能であることを特徴とする請求項1から4のいずれかに記載の半導体メモリのリフレッシュ制御方法。
- 前記セルフリフレッシュ動作を停止する際、前記保持領域の行アドレスを順次指定し、指定された行アドレスに対応するワード線を選択して駆動すると同時に、当該選択ワード線のコピー先として対応する前記コピー領域の一又は複数のワード線を選択して駆動し、前記保持領域及び前記コピー領域の全てのワード線の駆動終了後に通常動作に移行するステップとを、
さらに含むことを特徴とする請求項1に記載の半導体メモリのリフレッシュ制御方法。 - 行アドレスに対応するワード線と列アドレスに対応するビット線の交点に配置される複数のメモリセルからなるメモリアレイを有する半導体メモリであって、
前記メモリアレイの全体のうち、セルフリフレッシュ動作時にデータ保持の対象となる所定数のワード線上のメモリセル群である保持領域と、セルフリフレッシュ動作時に当該保持領域の全データのコピー先となるワード線上のメモリセル群であるコピー領域とを区分して設定し、前記保持領域を前記セルフリフレッシュの対象として行アドレスを順次指定してセルフリフレッシュ動作を制御するセルフリフレッシュ制御手段と、
前記セルフリフレッシュ制御手段により指定された前記保持領域のワード線を選択して駆動するとともに、ビット線出力の増幅に要する所定時間が経過した後に前記選択ワード線のコピー先として対応する前記コピー領域の一又は複数のワード線を選択して駆動するワード線選択駆動手段と、
前記保持領域の容量として複数段階の中から一の容量を切り替え設定可能な設定用レジスタとを備え、
前記設定用レジスタの内容に応じて、前記ワード線選択駆動手段が選択して駆動する前記コピー領域の一又は複数のワード線の本数を変更することで、コピー元の1ビットに対応するコピー先のメモリセル数を変更可能である
ことを特徴とする半導体メモリ。 - 前記設定用レジスタは、前記保持領域のみのデータを保持する第1のモードと、前記メモリアレイの全領域のデータを保持する第2のモードとを切り替え設定可能であることを特徴とする請求項7に記載の半導体メモリ。
- 前記保持領域の容量は、前記メモリアレイの全領域の2N分の1(N:1以上M以下の整数)のM段階の容量を切り替え設定可能であり、前記ワード線駆動選択手段は、前記行アドレスに含まれるMビットの異なるパターンに対応するコピー先の複数のワード線を選択して駆動することを特徴とする請求項7又は8のいずれかに記載の半導体メモリ。
- 前記メモリアレイは、複数のマットに分割されるとともに、一のマット内で前記ワード線及び前記ビット線が共通となるように構成され、
前記保持領域及び前記コピー領域は、前記マット単位で領域を確保されることを特徴とする請求項7から9のいずれかに記載の半導体メモリ。 - 前記メモリセルは、共通のセンスアンプに接続されるビット線対の一方又は他方のビット線に接続され、同一の前記ビット線対におけるコピー元のメモリセルとコピー先の一又は複数のメモリセルのうち、前記一方のビット線と前記他方のビット線に同数のメモリセルが接続されることを特徴とする請求項7から10のいずれかに記載の半導体メモリ。
- 行アドレスに対応するワード線と列アドレスに対応するビット線の交点に配置される複数のメモリセルからなるメモリアレイにデータを保持するためのセルフリフレッシュ動作を制御する半導体メモリのリフレッシュ制御方法であって、
前記メモリアレイの全体のうち、データ保持の対象となる所定数のワード線上のメモリセル群である保持領域と、当該保持領域の全データのコピー先となるワード線上のメモリセル群であるコピー領域とを区分して設定するステップと、
前記セルフリフレッシュ動作の実行に先立って、前記保持領域の各メモリセルをコピー元とし、同一ビット線又は同一ビット線対における前記コピー領域の一又は複数の各メモリセルへのビット情報のコピー動作を実行するステップと、
前記保持領域をセルフリフレッシュの対象として行アドレスを順次指定し、指定された行アドレスに対応するワード線を選択して駆動すると同時に、当該選択ワード線のコピー先として対応する前記コピー領域の一又は複数のワード線を順次選択して駆動することにより、前記セルフリフレッシュ動作を実行するステップと、
前記セルフリフレッシュ動作を停止した後に任意のワード線がアクセスされたとき、そのワード線に対するセルフリフレッシュのエグジット後の最初のアクセスであるか2回目以降のアクセスであるかを判別するステップと、
判別結果が最初のアクセスを示すときは、アクセス対象のワード線とともに前記コピー動作により同一のビット情報が保持されている一又は複数のワード線を同時に駆動し、判別結果が2回目以降のアクセスを示すときは、通常動作に移行して前記アクセス対象のワード線のみを駆動するステップと
を含むことを特徴とする半導体メモリのリフレッシュ制御方法。 - 前記ビット情報のコピー動作は、前記保持領域の行アドレスを順次指定し、指定された行アドレスに対応するワード線を選択して駆動するとともに、ビット線出力の増幅に要する所定時間が経過した後に前記選択ワード線のコピー先として対応する前記コピー領域の一又は複数のワード線を選択して駆動することにより実行されることを特徴とする請求項12に記載の半導体メモリのリフレッシュ制御方法。
- 前記保持領域の容量は複数段階を切り替え可能に設定され、それぞれの容量に応じてコピー元の1ビットに対応するコピー先のメモリセル数を選択的に変更可能であることを特徴とする請求項12又は13に記載の半導体メモリのリフレッシュ制御方法。
- 前記保持領域の容量は、前記メモリアレイの全領域の2N分の1(N:1以上M以下の整数)のM段階の容量を切り替え可能に設定され、前記ビット情報はコピー元の1個のメモリセルからコピー先の2N−1個のメモリセルにコピーされることを特徴とする請求項14に記載の半導体メモリのリフレッシュ制御方法。
- 前記行アドレスに含まれるMビットの所定パターンに基づいて前記保持領域及び複数の前記コピー領域を識別して前記コピー動作及び前記セルフリフレッシュ動作を実行することを特徴とする請求項15に記載の半導体メモリのリフレッシュ制御方法。
- 前記保持領域のみのデータを保持する第1のモードと、前記メモリアレイの全領域のデータを保持する第2のモードとを選択的に設定可能であることを特徴とする請求項12から16のいずれかに記載の半導体メモリのリフレッシュ制御方法。
- 行アドレスに対応するワード線と列アドレスに対応するビット線の交点に配置される複数のメモリセルからなるメモリアレイを有する半導体メモリであって、
前記メモリアレイの全体のうち、データ保持の対象となる所定数のワード線上のメモリセル群である保持領域と、当該保持領域の全データのコピー先となるワード線上のメモリセル群であるコピー領域とを区分して設定し、前記保持領域を前記セルフリフレッシュの対象として行アドレスを順次指定してセルフリフレッシュ動作を制御するセルフリフレッシュ制御手段と、
前記セルフリフレッシュ制御手段により指定された前記保持領域のワード線を選択して駆動するとともに、ビット線出力の増幅に要する所定時間が経過した後に前記選択ワード線のコピー先として対応する前記コピー領域の一又は複数のワード線を選択して駆動するワード線選択駆動手段と、
前記セルフリフレッシュ動作を停止した後に任意のワード線がアクセスされたとき、そのワード線に対するセルフリフレッシュのエグジット後の最初のアクセスであるか2回目以降のアクセスであるかを判別する判別手段とを備え、
前記ワード線選択駆動回路は、前記判別手段の出力に基づき最初のアクセスと判別された場合、アクセス対象のワード線とともに前記コピー動作により同一のビット情報が保持されている一又は複数のワード線を同時に駆動し、2回目以降のアクセスであると判別された場合、通常動作に移行して前記アクセス対象のワード線のみを駆動する
ことを特徴とする半導体メモリ。 - 前記保持領域の容量として複数段階の中から一の容量を切り替え設定可能な設定用レジスタが設けられ、前記設定用レジスタの内容に応じてコピー元の1ビットに対応するコピー先のメモリセル数が識別されることを特徴とする請求項18に記載の半導体メモリ。
- 前記設定用レジスタは、前記保持領域のみのデータを保持する第1のモードと、前記メモリアレイの全領域のデータを保持する第2のモードとを切り替え設定可能であることを特徴とする請求項19に記載の半導体メモリ。
- 前記保持領域の容量は、前記メモリアレイの全領域の2N分の1(N:1以上M以下の整数)のM段階の容量を切り替え設定可能であり、前記ワード線駆動選択手段は、前記行アドレスに含まれるMビットの異なるパターンに対応するコピー先の複数のワード線を選択して駆動することを特徴とする請求項18から20のいずれかに記載の半導体メモリ。
- 前記メモリアレイは、複数のマットに分割されるとともに、一のマット内で前記ワード線及び前記ビット線が共通となるように構成され、
前記保持領域及び前記コピー領域は、前記マット単位で領域を確保されることを特徴とする請求項18から21のいずれかに記載の半導体メモリ。 - 前記メモリセルは、共通のセンスアンプに接続されるビット線対の一方又は他方のビット線に接続され、同一の前記ビット線対におけるコピー元のメモリセルとコピー先の一又は複数のメモリセルのうち、前記一方のビット線と前記他方のビット線に同数のメモリセルが接続されることを特徴とする請求項18から22のいずれかに記載の半導体メモリ。
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