JPH0574152A - ダイナミツクメモリのリフレツシユ制御回路 - Google Patents
ダイナミツクメモリのリフレツシユ制御回路Info
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- JPH0574152A JPH0574152A JP3237752A JP23775291A JPH0574152A JP H0574152 A JPH0574152 A JP H0574152A JP 3237752 A JP3237752 A JP 3237752A JP 23775291 A JP23775291 A JP 23775291A JP H0574152 A JPH0574152 A JP H0574152A
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- JP
- Japan
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- refresh
- refreshing
- memory
- memory chip
- control circuit
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Abstract
(57)【要約】
【目的】 複数のメモリチップを有するダイナミックメ
モリのリフレッシュを時分割にてリフレッシュする制御
回路の構成を簡単にすると共に、消費電流の平均化を図
る。 【構成】 リフレッシュタイマ１からのリフレッシュ要
求信号ＲＥＦＲＥＱ発生毎に、リフレッシュアドレスカ
ウンタ２の下位ｎビットよりメモリチップ選択ビット５
が出力される。このメモリチップ選択ビット５のデータ
をデコーダ回路３でデコードし、得られたＳＥＬ０〜Ｓ
ＥＬｍの各信号により、ＲＡＳコントローラ４は対応す
るロウアドレスストローブ信号ＲＡＳ０−Ｎ〜ＲＡＳｍ
−Ｎを出力し、メモリチップ７のリフレッシュを行う。
モリのリフレッシュを時分割にてリフレッシュする制御
回路の構成を簡単にすると共に、消費電流の平均化を図
る。 【構成】 リフレッシュタイマ１からのリフレッシュ要
求信号ＲＥＦＲＥＱ発生毎に、リフレッシュアドレスカ
ウンタ２の下位ｎビットよりメモリチップ選択ビット５
が出力される。このメモリチップ選択ビット５のデータ
をデコーダ回路３でデコードし、得られたＳＥＬ０〜Ｓ
ＥＬｍの各信号により、ＲＡＳコントローラ４は対応す
るロウアドレスストローブ信号ＲＡＳ０−Ｎ〜ＲＡＳｍ
−Ｎを出力し、メモリチップ７のリフレッシュを行う。
Description
【０００１】
【産業上の利用分野】本発明はダイナミックメモリのリ
フレッシュ制御回路に係り、特に、メモリチップを複数
有し各メモリチップが共通のＣＡＳ信号に接続されてい
るシステムに好適なダイナミックメモリのリフレッシュ
制御回路に関する。
フレッシュ制御回路に係り、特に、メモリチップを複数
有し各メモリチップが共通のＣＡＳ信号に接続されてい
るシステムに好適なダイナミックメモリのリフレッシュ
制御回路に関する。
【０００２】
【従来の技術】ダイナミックメモリをリフレッシュさせ
る従来技術として、例えば特開平１−９８１９２号公報
に記載のものがある。この従来技術では、複数あるメモ
リチップの各バンクに対応して、各々独立したリフレッ
シュ要求信号を一定時間ごとに順次選択し、時分割にダ
イナミックメモリをリフレッシュするものである。又、
ダイナミックメモリの特性は、富士通製ダイナミックメ
モリＭＢ８１４６４のデ−タシ−トに記載されているよ
うに、カラムアドレスストロ−ブ信号（ＣＡＳ信号と略
す）の変化時に大きな消費電流が流れる。
る従来技術として、例えば特開平１−９８１９２号公報
に記載のものがある。この従来技術では、複数あるメモ
リチップの各バンクに対応して、各々独立したリフレッ
シュ要求信号を一定時間ごとに順次選択し、時分割にダ
イナミックメモリをリフレッシュするものである。又、
ダイナミックメモリの特性は、富士通製ダイナミックメ
モリＭＢ８１４６４のデ−タシ−トに記載されているよ
うに、カラムアドレスストロ−ブ信号（ＣＡＳ信号と略
す）の変化時に大きな消費電流が流れる。
【０００３】
【発明が解決しようとする課題】上記従来技術は、ＣＡ
Ｓ信号の制御を必要としないＲＡＳ（ロウアドレススト
ロ−ブ）オンリ−リフレッシュ方式を採用した場合、リ
フレッシュアドレスカウンタを必要とするリフレッシュ
方式となる。このため、リフレッシュの対象となるメモ
リチップのリフレッシュ要求信号を選択する回路と、リ
フレッシュアドレスを生成するためのアドレスカウンタ
を独立に必要とし、回路規模が大きく、また複雑になる
という問題がある。又、ＣＡＳ信号を共通としたシステ
ムでは、ＣＡＳビフォアＲＡＳリフレッシュ方式を採用
すると、前記の富士通製ダイナミックメモリＭＢ８１４
６４のデ−タシ−トに記載のように、リフレッシュ時の
ＣＡＳ信号スイッチングによる消費電流の急増を招く虞
がある。
Ｓ信号の制御を必要としないＲＡＳ（ロウアドレススト
ロ−ブ）オンリ−リフレッシュ方式を採用した場合、リ
フレッシュアドレスカウンタを必要とするリフレッシュ
方式となる。このため、リフレッシュの対象となるメモ
リチップのリフレッシュ要求信号を選択する回路と、リ
フレッシュアドレスを生成するためのアドレスカウンタ
を独立に必要とし、回路規模が大きく、また複雑になる
という問題がある。又、ＣＡＳ信号を共通としたシステ
ムでは、ＣＡＳビフォアＲＡＳリフレッシュ方式を採用
すると、前記の富士通製ダイナミックメモリＭＢ８１４
６４のデ−タシ−トに記載のように、リフレッシュ時の
ＣＡＳ信号スイッチングによる消費電流の急増を招く虞
がある。
【０００４】本発明の目的は、ＲＡＳオンリ−リフレッ
シュシステムの小型化を計りつつ複数のメモリチップを
時分割にリフレッシュして消費電流の平均化を計るダイ
ナミックメモリのリフレッシュ制御回路を提供すること
にある。
シュシステムの小型化を計りつつ複数のメモリチップを
時分割にリフレッシュして消費電流の平均化を計るダイ
ナミックメモリのリフレッシュ制御回路を提供すること
にある。
【０００５】
【問題を解決するための手段】上記目的は、メモリシス
テム内のメモリチップの構成数に応じてアドレスカウン
タの任意の下位ｎビットをデコ−ドしたものをメモリチ
ップの選択信号とし、ｎ＋１ビット以上をメモリチップ
のリフレッシュアドレスとするＲＡＳオンリ−リフレッ
シュ方式を採用することにより、達成される。
テム内のメモリチップの構成数に応じてアドレスカウン
タの任意の下位ｎビットをデコ−ドしたものをメモリチ
ップの選択信号とし、ｎ＋１ビット以上をメモリチップ
のリフレッシュアドレスとするＲＡＳオンリ−リフレッ
シュ方式を採用することにより、達成される。
【０００６】
【作用】リフレッシュ要求が発生する毎にアドレスカウ
ンタの下位ｎビットの値に応じて選択されるメモリチッ
プが順次リフレッシュされる。メモリチップが１回のリ
フレッシュサイクルを実行する毎にアドレスカウンタが
インクリメントされ、２のｎ乗回のリフレッシュ動作の
終了毎にメモリチップに共通なリフレッシュアドレスが
インクリメントされる。アドレスカウンタの下位ｎビッ
トがメモリチップのセレクタの一部を兼ねるため、簡単
なデコ−ダ回路を付加するだけで、セレクタを構成でき
る。リフレッシュ要求信号の発生周期がメモリチップの
要求する（リフレッシュ周期／サイクル数）の仕様の２
のｎ乗分の１となるようにし、セレクタにより選択され
るメモリチップを分散させることで、リフレッシュによ
る消費電流も平均化される。そのとき、各メモリチップ
に対して実際に行われるリフレッシュ動作は、メモリチ
ップの要求する（リフレッシュ周期／サイクル数）と等
しい周期となる。
ンタの下位ｎビットの値に応じて選択されるメモリチッ
プが順次リフレッシュされる。メモリチップが１回のリ
フレッシュサイクルを実行する毎にアドレスカウンタが
インクリメントされ、２のｎ乗回のリフレッシュ動作の
終了毎にメモリチップに共通なリフレッシュアドレスが
インクリメントされる。アドレスカウンタの下位ｎビッ
トがメモリチップのセレクタの一部を兼ねるため、簡単
なデコ−ダ回路を付加するだけで、セレクタを構成でき
る。リフレッシュ要求信号の発生周期がメモリチップの
要求する（リフレッシュ周期／サイクル数）の仕様の２
のｎ乗分の１となるようにし、セレクタにより選択され
るメモリチップを分散させることで、リフレッシュによ
る消費電流も平均化される。そのとき、各メモリチップ
に対して実際に行われるリフレッシュ動作は、メモリチ
ップの要求する（リフレッシュ周期／サイクル数）と等
しい周期となる。
【０００７】
【実施例】以下に本発明の一実施例を図面を参照して説
明する。尚、以下に説明する実施例に係るダイナミック
メモリ（以下、ＤＲＡＭと略す）のリフレッシュ方式
は、ＲＡＳオンリーリフレッシュ方式である。
明する。尚、以下に説明する実施例に係るダイナミック
メモリ（以下、ＤＲＡＭと略す）のリフレッシュ方式
は、ＲＡＳオンリーリフレッシュ方式である。
【０００８】図１は、本発明の一実施例に係るＤＲＡＭ
のリフレッシュ制御の原理を示すブロック図である。リ
フレッシュタイマ１より１回目のリフレッシュ要求信号
ＲＥＦＲＥＱが発生すると、ＤＲＡＭ選択ビット５の値
をデコーダ回路３によってデコードした信号ＳＥＬ０に
より、メモリブロック７内部のＤＲＡＭ０が選択され
る。ＲＡＳコントローラ４は、このＤＲＡＭ０に対して
ＲＡＳ０−Ｎ信号を出力し、ＤＲＡＭ０をリフレッシュ
する。ＤＲＡＭ０に対するリフレッシュサイクルが終了
すると、アドレスカウンタ２がインクリメントされる。
リフレッシュタイマ１より２回目のリフレッシュ要求Ｒ
ＥＦＲＥＱが発生すると、ＤＲＡＭ選択ビット５の値を
デコーダ回路３によってデコードした信号ＳＥＬ１によ
り、メモリブロック７内部のＤＲＡＭ１が選択される。
ＲＡＳコントローラ４は、このＤＲＡＭ１に対しＲＡＳ
１−Ｎ信号を出力し、ＤＲＡＭ１をリフレッシュする。
ＤＲＡＭ１に対するリフレッシュサイクルが終了する
と、アドレスカウンタ２がインクリメントされる。
のリフレッシュ制御の原理を示すブロック図である。リ
フレッシュタイマ１より１回目のリフレッシュ要求信号
ＲＥＦＲＥＱが発生すると、ＤＲＡＭ選択ビット５の値
をデコーダ回路３によってデコードした信号ＳＥＬ０に
より、メモリブロック７内部のＤＲＡＭ０が選択され
る。ＲＡＳコントローラ４は、このＤＲＡＭ０に対して
ＲＡＳ０−Ｎ信号を出力し、ＤＲＡＭ０をリフレッシュ
する。ＤＲＡＭ０に対するリフレッシュサイクルが終了
すると、アドレスカウンタ２がインクリメントされる。
リフレッシュタイマ１より２回目のリフレッシュ要求Ｒ
ＥＦＲＥＱが発生すると、ＤＲＡＭ選択ビット５の値を
デコーダ回路３によってデコードした信号ＳＥＬ１によ
り、メモリブロック７内部のＤＲＡＭ１が選択される。
ＲＡＳコントローラ４は、このＤＲＡＭ１に対しＲＡＳ
１−Ｎ信号を出力し、ＤＲＡＭ１をリフレッシュする。
ＤＲＡＭ１に対するリフレッシュサイクルが終了する
と、アドレスカウンタ２がインクリメントされる。
【０００９】以下、順次、ＤＲＡＭは、リフレッシュタ
イマ１のリフレッシュ要求信号ＲＥＦＲＥＱ発生毎にリ
フレッシュされる。２のｎ乗回目のリフレッシュ要求が
発生して、ＲＡＳコントローラ４より出力されるＲＡＳ
ｍ信号によってＤＲＡＭｍのリフレッシュが終了する
と、アドレスカウンタ２のｎ＋１ビット目以上すなわち
リフレッシュアドレス６がインクリメントされ、ＤＲＡ
Ｍ選択ビット５の値が一巡する。以下、このリフレッシ
ュ制御が繰り返される。このように、メモリチップの要
求する（リフレッシュ周期／サイクル数）の期間を２の
ｎ乗のブロック単位に分割してリフレッシュするため、
消費電流の平均化が図られる。
イマ１のリフレッシュ要求信号ＲＥＦＲＥＱ発生毎にリ
フレッシュされる。２のｎ乗回目のリフレッシュ要求が
発生して、ＲＡＳコントローラ４より出力されるＲＡＳ
ｍ信号によってＤＲＡＭｍのリフレッシュが終了する
と、アドレスカウンタ２のｎ＋１ビット目以上すなわち
リフレッシュアドレス６がインクリメントされ、ＤＲＡ
Ｍ選択ビット５の値が一巡する。以下、このリフレッシ
ュ制御が繰り返される。このように、メモリチップの要
求する（リフレッシュ周期／サイクル数）の期間を２の
ｎ乗のブロック単位に分割してリフレッシュするため、
消費電流の平均化が図られる。
【００１０】図２は、上述した原理に基づくリフレッシ
ュ制御回路の第１実施例を示す構成図である。本実施例
のリフレッシュ制御回路では、アドレスカウンタ２の最
下位ビットをＤＲＡＭ選択ビット５とし、メモリブロッ
クはＤＲＡＭ０とＤＲＡＭ１の２ブロック構成となって
いる。このため、リフレッシュ動作は交互に行われる。
まず、リフレッシュタイマ１より１回目のリフレッシュ
要求信号ＲＥＦＲＥＱが発生すると、ＤＲＡＭ選択ビッ
ト５の値をインバータ１個で構成されたデコーダ回路３
でデコードした信号ＳＥＬ０によって、ＤＲＡＭ０が選
択される。ＲＡＳコントローラ４は、このＤＲＡＭ０に
対してＲＡＳ０−Ｎ信号を出力し、リフレッシュを行
う。ＤＲＡＭ０に対するリフレッシュサイクルが終了す
ると、アドレスカウンタ２がインクリメントされる。
ュ制御回路の第１実施例を示す構成図である。本実施例
のリフレッシュ制御回路では、アドレスカウンタ２の最
下位ビットをＤＲＡＭ選択ビット５とし、メモリブロッ
クはＤＲＡＭ０とＤＲＡＭ１の２ブロック構成となって
いる。このため、リフレッシュ動作は交互に行われる。
まず、リフレッシュタイマ１より１回目のリフレッシュ
要求信号ＲＥＦＲＥＱが発生すると、ＤＲＡＭ選択ビッ
ト５の値をインバータ１個で構成されたデコーダ回路３
でデコードした信号ＳＥＬ０によって、ＤＲＡＭ０が選
択される。ＲＡＳコントローラ４は、このＤＲＡＭ０に
対してＲＡＳ０−Ｎ信号を出力し、リフレッシュを行
う。ＤＲＡＭ０に対するリフレッシュサイクルが終了す
ると、アドレスカウンタ２がインクリメントされる。
【００１１】次に、リフレッシュタイマ１より２回目の
リフレッシュ要求信号ＲＥＦＲＥＱが発生すると、ＤＲ
ＡＭ選択ビット５の値をデコーダ回路３によってデコー
ドした信号ＳＥＬ１により、ＤＲＡＭ１が選択される。
ＲＡＳコントローラ４は、ＤＲＡＭ１に対してＲＡＳ１
−Ｎ信号を出力し、ＤＲＡＭ１をリフレッシュする。２
回目のリフレッシュ動作が終了すると、アドレスカウン
タ２がインクリメントされ、ＤＲＡＭ選択ビット５の値
は１巡し、リフレッシュアドレス６が更新される。この
際のリフレッシュ要求信号発生周期は、メモリチップの
（リフレッシュ周期／サイクル）仕様の２分の１の期間
になる。図２に示すリフレッシュ制御回路における動作
のタイミングチャートを図４に示す。
リフレッシュ要求信号ＲＥＦＲＥＱが発生すると、ＤＲ
ＡＭ選択ビット５の値をデコーダ回路３によってデコー
ドした信号ＳＥＬ１により、ＤＲＡＭ１が選択される。
ＲＡＳコントローラ４は、ＤＲＡＭ１に対してＲＡＳ１
−Ｎ信号を出力し、ＤＲＡＭ１をリフレッシュする。２
回目のリフレッシュ動作が終了すると、アドレスカウン
タ２がインクリメントされ、ＤＲＡＭ選択ビット５の値
は１巡し、リフレッシュアドレス６が更新される。この
際のリフレッシュ要求信号発生周期は、メモリチップの
（リフレッシュ周期／サイクル）仕様の２分の１の期間
になる。図２に示すリフレッシュ制御回路における動作
のタイミングチャートを図４に示す。
【００１２】図４において、リフレッシュ要求信号ＲＥ
ＦＲＥＱ立ち下がりのタイミングでＳＥＬ０信号とＳＥ
Ｌ１信号とが切り替わり、ＳＥＬ１信号の立ち下がりで
リフレッシュアドレスＡＤＤＲＥＳＳが更新される。
又、ロウアドレスストローブ信号ＲＡＳ０−Ｎ及びＲＡ
Ｓ１−Ｎ信号は、ＳＥＬ０及びＳＥＬ１信号の状態に対
応して出力される。
ＦＲＥＱ立ち下がりのタイミングでＳＥＬ０信号とＳＥ
Ｌ１信号とが切り替わり、ＳＥＬ１信号の立ち下がりで
リフレッシュアドレスＡＤＤＲＥＳＳが更新される。
又、ロウアドレスストローブ信号ＲＡＳ０−Ｎ及びＲＡ
Ｓ１−Ｎ信号は、ＳＥＬ０及びＳＥＬ１信号の状態に対
応して出力される。
【００１３】図３は、本発明の第２実施例に係るリフレ
ッシュ制御回路の構成図である。本実施例では、アドレ
スカウンタ２の下位２ビットをＤＲＡＭ選択ビット５と
し、メモリブロック７はＤＲＡＭ０〜ＤＲＡＭ３の４ブ
ロック構成とする。まず、リフレッシュタイマ１より最
初のリフレッシュ要求信号ＲＥＦＲＥＱが発生すると、
ＤＲＡＭ選択ビット５の値をインバータ及びＡＮＤゲー
トで構成したデコーダ回路３でデコードしたＳＥＬ０信
号によって、ＤＲＡＭ０が選択される。以下、４回目の
リフレッシュ要求信号ＲＥＦＲＥＱ発生によるリフレッ
シュサイクル終了まで、図１の説明と同様に動作する。
４回目のリフレッシュサイクルが終了すると、アドレス
カウンタ２がインクリメントされ、ＤＲＡＭ選択ビット
５の値は１巡し、リフレッシュアドレス６が更新され
る。以下、同じサイクルが繰り返される。又、リフレッ
シュ要求信号発生周期は、メモリチップの（リフレッシ
ュ周期／サイクル数）仕様の４分の１の期間になる。
ッシュ制御回路の構成図である。本実施例では、アドレ
スカウンタ２の下位２ビットをＤＲＡＭ選択ビット５と
し、メモリブロック７はＤＲＡＭ０〜ＤＲＡＭ３の４ブ
ロック構成とする。まず、リフレッシュタイマ１より最
初のリフレッシュ要求信号ＲＥＦＲＥＱが発生すると、
ＤＲＡＭ選択ビット５の値をインバータ及びＡＮＤゲー
トで構成したデコーダ回路３でデコードしたＳＥＬ０信
号によって、ＤＲＡＭ０が選択される。以下、４回目の
リフレッシュ要求信号ＲＥＦＲＥＱ発生によるリフレッ
シュサイクル終了まで、図１の説明と同様に動作する。
４回目のリフレッシュサイクルが終了すると、アドレス
カウンタ２がインクリメントされ、ＤＲＡＭ選択ビット
５の値は１巡し、リフレッシュアドレス６が更新され
る。以下、同じサイクルが繰り返される。又、リフレッ
シュ要求信号発生周期は、メモリチップの（リフレッシ
ュ周期／サイクル数）仕様の４分の１の期間になる。
【００１４】図５は、図３に示す回路の動作を説明する
タイミングチャートである。リフレッシュ要求信号ＲＥ
ＦＲＥＱ立ち下がりのタイミングで、ＳＥＬ０〜ＳＥＬ
３信号が切り替わり、ＳＥＬ３信号の立ち下がりで、リ
フレッシュアドレスＡＤＤＲＥＳＳが更新される。又、
ロウアドレスストローブ信号ＲＡＳ０−Ｎ〜ＲＡＳ３−
Ｎ信号は、ＳＥＬ０〜ＳＥＬ３信号の状態に対応して出
力される。
タイミングチャートである。リフレッシュ要求信号ＲＥ
ＦＲＥＱ立ち下がりのタイミングで、ＳＥＬ０〜ＳＥＬ
３信号が切り替わり、ＳＥＬ３信号の立ち下がりで、リ
フレッシュアドレスＡＤＤＲＥＳＳが更新される。又、
ロウアドレスストローブ信号ＲＡＳ０−Ｎ〜ＲＡＳ３−
Ｎ信号は、ＳＥＬ０〜ＳＥＬ３信号の状態に対応して出
力される。
【００１５】上述した実施例では、メモリブロックを各
々２分割または４分割にしリフレッシュを行う場合につ
いて説明したが、本発明はこれに限定されるものではな
く、任意の２のべき乗の数にリフレッシュを分割して行
えることは勿論である。又、リフレッシュ要求信号を発
生させるためにアドレスカウンタへ入力するクロック信
号の周波数はメモリチップの（リフレッシュ周期／サイ
クル数）仕様値を正確にリフレッシュの分割数で割った
値に設定するのが望ましいが、システムの構成上そのよ
うな値にできない場合は、その値以下に設定すれば動作
上問題はない。
々２分割または４分割にしリフレッシュを行う場合につ
いて説明したが、本発明はこれに限定されるものではな
く、任意の２のべき乗の数にリフレッシュを分割して行
えることは勿論である。又、リフレッシュ要求信号を発
生させるためにアドレスカウンタへ入力するクロック信
号の周波数はメモリチップの（リフレッシュ周期／サイ
クル数）仕様値を正確にリフレッシュの分割数で割った
値に設定するのが望ましいが、システムの構成上そのよ
うな値にできない場合は、その値以下に設定すれば動作
上問題はない。
【００１６】
【発明の効果】本発明によれば、リフレッシュ要求信号
の発生毎に行われるメモリチップの選択を小規模な回路
構成で行うことができる。又、同一リフレッシュアドレ
スにおける全メモリチップのリフレッシュ終了後のリフ
レッシュアドレスの更新を、メモリチップ選択に用いた
カウンタの桁上げにより行うため、同期化の必要がな
い。さらに、このリフレッシュ制御回路では、ＣＡＳ信
号の変化を伴わずに各メモリチップのリフレッシュを時
分割で行うため、瞬時に発生する消費電流の増大を抑え
且つ平均化することができ、ひいては電源に対する余裕
の増大，ノイズの低減などを計ることが可能となる。
の発生毎に行われるメモリチップの選択を小規模な回路
構成で行うことができる。又、同一リフレッシュアドレ
スにおける全メモリチップのリフレッシュ終了後のリフ
レッシュアドレスの更新を、メモリチップ選択に用いた
カウンタの桁上げにより行うため、同期化の必要がな
い。さらに、このリフレッシュ制御回路では、ＣＡＳ信
号の変化を伴わずに各メモリチップのリフレッシュを時
分割で行うため、瞬時に発生する消費電流の増大を抑え
且つ平均化することができ、ひいては電源に対する余裕
の増大，ノイズの低減などを計ることが可能となる。
【図１】本発明のリフレッシュ制御回路の原理を説明す
るブロック図である。
るブロック図である。
【図２】本発明の第１実施例に係るリフレッシュ制御回
路の構成図である。
路の構成図である。
【図３】本発明の第２実施例に係るリフレッシュ制御回
路の構成図である。
路の構成図である。
【図４】図２に示すリフレッシュ制御回路の動作のタイ
ミングチャートである。
ミングチャートである。
【図５】図３に示すリフレッシュ制御回路の動作のタイ
ミングチャートである。
ミングチャートである。
１…リフレッシュタイマ、２…リフレッシュアドレスカ
ウンタ、３…デコーダ回路、４…ＲＡＳ信号コントロー
ラ、５…メモリチップ選択ビット、６…リフレッシュア
ドレス、７…メモリブロック。
ウンタ、３…デコーダ回路、４…ＲＡＳ信号コントロー
ラ、５…メモリチップ選択ビット、６…リフレッシュア
ドレス、７…メモリブロック。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 塩原 毅 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立画像情報システム内 (72)発明者 大瀧 雅彦 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立画像情報システム内 (72)発明者 広井 雅人 千葉県習志野市東習志野７丁目１番１号 株式会社日立製作所オフイスシステム設計 開発センタ内
Claims (1)
- 【請求項１】 複数のメモリブロックと、リフレッシュ
要求の発生毎にインクリメントするカウンタとを設ける
と共に、該カウンタの任意の下位ｎビットを前記メモリ
ブロックのうちリフレッシュを行うメモリチップの選択
信号として用いる手段と、ｎ＋１ビット以上を前記メモ
リチップのリフレッシュアドレスカウンタとする手段と
を備えることを特徴とするダイナミックメモリのリフレ
ッシュ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3237752A JPH0574152A (ja) | 1991-09-18 | 1991-09-18 | ダイナミツクメモリのリフレツシユ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3237752A JPH0574152A (ja) | 1991-09-18 | 1991-09-18 | ダイナミツクメモリのリフレツシユ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0574152A true JPH0574152A (ja) | 1993-03-26 |
Family
ID=17019944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3237752A Pending JPH0574152A (ja) | 1991-09-18 | 1991-09-18 | ダイナミツクメモリのリフレツシユ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0574152A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007048406A (ja) * | 2005-08-12 | 2007-02-22 | Sharp Corp | タイミング信号生成回路および画像処理装置 |
| JP2008299927A (ja) * | 2007-05-30 | 2008-12-11 | Elpida Memory Inc | 半導体記憶装置 |
| JP2010063258A (ja) * | 2008-09-03 | 2010-03-18 | Panasonic Corp | モータ制御装置 |
| JP2011065732A (ja) * | 2009-09-18 | 2011-03-31 | Elpida Memory Inc | 半導体記憶装置 |
-
1991
- 1991-09-18 JP JP3237752A patent/JPH0574152A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007048406A (ja) * | 2005-08-12 | 2007-02-22 | Sharp Corp | タイミング信号生成回路および画像処理装置 |
| JP2008299927A (ja) * | 2007-05-30 | 2008-12-11 | Elpida Memory Inc | 半導体記憶装置 |
| JP2010063258A (ja) * | 2008-09-03 | 2010-03-18 | Panasonic Corp | モータ制御装置 |
| JP2011065732A (ja) * | 2009-09-18 | 2011-03-31 | Elpida Memory Inc | 半導体記憶装置 |
| US8675437B2 (en) | 2009-09-18 | 2014-03-18 | Tomohiko Sato | Semiconductor memory device |
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