KR101754591B1 - 반도체 장치, 로딩 커패시턴스 조절 방법, 및 상기 반도체 장치를 포함하는 반도체 시스템 - Google Patents

반도체 장치, 로딩 커패시턴스 조절 방법, 및 상기 반도체 장치를 포함하는 반도체 시스템 Download PDF

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Abstract

반도체 장치가 개시된다. 상기 반도체 장치는 비트 라인과 상보 비트 라인과, 상기 비트 라인의 전압과 상기 상보 비트 라인의 전압의 차이를 감지하고 증폭하기 위한 감지 증폭기와, 복수의 제어 신호들에 응답하여 상기 상보 비트 라인의 로딩 커패시턴스를 조절하기 위한 커패시턴스 조절 회로를 포함한다.

Description

반도체 장치, 로딩 커패시턴스 조절 방법, 및 상기 반도체 장치를 포함하는 반도체 시스템{Semiconductor Device, Loading Capacitance Calibration Method Using The Same, And System Thereof}
본 발명의 개념에 따른 실시 예는 반도체 장치에 대한 것으로, 특히 상보 비트 라인의 로딩 커패시턴스(loading capacitance)를 조절하여 비트 라인 감지 증폭기의 감지 손실(sensing loss)을 줄일 수 있는 반도체 장치, 상기 반도체 장치의 상보 비트 라인 로딩 커패시턴스 조절 방법, 및 상기 반도체 장치를 포함하는 반도체 시스템에 관한 것이다.
비트 라인 감지 증폭기를 포함하는 메모리 셀 어레이의 배치 방법은 크게 오픈 비트 라인(open bit line) 방식과 폴디드 비트 라인(folded bit line) 방식으로 구분된다.
상기 오픈 비트 라인 방식은 복수의 워드 라인들과 복수의 비트 라인들이 교차하는 모든 교점에 복수의 메모리 셀들을 배치하여 칩의 면적을 최소화할 수 있다. 또한, 상기 오픈 비트 라인 방식에서 비트 라인 감지 증폭기는 서로 다른 메모리 셀 어레이들 각각에 접속된 비트 라인의 전압과 상보 비트 라인의 전압의 차이를 감지하여 증폭한다.
그러나 상기 오픈 비트 라인 방식의 메모리 셀 어레이는 메모리 셀 어레이의 최 외각에 구현된 비트 라인들 중에서 절반이 더미 비트 라인들(dummy bit lines)로 남는 문제가 있다.
본 발명이 이루고자 하는 기술적인 과제는 상보 비트 라인의 로딩 커패시턴스와 비트 라인의 로딩 커패시턴스를 실질적으로 동일하게 조절하여 비트 라인 감지 증폭기의 감지 손실(sensing loss)을 줄일 수 있는 반도체 장치, 상기 감지 증폭기의 상기 상보 비트 라인 로딩 커패시턴스 조절 방법, 및 상기 반도체 장치를 포함하는 반도체 시스템을 제공하는 것이다.
본 발명의 실시 예에 따른 반도체 장치는 비트 라인과 상보 비트 라인과, 상기 비트 라인의 전압과 상기 상보 비트 라인의 전압의 차이를 감지하고 증폭하기 위한 감지 증폭기와, 복수의 제어 신호들에 응답하여 상기 상보 비트 라인의 로딩 커패시턴스를 조절하기 위한 커패시턴스 조절 회로를 포함하고, 상기 커패시턴스 조절 회로는 접속 수단에 의하여 접속된 복수의 커패시터들을 포함하고, 상기 접속 수단은 상기 커패시터들을 직렬로 접속시키고, 상기 커패시턴스 조절 회로는 상기 접속 수단 외부에 존재하는 다른 커패시터를 더 포함하고, 메탈 컨택은 상기 다른 커패시터에 접속된다.
실시 예에 따라 상기 커패시턴스 조절 회로는 각각이 상기 상보 비트 라인과 접지 사이에 접속된 복수의 조절 블록들을 포함하며, 상기 복수의 조절 블록들 각각의 커패시턴스는 상기 복수의 제어 신호들 각각에 기초하여 조절된다.
다른 실시 예에 따라 상기 커패시턴스 조절 회로는 복수의 커패시터들과, 각각이 상기 복수의 커패시터들 각각과 상기 상보 비트 라인 사이에 접속되고 상기 복수의 제어 신호들 각각에 응답하여 상기 복수의 커패시터들 각각과 상기 상보 비트 라인을 접속하기 위한 복수의 스위치들을 포함한다.
상기 복수의 커패시터들 각각의 커패시턴스는 서로 다르다. 상기 복수의 커패시터들 각각은 직렬로 접속된 적어도 하나의 서브 커패시터를 포함한다.
상기 직렬로 접속된 적어도 하나의 서브 커패시터 각각은 제1접속 수단과 제2접속 수단 중에서 적어도 어느 하나를 통하여 서로 접속된다.
상기 반도체 장치는 상기 비트 라인의 로딩 커패시턴스와 상기 상보 비트 라인의 로딩 커패시턴스를 동일하게 하기 위하여 상기 복수의 제어 신호들을 발생하기 위한 모드 레지스터 세트(Mode Register Set) 또는 복수의 퓨즈 회로들을 더 포함한다.
상기 감지 증폭기는 오픈 비트 라인 타입(open bit line type)이다.
본 발명의 실시 예에 따른 반도체 장치에 구현된 감지 증폭기의 상보 비트 라인의 로딩 커패시턴스를 조절하는 방법은 복수의 제어 신호들을 발생하는 단계와, 상기 로딩 커패시턴스를 조절하기 위하여, 상기 상보 비트 라인과 접지 사이에 접속된 복수의 조절 블록들 각각의 커패시턴스를 상기 복수의 제어 신호들 각각에 기초하여 조절하는 단계를 포함하고, 상기 조절 블록들 중에서 어느 하나는 접속 수단에 의하여 접속된 복수의 커패시터들을 포함하고, 상기 접속 수단은 상기 커패시터들을 직렬로 접속시키고, 상기 하나의 조절 블록은 상기 접속 수단 외부에 존재하는 다른 커패시터를 더 포함하고, 메탈 컨택은 상기 다른 커패시터에 접속된다.
상기 복수의 제어 신호들을 발생하는 단계는 모드 레지스터 세트 또는 복수의 퓨즈들을 이용하여 상기 복수의 제어 신호들을 발생한다.
상기 복수의 조절 블록들 각각의 커패시턴스는 서로 다르다.
상기 복수의 조절 블록들 각각이 스위치와 직렬로 접속된 적어도 하나의 커패시터를 포함할 때, 상기 스위치는 상기 복수의 제어 신호들 중에서 대응되는 제어 신호에 따라 상기 상보 비트 라인과 상기 적어도 하나의 커패시터의 접속을 제어한다.
본 발명의 실시 예에 따른 메모리 시스템은 상술한 반도체 장치와, 상기 반도체 장치의 동작을 제어하기 위한 프로세서를 포함한다.
상기 커패시턴스 조절 회로는 각각이 상기 상보 비트 라인과 접지 사이에 접속된 복수의 조절 블록들을 포함하며, 상기 복수의 조절 블록들 각각의 커패시턴스는 상기 복수의 제어 신호들 각각에 기초하여 조절된다.
상기 복수의 조절 블록들 각각은 커패시터와, 상기 복수의 제어 신호들 중에서 대응되는 제어 신호에 기초하여 상기 상보 비트 라인과 상기 커패시터의 접속을 제어하는 스위치를 포함한다. 상기 메모리 시스템은 이동 통신 장치 또는 컴퓨팅 장치일 수 있다.
본 발명의 실시 예에 따른 메모리 모듈은 상술한 반도체 장치와, 상기 반도체 장치가 마운트된 반도체 기판을 포함한다.
본 발명의 실시 예에 따른 반도체 시스템은 상술한 반도체 장치가 마운트된 메모리 모듈과, 상기 메모리 모듈이 삽입될 수 있는 소켓과, 상기 소켓을 통하여 상기 메모리 모듈에 마운트된 상기 반도체 장치의 동작을 제어하기 위한 프로세서를 포함한다.
상기 커패시턴스 조절 회로는 각각이 상기 상보 비트 라인과 접지 사이에 접속된 복수의 조절 블록들을 포함하며, 상기 복수의 조절 블록들 각각의 커패시턴스는 상기 복수의 제어 신호들 각각에 기초하여 조절된다.
본 발명의 실시 예에 따른 반도체 장치와 이를 이용한 로딩 커패시턴스 조절 방법 및 상기 반도체 장치를 포함하는 반도체 시스템은 상보 비트라인의 로딩 커패시턴스를 조절하여 비트라인 감지 증폭기의 센싱 로스(sensing loss)를 줄일 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 반도체 장치의 블록도를 나타낸다.
도 2는 도 1에 도시된 커패시턴스 조절 회로의 회로도를 나타낸다.
도 3은 도 2에 도시된 커패시턴스 조절회로의 탑 레이어(top layer)를 나타낸다.
도 4는 도 3에 도시된 제1조절 블록의 단면도를 나타낸다.
도 5는 도 3에 도시된 제2조절 블록의 단면도를 나타낸다.
도 6은 도 3의 도시된 제3조절 블록의 단면도를 나타낸다.
도 7은 도 1에 도시된 메모리 장치를 포함하는 메모리 모듈을 나타낸다.
도 8은 도 7에 도시된 메모리 모듈을 포함하는 컴퓨터의 블록도를 나타낸다.
도 9는 도 1에 도시된 메모리 장치를 포함하는 메모리 시스템의 일 실시 예를 나타낸다.
도 10은 도 1에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 나타낸다.
도 11은 본 발명의 실시 예에 따르는 반도체 장치에 구현된 감지 증폭기의 상보 비트 라인의 로킹 커패시턴스 조절 방법을 설명하는 플로우차트를 나타낸다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 반도체 장치의 블록도를 나타낸다.
도 1을 참조하면, 반도체 장치(10)는 메모리 셀 어레이(15), 로우 디코더 (60), 칼럼 디코더(70), 및 타이밍 제너레이터(80)를 포함한다.
도 1에 도시된 반도체 장치(10)는 본 발명의 기술적 사상에 따른 상보 비트라인(#BL)의 로딩 커패시턴스(또는 기생 커패시턴스(parastic capacitor))를 조절할 수 있는 반도체 장치를 의미하는 것으로서 오픈 비트 라인 방식을 사용하는 감지 증폭기를 포함하는 휘발성 반도체 장치 또는 비휘발성 반도체 장치를 모두 포함한다.
상기 휘발성 반도체 장치는 DRAM(dynamic random access memory), SRAM (Static Random Access Memory), T-RAM(Thyristor RAM), Z-RAM(zero capacitor RAM), 또는 TTRAM(Twin Transistor RAM)을 포함한다.
상기 비휘발성 반도체 장치는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리, Ferroelectric RAM(FeRAM or FRAM), Magnetoresistive Random Access Memory (MRAM), Phase-change memory(PRAM), Resistive random-access memory (RRAM), 또는 Nano-RAM(NRAM)을 포함한다.
본 명세서에서는 설명의 편의를 위하여 반도체 장치(10)의 일 예로서 DRAM (dynamic random access memory)을 하나의 예로 들어 설명하나 본 발명의 기술적 사상은 휘발성 반도체 장치 또는 비휘발성 반도체 장치에 모두 적용될 수 있다.
메모리 셀 어레이(15)는 복수의 커패시턴스 조절회로들(100), 복수의 비트 라인 감지증폭기들(30), 및 복수의 서브 메모리 셀 어레이들(50)을 포함한다.
본 명세서에서는 설명의 편의를 위하여, 도 2에 도시된 유닛 어레이(20)로 본 발명의 실시 예에 따른 반도체 장치(10)를 설명한다.
서브 메모리 셀 어레이(50)는 워드 라인(WL)과 비트 라인(BL)에 접속된 복수의 메모리 셀(memory cell)을 포함한다.
비트 라인 감지증폭기(30)는 비트 라인(BL)의 전압과 상보 비트 라인(#BL)의 전압의 차이를 감지하여 증폭한다.
상술한 바와 같이 비트 라인 감지증폭기(30)는 오픈 비트 라인(open bit line) 감지 증폭 스킴(scheme)을 사용하는 모든 반도체 장치, 예컨대 휘발성 반도체 장치 또는 비휘발성 반도체 장치에 적용될 수 있다.
커패시턴스 조절회로(100)는 상보 비트 라인(#BL)에 접속되고, 타이밍 제너레이터(80)로부터 출력된 복수의 제어신호들(Tune1, Tune2, 및 Tune3)에 응답하여 상보 비트 라인(#BL)의 로딩 커패시터를 조절할 수 있다.
로우 디코더(60)는 타이밍 제너레이터(80)로부터 수신한 로우 어드레스들 (XADD)을 디코딩하고 디코딩 결과에 따라 서브 메모리 셀 어레이(50)에 구현된 복수의 워드 라인들 중에서 하나의 워드 라인을 선택할 수 있다.
칼럼 디코더(70)는 타이밍 제너레이터(80)로부터 출력된 칼럼 어드레스들 (YADD)을 디코딩하고 디코딩 결과에 따라 서브 메모리 셀 어레이(50)에 구현된 복수의 비트 라인들 중에서 적어도 하나의 비트 라인을 선택할 수 있다.
도 2는 도 1에 도시된 커패시턴스 조절 회로의 회로도를 나타낸다.
도 1 및 도 2를 참조하면, 커패시턴스 조절회로(100)는 제1조절 블록(110), 제2조절 블록(120), 및 제3 조절 블록(130)을 포함한다.
제1조절 블록(110)은 제1커패시터(C1)와, 제1제어 신호(Tune1)에 응답하여 제1커패시터(C1)를 상보 비트 라인(#BL)에 접속시키기 위한 제1스위치(T1)를 포함한다.
제2조절 블록(120)은 직렬로 접속된 제2커패시터(C2)와 제3커패시터(C3)를 포함하고, 제2제어 신호(Tune2)에 응답하여 제2커패시터(C2)를 상보 비트 라인 (#BL)에 접속시키기 위한 제2스위치(T2)를 포함한다.
제3조절 블록(130)은 직렬로 접속된 제4커패시터(C4), 제5커패시터(C5), 및 제6커패시터(C6)을 포함하고, 제3제어 신호(Tune3)에 응답하여 제4커패시터(C4)를 상보 비트 라인(#BL)에 접속시키기 위한 제3스위치(T3)를 포함한다. 각 커패시터 (C1~C6)의 커패시턴스는 동일하거나 또는 서로 다를 수 있다.
본 명세서에서는 설명의 편의를 위하여 커패시턴스 조절회로(100)가 3개의 조절 블록들(110, 120, 및 130)을 포함하는 것으로 도시하였으나, 설계 사양에 따라 복수의 조절 블록들의 개수는 1개, 2개, 또는 4개 이상으로 구현될 수 있다. 이때, 상기 복수의 조절 블록들 각각의 커패시턴스는 서로 다르게 구현될 수 있다.
또한 본 명세서에서는 복수의 스위치들(T1, T2 및 T3) 각각이 MOS트랜지스터로 구현된 예가 도시되었으나 이에 한정하는 것은 아니다.
도 1에 도시된 바와 같이 복수의 제어 신호들(Tune1, Tune2, 및 Tune3)은 타이밍 제어레이터(80)에 의하여 발생할 수 있다.
또한, 도 2에 도시된 바와 같이 MRS(mode registor set; 150)는 복수의 제어 신호들(Tune1, Tune2, 및 Tune3)을 발생할 수 있다. 도 2에서는 설명의 편의를 위하여 MRS(150)가 커패시턴스 조절회로(100) 내부에 구현된 예가 도시되어 있으나 MRS(150)는 커패시턴스 조절회로(100) 외부 또는 타이밍 제너레이터(80) 내부에 구현될 수 있다.
실시 예에 따라 복수의 제어 신호들(Tune1, Tune2, 및 Tune3)은 복수의 퓨즈 회로들에 의하여 발생할 수 있다.
커패시턴스 조절 회로(100)가 복수의 제어 신호들(Tune1, Tune2 및 Tune3) 각각에 응답하여 표 1에 도시된 바와 같이 상보 비트 라인(#BL)의 로딩 커패시턴스를 조절한다. 이때, 복수의 커패시터들(C1~C6) 각각의 커패시턴스는 1Cbal로 동일하다고 가정한다. 또한, 상보 비트 라인(#BL)의 커패시컨스와 각 스위치(T1, T2, 및 T3)의 커패시턴스는 고려하지 않는다.
CASE C total Tune1 Tune2 Tune3
Case1 1/2 Cbal L H L
Case2 1/3 Cbal L L H
Case3 1 Cbal H L L
Case4 4/3 Cbal H L H
여기서, H는 하이 레벨을 의미하고 L은 로우 레벨을 의미한다.
Case 1은, 하이 레벨(H)을 갖는 제2제어 신호(Tune2)가 제2조절 블록(120)의 제2스위치(T2)로 공급될 때, 제2조절 블록(120)에 의한 상보 비트 라인 (#BL)의 커패시컨스를 나타낸다. 즉, 커패시턴스 조절회로(100)에 의하여 상보 비트 라인 (#BL)의 로딩 커패시턴스는 제2조절 블록(120)의 커패시턴스인 1/2 Cbal로 조절된다. 따라서 비트 라인(BL)의 로딩 커패시턴스와 상보 비트 라인(#BL)의 로딩 커패시턴스는 실질적으로 동일하게 조절될 수 있다.
Case 2는, 하이 레벨(H)을 갖는 제3제어 신호(Tune3)가 제3조절 블록(130)의 제3스위치(T3)에 공급될 때, 제3조절 블록(130)에 의한 상보 비트 라인(#BL)의 커패시턴스를 나타낸다. 즉, 커패시턴스 조절회로(100)에 의하여 상보 비트 라인 (#BL)의 로딩 커패시턴스는 제3조절 블록(130)의 커패시턴스인 1/3 Cbal로 조절된다. 따라서 비트 라인(BL)의 로딩 커패시턴스와 상보 비트 라인(#BL)의 로딩 커패시턴스는 실질적으로 동일하게 조절될 수 있다.
Case 3은, 하이 레벨(H)을 갖는 제1제어신호(Tune1)가 제1조절 블록(110)의 제1스위치(T1)에 공급될 때, 제1조절 블록(110)에 의한 상보 비트 라인(#BL)의 커패시턴스를 나타낸다. 즉, 커패시턴스 조절회로(100)에 의하여 상보 비트 라인 (#BL)의 로딩 커패시턴스는 제1조절 블록(110)의 커패시턴스인 1 Cbal로 조절된다. 따라서 비트 라인(BL)의 로딩 커패시턴스와 상보 비트 라인(#BL)의 로딩 커패시턴스는 실질적으로 동일하게 조절될 수 있다.
Case 4는, 하이 레벨(H)을 갖는 제1제어 신호(Tune3)와 하이 레벨(H)을 갖는 제3제어 신호(Tune3) 각각이 제1조절 블록(110)의 제1스위치(T1)와 제3조절 블록 (130)의 제3스위치(T3) 각각으로 공급될 때, 제1조절 블록(110)과 제3조절 블록 (130)에 의한 상보 비트 라인(#BL)의 커패시턴스를 나타낸다. 즉, 커패시턴스 조절회로(100)에 의하여 상보 비트 라인(#BL)의 로딩 커패시턴스는 제1조절 블록(110)의 커패시턴스인 1Cbal과 제3조절 블록(130)의 커패시턴스인 1/3 Cbal의 합으로 조절된다. 따라서 비트 라인(BL)의 로딩 커패시턴스와 상보 비트 라인(#BL)의 로딩 커패시턴스는 실질적으로 동일하게 조절될 수 있다.
표 1에서는 4가지의 사례들을 예시적으로 도시하였으나 이에 한정되는 것은 아니며, 복수의 제어 신호들(Tune1, Tune2 및 Tune3)의 조합에 따라 커패시턴스 조절 회로(100)는 상보 비트 라인(#BL)의 로딩 커패시턴스를 다양하게 조절할 수 있다.
상술한 바와 같이 커패시턴스 조절회로(100)는 복수의 제어 신호들(Tune1, Tune2 및 Tune3)에 따라 상보 비트 라인(#BL)의 로딩 커패시턴스와 비트 라인(BL)의 로딩 커패시턴스를 실질적으로 동일하게 조절할 수 있다. 따라서 감지 증폭기 (30)의 감지 손실(sensing loss)은 제거될 수 있다. 여기서 실질적으로 동일하다 함은 오차 범위 이내에서 동일한 것을 의미한다.
도 3은 도 2에 도시된 커패시턴스 조절 회로의 탑 레이어(Top layer)를 나타내고, 도 4는 도 3에 도시된 제1조절 블록의 단면도를 나타내고, 도 5는 도 3에 도시된 제2조절 블록의 단면도를 나타내며, 도 6은 도 3의 제3조절 블록의 단면도를 나타낸다.
도 3을 참조하면, 커패시턴스 조절 회로(100)는 복수의 커패시터들(SP)이 패턴화되어 배치되는 레이어(layer)에 형성된다.
복수의 커패시터들(SP) 각각이 제1접속 수단(PP) 또는 제2접속 수단(SS)에 의하여 적절히 접속됨으로써 복수의 조절 블록들(110, 120, 및 130) 각각에 포함된 직렬로 접속된 적어도 하나의 커패시터(C1, C2-C3, 및 C4-C6)를 형성할 수 있다.
도 3 및 도 4를 참조하면, 커패시턴스 조절 회로(100)의 제1조절 블록(110)은 다음과 같은 구조로 형성된다.
트랜지스터로 구현되는 제1스위치(T1)의 드레인 전극은 제1컨택 패드(PAD1)와 제2컨택 패드(PAD2)를 통해 상보 비트 라인(#BL)에 접속된다.
제1스위치(T1)의 소스 전극은 제1컨택 패드(PAD1), 제3컨택 패드(PAD3), 및 제4컨택 패드(PAD4)를 통해 제1커패시터(C1)의 제1전극에 접속된다.
이때 제1커패시터(C1)의 제2전극은 제1접속 수단(PP)에 형성된 메탈 컨택 (MC)에 접속된다.
본 명세서에서 복수의 컨택 패드들(PAD1 ~ PAD4) 각각은 반도체 소자들 각각을 서로 전기적으로 접속시키기 위한 패드이며, 커패시턴스 조절 회로(100)가 형성되는 레이어(layer)에 패턴화되어 배치된다.
실시 예에 따라 메탈 컨택(MC) 상부에는 메탈 컨택(MC)과 외부 메탈라인을 접속하기 위한 제3접속 수단(M1)이 형성될 수 있다.
제3접속 수단은 상기 외부 메탈라인으로부터 소정의 전압을 공급받아 제1커패시터(C1)의 제2전극으로 공급한다.
실시 예에 따라 상기 외부 메탈라인으로부터 공급받는 소정의 전압은 접지 전압일 수 있다.
제1접속 수단(PP) 내부에 존재하는 커패시터(SP)는 플로팅(floating)되어 커패시터로서의 기능을 수행하지 못한다.
또한 제1접속 수단(PP) 외부에 존재하는 복수의 커패시터들들(SP) 각각에는 메탈 컨택(M1)이 접속되어 기생 커패시턴스(parastic capacitance)가 제거된다. 따라서 제1조절 블록(110)에는 제1스위치(T1)와 제1커패시터(C1)만이 존재하게 된다.
도 3 및 도 5를 참조하면, 커패시턴스 조절 회로(100)의 제2조절 블록(120)은 다음과 같은 구조로 형성된다.
트랜지스터로 구현된 제2스위치(T2)의 드레인 전극 및 소스 전극의 접속 관계는 도 4에서의 제1스위치(T1)의 접속 관계와 유사하므로 이에 대한 상세한 설명은 생략한다.
제2커패시터(C2)의 제2전극은 제1접속 수단(PP)를 통해 제3커패시터(C3)의 제1전극에 접속된다. 이때 제1접속 수단(PP) 외부에 존재하는 복수의 커패시터들 (SP)각각에는 메탈 컨택(MC)이 접속되어 기생 커패시턴스(parastic capacitance)가 제거된다.
제3커패시터(C3)의 제2전극은 제4컨택 패드(PAD4), 제3컨택 패드(PAD3), 및 제2접속 수단(SS)을 통해 메탈 컨택(MC)에 접속된다. 따라서 제2조절 블록(120)에는 제2스위치(T1)와, 직렬로 접속된 제2커패시터 (C2)와 제3커패시터(C3)만이 존재한다.
도 3 및 도 6을 참조하면, 제3조절 블록(130)의 구조는 다음과 같다.
트랜지스터로 구현된 제3스위치(T3)의 드레인 전극 및 소스 전극의 접속 관계는 도 4에서의 제1스위치(T1)의 접속 관계와 유사하므로 이에 대한 상세한 설명은 생략한다.
제4커패시터(C4)의 제2전극은 제1접속 수단(PP)을 통해 제5커패시터(C5)의 제1전극에 접속된다. 이때, 제5커패시터(C5)의 제2전극은 제4컨택 패드(PAD4), 제3컨택 패드(PAD3), 및 제2접속 수단(SS)을 통해 제6커패시터(C6)의 제1전극에 접속된다.
제6커패시터(C6)의 제2전극은 제6커패시터(C6)의 상부에 형성되어 있는 제1접속 수단(PP)을 통하여 메탈 컨택(M1)에 접속된다.
또한 제1접속 수단(PP) 외부에 존재하는 복수의 커패시터들(SP) 각각에는 메탈 컨택(M1)이 접속되어 기생 커패시턴스(parastic capacitance)가 제거된다.
따라서 제3조절 블록(130)에는 제3스위치 (T3), 및 직렬로 접속된 제4커패시터(C4), 제5커패시터(C5)와 제6커패시터(C6)만이 존재한다.
도 7은 도 1에 도시된 반도체 장치를 포함하는 메모리 모듈을 나타낸다.
도 7을 참조하면, 메모리 모듈(200)은 반도체 기판(210)과 반도체 기판(210)에 장착 (mounted)되는 복수의 반도체 장치들(10)을 포함한다.
복수의 반도체 장치들(10) 각각의 구조와 동작은 도 1부터 도 6을 참조하여 설명한 반도체 장치(10)의 구조와 동작과 실질적으로 동일하다.
메모리 모듈(200)은 복수의 반도체 장치들(10) 각각의 동작을 제어하기 위한 컨트롤러(230)를 더 포함할 수 있다.
메모리 모듈(200)은 SIMM(Single In-line Memory Module) 또는 DIMM(Dual In-line Memory Module)으로 구현될 수 있다.
도 8은 도 7에 도시된 메모리 모듈을 포함하는 메모리 시스템의 블록도를 나타낸다. 컴퓨터 시스템으로 구현될 수 있는 메모리 시스템(300)은 메인 보드(240), 메인 보드(240)에 장착(mounted)된 슬롯(250), 슬롯(250)에 삽입될 수 있는 메모리 모듈(200), 및 슬롯(250)을 통하여 메모리 모듈(200)에 장착된 복수의 반도체 장치들(10) 각각의 동작을 제어할 수 있는 프로세서, 예컨대 칩-셋(270)을 포함한다.
칩-셋(270)은 데이터 버스를 통하여 복수의 반도체 장치들(10) 각각과 데이터를 주고받을 수 있다. 메모리 시스템(300)은 personal computer(PC), 태블릿(tablet) PC, 또는 노트-북으로 구현될 수 있다.
도 9는 도 1에 도시된 반도체 장치를 포함하는 메모리 시스템의 일 실시 예를 나타낸다. 도 9를 참조하면, 이동 전화기(cellular phone), 스마트 폰(smart phone), 또는 무선 인터넷 장치로서 구현될 수 있는 메모리 시스템(400)은 반도체 장치(10)와, 반도체 장치(10)의 데이터 처리 동작을 제어할 수 있는 프로세서(410)를 포함한다.
반도체 장치(10)에 저장된 데이터는 프로세서(410)의 제어하에 디스플레이 (420)를 통하여 디스플레이될 수 있다.
무선 송수신기(430)는 안테나(ANT)를 통하여 무선 신호들을 주거나 받을 수 있다. 예컨대, 무선 송수신기(430)는 안테나(ANT)를 통하여 수신된 무선 신호들을 프로세서(410)가 처리할 수 있는 신호들로 변환할 수 있다. 따라서, 프로세서(410)는 무선 송수신기(430)로부터 출력된 신호들을 처리하고 처리된 신호들을 반도체 장치(10)에 저장하거나 또는 디스플레이(420)를 통하여 디스플레이할 수 있다. 또한, 무선 송수신기(430)는 프로세서(410)로부터 출력된 신호들을 무선 신호들로 변환하고 상기 무선 신호들을 안테나(ANT)를 통하여 출력할 수 있다.
입력 장치(440)는 프로세서(410)의 동작을 제어하기 위한 제어 신호들 또는 프로세서(410)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치패드 (touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
프로세서(410)는 반도체 장치(10)로부터 출력된 데이터, 무선 송수신기(430)로부터 출력된 데이터, 또는 입력 장치(440)로부터 출력된 데이터가 디스플레이(420)를 통하여 디스플레이될 수 있도록 디스플레이(420)의 동작을 제어할 수 있다.
도 10은 도 1에 도시된 반도체 장치를 포함하는 메모리 시스템의 다른 실시 예를 나타낸다. 도 10을 참조하면, 테블릿 컴퓨터(tablet computer), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어와 같은 데이터 처리 장치로 구현될 수 있는 메모리 시스템(500)은 반도체 장치(10)와 반도체 장치(10)의 데이터 처리 동작을 제어할 수 있는 프로세서(510)를 포함한다.
프로세서(510)는 입력 장치(520)에 의하여 발생한 입력 신호에 따라 반도체 장치(10)에 저장된 데이터를 디스플레이(530)를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(520)는 터치패드(touch pad) 또는 컴퓨터 마우스 (computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
도 11은 본 발명의 실시 예에 따르는 반도체 장치에 구현된 감지 증폭기의 상보 비트 라인의 로킹 커패시턴스 조절 방법을 설명하는 플로우차트를 나타낸다.
도 2부터 도 6, 및 도 11을 참조하면, 커패시턴스 조절 회로(100) 내의 복수의 조절 블록들(110, 120, 및 130) 각각에는 직렬로 접속된 적어도 하나의 커패시터, 예컨대 서브 커패시터(C1, C2-C3, 및 C4-C6)가 형성된다(S100).
복수의 조절 블록들(110, 120, 및 130) 각각에 포함되고 직렬로 접속된 적어도 하나의 커패시터, 예컨대 서브 커패시터(C1, C2-C3, 및 C4-C6)를 형성하는 방법은 도 4부터 도 6을 참조하여 설명한 방법과 실질적으로 동일하므로 이에 대한 상세한 설명은 생략한다.
복수의 조절 블록들(110, 120, 및 130) 각각에 포함된 복수의 스위치들(T1, T2 및 T3) 각각이 형성되고(S120), 복수의 스위치들(T1, T2 및 T3) 각각의 소스 전극이 직렬로 접속된 적어도 하나의 커패시터(C1, C2-C3, 및 C4-C6)에 접속된다(S140).
복수의 스위치들(T1, T2 및 T3) 각각의 드레인 전극이 상보 비트 라인(#BL)에 접속된다(S160).
복수의 제어 신호들(Tune1, Tune2, Tune3) 각각이 복수의 스위치들(T1, T2 및 T3) 각각의 게이트 전극으로 공급된다(S200).
복수의 제어 신호들(Tune1, Tune2, Tune3)은 타이밍 제너레이터(80), MRS(150), 또는 복수의 퓨즈 회로들에 의하여 발생할 수 있다.
복수의 제어 신호들(Tune1, Tune2, Tune3) 각각이 복수의 스위치들(T1, T2 및 T3) 각각으로 공급되면, 직렬로 접속된 적어도 하나의 커패시터(C1, C2-C3, 및 C4-C6)는 상보 비트 라인(#BL)에 접속된다. 따라서 상보 비트 라인(#BL)의 로딩 커패시턴스는 커패시턴스 조절 회로(100)에 의하여 조절된다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 반도체 장치
15: 메모리셀 어레이
20: 유닛 어레이
30: 비트라인 감지증폭기
50: 서브 메모리셀 어레이
100: 커패시턴스 조절회로
110: 제1조절 블록
120: 제2조절 블록
130: 제3조절 블록
150: 모드 레지스터 세트

Claims (10)

  1. 비트 라인과 상보 비트 라인;
    상기 비트 라인의 전압과 상기 상보 비트 라인의 전압의 차이를 감지하고 증폭하기 위한 감지 증폭기; 및
    복수의 제어 신호들에 응답하여 상기 상보 비트 라인의 로딩 커패시턴스를 조절하기 위한 커패시턴스 조절 회로를 포함하고,
    상기 커패시턴스 조절 회로는 접속 수단에 의하여 접속된 복수의 커패시터들을 포함하고, 상기 접속 수단은 상기 커패시터들을 직렬로 접속시키고,
    상기 커패시턴스 조절 회로는 상기 접속 수단 외부에 존재하는 다른 커패시터를 더 포함하고, 메탈 컨택은 상기 다른 커패시터에 접속되는 반도체 장치.
  2. 제1항에 있어서, 상기 커패시턴스 조절 회로는,
    각각이 상기 상보 비트 라인과 접지 사이에 접속된 복수의 조절 블록들을 포함하며,
    상기 복수의 조절 블록들 각각의 커패시턴스는 상기 복수의 제어 신호들 각각에 기초하여 조절되는 반도체 장치.
  3. 제1항에 있어서, 상기 커패시턴스 조절 회로는,
    각각이 상기 복수의 커패시터들 각각과 상기 상보 비트 라인 사이에 접속되고 상기 복수의 제어 신호들 각각에 응답하여 상기 복수의 커패시터들 각각과 상기 상보 비트 라인을 접속하기 위한 복수의 스위치들을 포함하는 반도체 장치.
  4. 제1항에 있어서, 상기 복수의 커패시터들 각각의 커패시턴스는 서로 다른 반도체 장치.
  5. 제1항에 있어서, 상기 반도체 장치는,
    상기 비트 라인의 로딩 커패시턴스와 상기 상보 비트 라인의 로딩 커패시턴스를 동일하게 하기 위하여 상기 복수의 제어 신호들을 발생하기 위한 모드 레지스터 세트(Mode Register Set)를 더 포함하는 반도체 장치.
  6. 반도체 장치에 구현된 감지 증폭기의 상보 비트 라인의 로딩 커패시턴스를 조절하는 방법에 있어서,
    복수의 제어 신호들을 발생하는 단계; 및
    상기 로딩 커패시턴스를 조절하기 위하여, 상기 상보 비트 라인과 접지 사이에 접속된 복수의 조절 블록들 각각의 커패시턴스를 상기 복수의 제어 신호들 각각에 기초하여 조절하는 단계를 포함하고,
    상기 조절 블록들 중에서 어느 하나는 접속 수단에 의하여 접속된 복수의 커패시터들을 포함하고, 상기 접속 수단은 상기 커패시터들을 직렬로 접속시키고,
    상기 하나의 조절 블록은 상기 접속 수단 외부에 존재하는 다른 커패시터를 더 포함하고, 메탈 컨택은 상기 다른 커패시터에 접속되는 감지 증폭기의 상보 비트 라인의 로딩 커패시턴스 조절 방법.
  7. 제1항에 기재된 반도체 장치; 및
    상기 반도체 장치의 동작을 제어하기 위한 프로세서를 포함하는 메모리 시스템.
  8. 제7항에 있어서, 상기 커패시턴스 조절 회로는,
    각각이 상기 상보 비트 라인과 접지 사이에 접속된 복수의 조절 블록들을 포함하며,
    상기 복수의 조절 블록들 각각의 커패시턴스는 상기 복수의 제어 신호들 각각에 기초하여 조절되는 메모리 시스템.
  9. 제1항에 기재된 반도체 장치; 및
    상기 반도체 장치가 마운트된 반도체 기판을 포함하는 메모리 모듈.
  10. 제9항에 기재된 반도체 장치가 마운트된 메모리 모듈;
    상기 메모리 모듈이 삽입될 수 있는 소켓;
    상기 소켓을 통하여 상기 메모리 모듈에 마운트된 상기 반도체 장치의 동작을 제어하기 위한 프로세서를 포함하는 반도체 시스템.
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