JPH07176200A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07176200A JPH07176200A JP5317162A JP31716293A JPH07176200A JP H07176200 A JPH07176200 A JP H07176200A JP 5317162 A JP5317162 A JP 5317162A JP 31716293 A JP31716293 A JP 31716293A JP H07176200 A JPH07176200 A JP H07176200A
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Abstract
(57)【要約】
【目的】複数のバンクを有し、インタリーブ動作を行う
ことができるようにされた半導体記憶装置、例えば、シ
ンクロナスＤＲＡＭに関し、バンクの数を増加しても、
行の冗長効率が過剰とならないようにすると共に、冗長
行アドレス判定回路の占める面積を小さく抑え、チップ
面の効率的使用を図り、チップ面積が必要以上に大きく
ならないようにする。 【構成】冗長行アドレス判定回路として、バンク１４1
〜１４4に共用される冗長行アドレス判定回路２２、２
３を設ける。
ことができるようにされた半導体記憶装置、例えば、シ
ンクロナスＤＲＡＭに関し、バンクの数を増加しても、
行の冗長効率が過剰とならないようにすると共に、冗長
行アドレス判定回路の占める面積を小さく抑え、チップ
面の効率的使用を図り、チップ面積が必要以上に大きく
ならないようにする。 【構成】冗長行アドレス判定回路として、バンク１４1
〜１４4に共用される冗長行アドレス判定回路２２、２
３を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、クロックに同期して動
作するシンクロナスＤＲＡＭ（ＳynchronousＤynamic
Ｒandom Ａccess Ｍemory．以下、ＳＤＲＡＭという）
等、複数のバンクを有し、インタリーブ動作を行うこと
ができるようにされた半導体記憶装置に関する。
作するシンクロナスＤＲＡＭ（ＳynchronousＤynamic
Ｒandom Ａccess Ｍemory．以下、ＳＤＲＡＭという）
等、複数のバンクを有し、インタリーブ動作を行うこと
ができるようにされた半導体記憶装置に関する。
【０００２】
【従来の技術】図２は従来のＳＤＲＡＭの一例の要部を
示すブロック図であり、図中、１1、１2はバンク（ＢＡ
ＮＫ）と称されるメモリセル領域であり、この例では、
バンク１1、１2は、１ビットのバンクアドレス信号によ
って選択される。
示すブロック図であり、図中、１1、１2はバンク（ＢＡ
ＮＫ）と称されるメモリセル領域であり、この例では、
バンク１1、１2は、１ビットのバンクアドレス信号によ
って選択される。
【０００３】これらバンク１1、１2は、同一の行（ロ
ウ）アドレス及び同一の列（コラム）アドレスを有して
おり、行アドレスを切り替える場合、バンクを変えれ
ば、間断なくデータをアクセスすることが可能とされて
いる。即ち、インタリーブ動作を行うことができるよう
にされている。
ウ）アドレス及び同一の列（コラム）アドレスを有して
おり、行アドレスを切り替える場合、バンクを変えれ
ば、間断なくデータをアクセスすることが可能とされて
いる。即ち、インタリーブ動作を行うことができるよう
にされている。
【０００４】また、これらバンク１1、１2において、２
1、２2は正規のメモリセルが配列されてなる正規メモリ
セルアレイ部、３1、３2は欠陥のあるメモリセルを救済
するための冗長メモリセルが配列されてなる冗長メモリ
セルアレイ部であり、４1、５1、４2、５2は欠陥の救済
を行単位で行うための冗長行である。
1、２2は正規のメモリセルが配列されてなる正規メモリ
セルアレイ部、３1、３2は欠陥のあるメモリセルを救済
するための冗長メモリセルが配列されてなる冗長メモリ
セルアレイ部であり、４1、５1、４2、５2は欠陥の救済
を行単位で行うための冗長行である。
【０００５】また、６はアドレス信号（バンクアドレス
信号、行アドレス信号、列アドレス信号）を取り込むア
ドレスバッファ、７1、７2はアドレスバッファ６に取り
込まれた行アドレス信号をプリデコードするプリデコー
ダである。
信号、行アドレス信号、列アドレス信号）を取り込むア
ドレスバッファ、７1、７2はアドレスバッファ６に取り
込まれた行アドレス信号をプリデコードするプリデコー
ダである。
【０００６】また、８1はプリデコーダ７1から出力され
るプリデコード信号をデコードして正規メモリセルアレ
イ部２1のワード線を選択、駆動するワードデコーダ、
８2はプリデコーダ７2から出力されるプリデコード信号
をデコードして正規メモリセルアレイ部２2のワード線
を選択、駆動するワードデコーダである。
るプリデコード信号をデコードして正規メモリセルアレ
イ部２1のワード線を選択、駆動するワードデコーダ、
８2はプリデコーダ７2から出力されるプリデコード信号
をデコードして正規メモリセルアレイ部２2のワード線
を選択、駆動するワードデコーダである。
【０００７】また、９1、１０1、９2、１０2はヒューズ
ＲＯＭに冗長行アドレスを記憶し、アドレスバッファ６
に取り込まれた行アドレス信号が指示する行アドレスが
冗長行アドレスと一致するか否かを判定する冗長行アド
レス判定回路である。
ＲＯＭに冗長行アドレスを記憶し、アドレスバッファ６
に取り込まれた行アドレス信号が指示する行アドレスが
冗長行アドレスと一致するか否かを判定する冗長行アド
レス判定回路である。
【０００８】また、１１1は冗長行アドレス判定回路９1
の判定結果に基づいて冗長行４1のワード線を駆動する
冗長行ドライバ、１２1は冗長行アドレス判定回路１０1
の判定結果に基づいて冗長行５1のワード線を駆動する
冗長行ドライバである。
の判定結果に基づいて冗長行４1のワード線を駆動する
冗長行ドライバ、１２1は冗長行アドレス判定回路１０1
の判定結果に基づいて冗長行５1のワード線を駆動する
冗長行ドライバである。
【０００９】また、１１2は冗長行アドレス判定回路９2
の判定結果に基づいて冗長行４2のワード線を駆動する
冗長行ドライバ、１２2は冗長行アドレス判定回路１０2
の判定結果に基づいて冗長行５2のワード線を駆動する
冗長行ドライバである。
の判定結果に基づいて冗長行４2のワード線を駆動する
冗長行ドライバ、１２2は冗長行アドレス判定回路１０2
の判定結果に基づいて冗長行５2のワード線を駆動する
冗長行ドライバである。
【００１０】このＳＤＲＡＭにおいては、アドレスバッ
ファ６に取り込まれた行アドレス信号が指示する行アド
レスが冗長行アドレス判定回路９1が記憶する行アドレ
スと一致すると、冗長行ドライバ１１1による冗長行４1
のワード線の駆動が行われる。
ファ６に取り込まれた行アドレス信号が指示する行アド
レスが冗長行アドレス判定回路９1が記憶する行アドレ
スと一致すると、冗長行ドライバ１１1による冗長行４1
のワード線の駆動が行われる。
【００１１】また、アドレスバッファ６に取り込まれた
行アドレス信号が指示する行アドレスが冗長行アドレス
判定回路１０1が記憶する行アドレスと一致すると、冗
長行ドライバ１２1による冗長行５1のワード線の駆動が
行われる。
行アドレス信号が指示する行アドレスが冗長行アドレス
判定回路１０1が記憶する行アドレスと一致すると、冗
長行ドライバ１２1による冗長行５1のワード線の駆動が
行われる。
【００１２】また、アドレスバッファ６に取り込まれた
行アドレス信号が指示する行アドレスが冗長行アドレス
判定回路９2が記憶する行アドレスと一致すると、冗長
行ドライバ１１2による冗長行４2のワード線の駆動が行
われる。
行アドレス信号が指示する行アドレスが冗長行アドレス
判定回路９2が記憶する行アドレスと一致すると、冗長
行ドライバ１１2による冗長行４2のワード線の駆動が行
われる。
【００１３】また、アドレスバッファ６に取り込まれた
行アドレス信号が指示する行アドレスが冗長行アドレス
判定回路１０2が記憶する行アドレスと一致すると、冗
長行ドライバ１２2による冗長行５2のワード線の駆動が
行われる。
行アドレス信号が指示する行アドレスが冗長行アドレス
判定回路１０2が記憶する行アドレスと一致すると、冗
長行ドライバ１２2による冗長行５2のワード線の駆動が
行われる。
【００１４】なお、これらの場合、バンク１1、１2の正
規メモリセルアレイ部２1、２2におけるワード線の選
択、駆動動作は、プリデコーダ７1、７2の部分において
停止される。
規メモリセルアレイ部２1、２2におけるワード線の選
択、駆動動作は、プリデコーダ７1、７2の部分において
停止される。
【００１５】
【発明が解決しようとする課題】ここに、このＳＤＲＡ
Ｍにおいては、バンク１1、１2に設けられた合計４個の
冗長行４1、５1、４2、５2のそれぞれに対応させて、４
個の冗長行アドレス判定回路９1、１０1、９2、１０2を
設けるようにしている。
Ｍにおいては、バンク１1、１2に設けられた合計４個の
冗長行４1、５1、４2、５2のそれぞれに対応させて、４
個の冗長行アドレス判定回路９1、１０1、９2、１０2を
設けるようにしている。
【００１６】この結果、バンク１1では、正規メモリセ
ルアレイ部２1における２行の欠陥行を冗長行４1、５1
で救済することができ、バンク１2では、正規メモリセ
ルアレイ部２2における２行の欠陥行を冗長行４2、５2
で救済することができ、全体として４行の救済を行うこ
とができる。
ルアレイ部２1における２行の欠陥行を冗長行４1、５1
で救済することができ、バンク１2では、正規メモリセ
ルアレイ部２2における２行の欠陥行を冗長行４2、５2
で救済することができ、全体として４行の救済を行うこ
とができる。
【００１７】このような構成のＳＤＲＡＭにおいては、
バンクの数を４個、８個、１６個と増加すると、救済す
ることができる行は、全体で８行、１６行、３２行とな
り、行の冗長効率が過剰となってしまうという問題点が
あった。
バンクの数を４個、８個、１６個と増加すると、救済す
ることができる行は、全体で８行、１６行、３２行とな
り、行の冗長効率が過剰となってしまうという問題点が
あった。
【００１８】また、このようにバンクの数を増加する場
合には、冗長メモリセルが占める面積は、全体からみれ
ば、さほど大きな比率ではないが、冗長行アドレス判定
回路は、回路規模が大きいため、その占める面積は、全
体の回路からみて大きな比率となり、その分、チップ面
積が増大してしまうという問題点もあった。なお、列に
ついても、同様のことが言える。
合には、冗長メモリセルが占める面積は、全体からみれ
ば、さほど大きな比率ではないが、冗長行アドレス判定
回路は、回路規模が大きいため、その占める面積は、全
体の回路からみて大きな比率となり、その分、チップ面
積が増大してしまうという問題点もあった。なお、列に
ついても、同様のことが言える。
【００１９】本発明は、かかる点に鑑み、バンクの数を
増加する場合、行あるいは列あるいは行及び列の冗長効
率が過剰とならないようにすると共に、冗長行アドレス
判定回路あるいは冗長列アドレス判定回路あるいは冗長
行アドレス判定回路及び冗長列アドレス判定回路の占め
る面積を小さく抑え、チップ面の効率的使用を図り、チ
ップ面積が必要以上に大きくなることを避けることがで
きるようにした半導体記憶装置を提供することを目的と
する。
増加する場合、行あるいは列あるいは行及び列の冗長効
率が過剰とならないようにすると共に、冗長行アドレス
判定回路あるいは冗長列アドレス判定回路あるいは冗長
行アドレス判定回路及び冗長列アドレス判定回路の占め
る面積を小さく抑え、チップ面の効率的使用を図り、チ
ップ面積が必要以上に大きくなることを避けることがで
きるようにした半導体記憶装置を提供することを目的と
する。
【００２０】
【課題を解決するための手段】本発明による半導体記憶
装置は、複数のバンクを有し、インタリーブ動作を行う
ことができるように構成される半導体記憶装置を対象と
し、複数のバンクに共用される冗長行アドレス判定回
路、あるいは、複数のバンクに共用される冗長列アドレ
ス判定回路、あるいは、複数のバンクに共用される冗長
行アドレス判定回路及び冗長列アドレス判定回路を設け
て構成するというものである。
装置は、複数のバンクを有し、インタリーブ動作を行う
ことができるように構成される半導体記憶装置を対象と
し、複数のバンクに共用される冗長行アドレス判定回
路、あるいは、複数のバンクに共用される冗長列アドレ
ス判定回路、あるいは、複数のバンクに共用される冗長
行アドレス判定回路及び冗長列アドレス判定回路を設け
て構成するというものである。
【００２１】
【作用】本発明においては、冗長行アドレス判定回路、
あるいは、冗長列アドレス判定回路、あるいは、冗長行
アドレス判定回路及び冗長列アドレス判定回路は、複数
のバンクに共用される。
あるいは、冗長列アドレス判定回路、あるいは、冗長行
アドレス判定回路及び冗長列アドレス判定回路は、複数
のバンクに共用される。
【００２２】ここに、複数のバンクに共用される冗長行
アドレス判定回路を設ける場合には、全体として救済す
ることができる行の数は、各バンクに設けられる冗長行
の数の合計ではなく、冗長行アドレス判定回路の数で決
まる。
アドレス判定回路を設ける場合には、全体として救済す
ることができる行の数は、各バンクに設けられる冗長行
の数の合計ではなく、冗長行アドレス判定回路の数で決
まる。
【００２３】この結果、バンクの数を増加しても、全体
として救済することができる冗長行の数は増加しないの
で、冗長行アドレス判定回路の数を行の冗長効率が適正
となる数にし、対応する数の冗長行を各バンクに設ける
ようにする場合には、行の冗長効率が過剰とならないよ
うにすることができる。
として救済することができる冗長行の数は増加しないの
で、冗長行アドレス判定回路の数を行の冗長効率が適正
となる数にし、対応する数の冗長行を各バンクに設ける
ようにする場合には、行の冗長効率が過剰とならないよ
うにすることができる。
【００２４】また、このようにする場合には、各バンク
ごとに冗長行の数と同一数の冗長行アドレス判定回路を
設ける必要がないので、チップ面を効率的に使用するこ
とができ、チップ面積が必要以上に大きくなることを避
けることができる。
ごとに冗長行の数と同一数の冗長行アドレス判定回路を
設ける必要がないので、チップ面を効率的に使用するこ
とができ、チップ面積が必要以上に大きくなることを避
けることができる。
【００２５】また、複数のバンクに共用される冗長列ア
ドレス判定回路を設ける場合には、全体として救済する
ことができる行の数は、各バンクに設けられる冗長列の
数の合計ではなく、冗長列アドレス判定回路の数で決ま
る。
ドレス判定回路を設ける場合には、全体として救済する
ことができる行の数は、各バンクに設けられる冗長列の
数の合計ではなく、冗長列アドレス判定回路の数で決ま
る。
【００２６】この結果、バンクの数を増加しても、全体
として救済することができる冗長列の数は増加しないの
で、冗長列アドレス判定回路の数を列の冗長効率が適正
となる数にし、対応する数の冗長列を各バンクに設ける
ようにする場合には、列の冗長効率が過剰とならないよ
うにすることができる。
として救済することができる冗長列の数は増加しないの
で、冗長列アドレス判定回路の数を列の冗長効率が適正
となる数にし、対応する数の冗長列を各バンクに設ける
ようにする場合には、列の冗長効率が過剰とならないよ
うにすることができる。
【００２７】また、このようにする場合には、各バンク
ごとに冗長列の数と同一数の冗長列アドレス判定回路を
設ける必要がないので、チップ面を効率的に使用するこ
とができ、チップ面積が必要以上に大きくなることを避
けることができる。
ごとに冗長列の数と同一数の冗長列アドレス判定回路を
設ける必要がないので、チップ面を効率的に使用するこ
とができ、チップ面積が必要以上に大きくなることを避
けることができる。
【００２８】したがって、また、複数のバンクに共用さ
れる冗長行アドレス判定回路及び冗長列アドレス判定回
路を設ける場合には、行の冗長効率及び列の冗長効率が
過剰とならないようにすることができると共に、チップ
面を効率的に使用することができ、チップ面積が必要以
上に大きくなることを避けることができる。
れる冗長行アドレス判定回路及び冗長列アドレス判定回
路を設ける場合には、行の冗長効率及び列の冗長効率が
過剰とならないようにすることができると共に、チップ
面を効率的に使用することができ、チップ面積が必要以
上に大きくなることを避けることができる。
【００２９】
【実施例】以下、図１を参照して、本発明の一実施例に
ついて、本発明を４個のバンクを有するＳＤＲＡＭに適
用した場合を例にして説明する。
ついて、本発明を４個のバンクを有するＳＤＲＡＭに適
用した場合を例にして説明する。
【００３０】図１は本発明の一実施例の要部を示すブロ
ック図であり、図中、１４1〜１４4はバンクであり、こ
れらバンク１４1〜１４4は、２ビットのバンクアドレス
信号によって選択される。
ック図であり、図中、１４1〜１４4はバンクであり、こ
れらバンク１４1〜１４4は、２ビットのバンクアドレス
信号によって選択される。
【００３１】また、これらバンク１４1〜１４4は同一の
行アドレス及び同一の列アドレスを有しており、行アド
レスを切り替える場合、バンクを変えれば、間断なくデ
ータをアクセスすることが可能とされている。即ち、イ
ンタリーブ動作を行うことができるようにされている。
行アドレス及び同一の列アドレスを有しており、行アド
レスを切り替える場合、バンクを変えれば、間断なくデ
ータをアクセスすることが可能とされている。即ち、イ
ンタリーブ動作を行うことができるようにされている。
【００３２】これらバンク１４1〜１４4において、１５
1〜１５4は正規のメモリセルが配列されてなる正規メモ
リセルアレイ部、１６1〜１６4は欠陥のあるメモリセル
を救済するための冗長メモリセルが配列されてなる冗長
メモリセルアレイ部であり、１７1〜１７4、１８1〜１
８4は欠陥の救済を行単位で行うための冗長行である。
1〜１５4は正規のメモリセルが配列されてなる正規メモ
リセルアレイ部、１６1〜１６4は欠陥のあるメモリセル
を救済するための冗長メモリセルが配列されてなる冗長
メモリセルアレイ部であり、１７1〜１７4、１８1〜１
８4は欠陥の救済を行単位で行うための冗長行である。
【００３３】また、１９はアドレス信号（バンクアドレ
ス信号、行アドレス信号、列アドレス信号）を取り込む
アドレスバッファ、２０1〜２０4はアドレスバッファ１
９に取り込まれた行アドレス信号をプリデコードするプ
リデコーダである。
ス信号、行アドレス信号、列アドレス信号）を取り込む
アドレスバッファ、２０1〜２０4はアドレスバッファ１
９に取り込まれた行アドレス信号をプリデコードするプ
リデコーダである。
【００３４】また、２１1はプリデコーダ２０1から出力
されるプリデコード信号をデコードして正規メモリセル
アレイ部１５1のワード線を選択、駆動するワードデコ
ーダである。
されるプリデコード信号をデコードして正規メモリセル
アレイ部１５1のワード線を選択、駆動するワードデコ
ーダである。
【００３５】また、２１2はプリデコーダ２０2から出力
されるプリデコード信号をデコードして正規メモリセル
アレイ部１５2のワード線を選択、駆動するワードデコ
ーダである。
されるプリデコード信号をデコードして正規メモリセル
アレイ部１５2のワード線を選択、駆動するワードデコ
ーダである。
【００３６】また、２１3はプリデコーダ２０3から出力
されるプリデコード信号をデコードして正規メモリセル
アレイ部１５3のワード線を選択、駆動するワードデコ
ーダである。
されるプリデコード信号をデコードして正規メモリセル
アレイ部１５3のワード線を選択、駆動するワードデコ
ーダである。
【００３７】また、２１4はプリデコーダ２０4から出力
されるプリデコード信号をデコードして正規メモリセル
アレイ部１５4のワード線を選択、駆動するワードデコ
ーダである。
されるプリデコード信号をデコードして正規メモリセル
アレイ部１５4のワード線を選択、駆動するワードデコ
ーダである。
【００３８】また、２２、２３はヒューズＲＯＭに冗長
行アドレスを記憶し、アドレスバッファ１９に取り込ま
れた行アドレス信号が指示する行アドレスが冗長行アド
レスと一致するか否かを判定する冗長行アドレス判定回
路である。
行アドレスを記憶し、アドレスバッファ１９に取り込ま
れた行アドレス信号が指示する行アドレスが冗長行アド
レスと一致するか否かを判定する冗長行アドレス判定回
路である。
【００３９】また、２４1は冗長行アドレス判定回路２
２の判定結果に基づいて冗長行１７1のワード線を駆動
する冗長行ドライバ、２５1は冗長行アドレス判定回路
２３の判定結果に基づいて冗長行１８1のワード線を駆
動する冗長行ドライバである。
２の判定結果に基づいて冗長行１７1のワード線を駆動
する冗長行ドライバ、２５1は冗長行アドレス判定回路
２３の判定結果に基づいて冗長行１８1のワード線を駆
動する冗長行ドライバである。
【００４０】また、２４2は冗長行アドレス判定回路２
２の判定結果に基づいて冗長行１７2のワード線を駆動
する冗長行ドライバ、２５2は冗長行アドレス判定回路
２３の判定結果に基づいて冗長行１８2のワード線を駆
動する冗長行ドライバである。
２の判定結果に基づいて冗長行１７2のワード線を駆動
する冗長行ドライバ、２５2は冗長行アドレス判定回路
２３の判定結果に基づいて冗長行１８2のワード線を駆
動する冗長行ドライバである。
【００４１】また、２４3は冗長行アドレス判定回路２
２の判定結果に基づいて冗長行１７3のワード線を駆動
する冗長行ドライバ、２５3は冗長行アドレス判定回路
２３の判定結果に基づいて冗長行１８3のワード線を駆
動する冗長行ドライバである。
２の判定結果に基づいて冗長行１７3のワード線を駆動
する冗長行ドライバ、２５3は冗長行アドレス判定回路
２３の判定結果に基づいて冗長行１８3のワード線を駆
動する冗長行ドライバである。
【００４２】また、２４4は冗長行アドレス判定回路２
２の判定結果に基づいて冗長行１７4のワード線を駆動
する冗長行ドライバ、２５4は冗長行アドレス判定回路
２３の判定結果に基づいて冗長行１８4のワード線を駆
動する冗長行ドライバである。
２の判定結果に基づいて冗長行１７4のワード線を駆動
する冗長行ドライバ、２５4は冗長行アドレス判定回路
２３の判定結果に基づいて冗長行１８4のワード線を駆
動する冗長行ドライバである。
【００４３】本実施例においては、アドレスバッファ１
９に取り込まれた行アドレス信号が指示する行アドレス
が冗長行アドレス判定回路２２が記憶する行アドレスと
一致すると、冗長行ドライバ２４1〜２４4による冗長行
１７1〜１７4のワード線の駆動が行われる。
９に取り込まれた行アドレス信号が指示する行アドレス
が冗長行アドレス判定回路２２が記憶する行アドレスと
一致すると、冗長行ドライバ２４1〜２４4による冗長行
１７1〜１７4のワード線の駆動が行われる。
【００４４】また、アドレスバッファ１９に取り込まれ
た行アドレス信号が指示する行アドレスが冗長行アドレ
ス判定回路２３が記憶する行アドレスと一致すると、冗
長行ドライバ２５1〜２５4による冗長行１８1〜１８4の
ワード線の駆動が行われる。
た行アドレス信号が指示する行アドレスが冗長行アドレ
ス判定回路２３が記憶する行アドレスと一致すると、冗
長行ドライバ２５1〜２５4による冗長行１８1〜１８4の
ワード線の駆動が行われる。
【００４５】なお、これらの場合、バンク１４1〜１４4
の正規メモリセルアレイ部１５1〜１５4におけるワード
線の選択、駆動動作は、プリデコーダ２０1〜２０4の部
分において停止される。
の正規メモリセルアレイ部１５1〜１５4におけるワード
線の選択、駆動動作は、プリデコーダ２０1〜２０4の部
分において停止される。
【００４６】ここに、本実施例においては、各バンク１
４1〜１４4にそれぞれ２個の冗長行（バンク１４1には
冗長行１７1、１８1、バンク１４2には冗長行１７2、１
８2、バンク１４3には冗長行１７3、１８3、バンク１４
4には冗長行１７4、１８4）を設けると共に、これら４
個のバンク１４1〜１４4に共用される冗長行アドレス判
定回路２２、２３を設けるようにしている。
４1〜１４4にそれぞれ２個の冗長行（バンク１４1には
冗長行１７1、１８1、バンク１４2には冗長行１７2、１
８2、バンク１４3には冗長行１７3、１８3、バンク１４
4には冗長行１７4、１８4）を設けると共に、これら４
個のバンク１４1〜１４4に共用される冗長行アドレス判
定回路２２、２３を設けるようにしている。
【００４７】この結果、全体として救済することができ
る行の数は、各バンク１４1〜１４4に設けられている冗
長行の数の合計ではなく、冗長行アドレス判定回路２
２、２３の数で決まる。
る行の数は、各バンク１４1〜１４4に設けられている冗
長行の数の合計ではなく、冗長行アドレス判定回路２
２、２３の数で決まる。
【００４８】即ち、本実施例では、各バンク１４1〜１
４4にそれぞれ２個の冗長行を設けているが、全体とし
て救済することができる行の数は２行となるので、バン
クの数を図２に示す従来のＳＤＲＡＭの場合の２倍とし
ているが、全体として救済することができる行の数を２
行に抑えることができるので、行の冗長効率が過剰とな
らないようにすることができる。
４4にそれぞれ２個の冗長行を設けているが、全体とし
て救済することができる行の数は２行となるので、バン
クの数を図２に示す従来のＳＤＲＡＭの場合の２倍とし
ているが、全体として救済することができる行の数を２
行に抑えることができるので、行の冗長効率が過剰とな
らないようにすることができる。
【００４９】また、本実施例においては、各バンク１４
1〜１４4ごとに冗長行の数と同一数の冗長行アドレス判
定回路を設ける必要がないので、チップ面を効率的に使
用することができ、チップ面積が必要以上に大きくなる
ことを避けることができる。
1〜１４4ごとに冗長行の数と同一数の冗長行アドレス判
定回路を設ける必要がないので、チップ面を効率的に使
用することができ、チップ面積が必要以上に大きくなる
ことを避けることができる。
【００５０】なお、上述の実施例においては、冗長行ア
ドレス判定回路を複数のバンクで共用させるようにした
場合について説明したが、この代わりに、冗長列アドレ
ス判定回路、あるいは、冗長行アドレス判定回路及び冗
長列アドレス判定回路を複数のバンクで共用させるよう
にすることもできる。
ドレス判定回路を複数のバンクで共用させるようにした
場合について説明したが、この代わりに、冗長列アドレ
ス判定回路、あるいは、冗長行アドレス判定回路及び冗
長列アドレス判定回路を複数のバンクで共用させるよう
にすることもできる。
【００５１】また、上述の実施例においては、４個のバ
ンク１４1〜１４4を設けた場合について説明したが、本
発明は、その他、２個、８個、１６個のバンクを設ける
場合など、２n個（ｎ＝正の整数）のバンクを設ける場
合一般に適用することができるが、バンクの数が多いほ
ど、冗長効率の過剰化を避けると共にチップ面の効率的
使用という効果は、絶大なものとなる。
ンク１４1〜１４4を設けた場合について説明したが、本
発明は、その他、２個、８個、１６個のバンクを設ける
場合など、２n個（ｎ＝正の整数）のバンクを設ける場
合一般に適用することができるが、バンクの数が多いほ
ど、冗長効率の過剰化を避けると共にチップ面の効率的
使用という効果は、絶大なものとなる。
【００５２】
【発明の効果】本発明によれば、複数のバンクに共用さ
れる冗長行アドレス判定回路、あるいは、複数のバンク
に共用される冗長列アドレス判定回路、あるいは、複数
のバンクに共用される冗長行アドレス判定回路及び冗長
列アドレス判定回路を設けるという構成を採用したこと
により、バンクの数を増加する場合、行あるいは列ある
いは行及び列の冗長効率が過剰とならないようにすると
共に、冗長行アドレス判定回路あるいは冗長列アドレス
判定回路あるいは冗長行アドレス判定回路及び冗長列ア
ドレス判定回路の占める面積を小さく抑え、チップ面の
効率的使用を図ることができ、チップ面積が必要以上に
大きくなることを避けることができる。
れる冗長行アドレス判定回路、あるいは、複数のバンク
に共用される冗長列アドレス判定回路、あるいは、複数
のバンクに共用される冗長行アドレス判定回路及び冗長
列アドレス判定回路を設けるという構成を採用したこと
により、バンクの数を増加する場合、行あるいは列ある
いは行及び列の冗長効率が過剰とならないようにすると
共に、冗長行アドレス判定回路あるいは冗長列アドレス
判定回路あるいは冗長行アドレス判定回路及び冗長列ア
ドレス判定回路の占める面積を小さく抑え、チップ面の
効率的使用を図ることができ、チップ面積が必要以上に
大きくなることを避けることができる。
【図１】本発明の一実施例の要部を示すブロック図であ
る。
る。
【図２】従来のＳＤＲＡＭの一例の要部を示すブロック
図である。
図である。
１４1〜１４4 バンク １５1〜１５4 正規メモリセルアレイ部 １６1〜１６4 冗長メモリセルアレイ部 １７1〜１７4、１８1〜１８4 冗長行 １９ アドレスバッファ ２０1〜２０4 プリデコーダ ２１1〜２１4 ワードデコーダ ２２、２３ 冗長行アドレス判定回路 ２４1〜２４4、２５1〜２５4 冗長行ドライバ
Claims (3)
- 【請求項１】複数のバンクを有し、インタリーブ動作を
行うことができるように構成された半導体記憶装置にお
いて、 前記複数のバンクに共用される冗長行アドレス判定回路
を設けていることを特徴とする半導体記憶装置。 - 【請求項２】複数のバンクを有し、インタリーブ動作を
行うことができるように構成された半導体記憶装置にお
いて、 前記複数のバンクに共用される冗長列アドレス判定回路
を設けていることを特徴とする半導体記憶装置。 - 【請求項３】複数のバンクを有し、インタリーブ動作を
行うことができるように構成された半導体記憶装置にお
いて、 前記複数のバンクに共用される冗長行アドレス判定回路
及び冗長列アドレス判定回路を設けていることを特徴と
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5317162A JPH07176200A (ja) | 1993-12-17 | 1993-12-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5317162A JPH07176200A (ja) | 1993-12-17 | 1993-12-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07176200A true JPH07176200A (ja) | 1995-07-14 |
Family
ID=18085152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5317162A Pending JPH07176200A (ja) | 1993-12-17 | 1993-12-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07176200A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08153399A (ja) * | 1994-11-29 | 1996-06-11 | Nec Corp | 半導体記憶装置 |
| JP2000048594A (ja) * | 1998-05-29 | 2000-02-18 | Hyundai Electronics Ind Co Ltd | フリ―デコ―ダ |
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| EP2608212A1 (en) | 2011-12-21 | 2013-06-26 | Fujitsu Limited | Semiconductor integrated circuit and method of testing semiconductor integrated circuit |
-
1993
- 1993-12-17 JP JP5317162A patent/JPH07176200A/ja active Pending
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| US7613056B2 (en) | 2003-07-15 | 2009-11-03 | Elpida Memory, Inc. | Semiconductor memory device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020806 |