JP3531602B2 - 半導体メモリ装置内のワード線の活性化 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体メモリ装
置内のワード線の活性化制御に関する。

【０００２】

【従来の技術】半導体メモリ装置としては、ＤＲＡＭや
ＳＲＡＭが用いられている。良く知られているように、
ＤＲＡＭはＳＲＡＭに比べて安価で大容量であるが、リ
フレッシュ動作が必要である。一方、ＳＲＡＭはリフレ
ッシュ動作は不要で使い易いが、ＤＲＡＭに比べて高価
であり、また容量が小さい。

【０００３】ＤＲＡＭとＳＲＡＭの利点を両方備えた半
導体メモリ装置として、擬似ＳＲＡＭ（ＶＳＲＡＭある
いはＰＳＲＡＭと呼ばれる）が知られている。擬似ＳＲ
ＡＭは、ＤＲＡＭと同じダイナミック型メモリセルを含
むメモリセルアレイを備えているとともに、リフレッシ
ュ制御部を内蔵しており、リフレッシュ動作を内部で実
行している。このため、擬似ＳＲＡＭに接続される外部
装置（例えばＣＰＵ）は、リフレッシュ動作を意識せず
に擬似ＳＲＡＭにアクセス（データの読み出しや書き込
み）することが可能である。このような擬似ＳＲＡＭの
特徴は、「リフレッシュの透過性」と呼ばれる。

【０００４】

【発明が解決しようとする課題】ところで、擬似ＳＲＡ
Ｍにおいてアクセスが実行されるサイクルでは、サイク
ル毎に、アドレスによって選択されるワード線が活性化
および非活性化されている。しかしながら、連続するサ
イクルで同一のワード線が活性化される場合などに、サ
イクル毎にワード線の活性化および非活性化を繰り返す
と、電流が無駄に消費されるという問題があった。な
お、これは、擬似ＳＲＡＭに限らず、サイクル毎にワー
ド線の活性化および非活性化を繰り返す半導体メモリ装
置に共通する問題である。

【０００５】この発明は、上述した従来の課題を解決す
るためになされたものであり、半導体メモリ装置内のワ
ード線の活性化に伴う消費電流を低減することのできる
技術を提供することを目的とする。

【０００６】

【課題を解決するための手段およびその作用・効果】上
記目的を達成するために、本発明の装置は、半導体メモ
リ装置であって、ダイナミック型のメモリセルがマトリ
クス状に配列された複数のメモリセルブロックと、前記
複数のメモリセルブロックのうちの任意の１つのメモリ
セルブロックを選択するためのブロックアドレスと、選
択されたメモリセルブロック内の複数本のワード線のう
ちの１本を選択するための行アドレスと、を含むアドレ
スが入力されるアドレス入力部と、前記アドレスに従っ
て選択されるメモリセルに対応するデータを入出力する
ためのデータ入出力部と、前記ワード線の活性化を制御
するためのワード線活性化制御部と、を備え、前記ワー
ド線活性化制御部は、前記行アドレスに変化があるか否
かを検出するための行アドレス遷移検出部を備えてお
り、前記ワード線活性化制御部は、（ａ）前記メモリセ
ルに対し、データの読み出しまたは書き込みが可能なサ
イクルであって、同じ行アドレスを含むアドレスを用い
る前記サイクルが連続し、前記連続するサイクルにおい
て前記行アドレスの変化が前記行アドレス遷移検出部に
よって検出されない第１の場合には、前記連続するサイ
クルのうちの最初のサイクルにおいて活性化された第１
のメモリセルブロック内のワード線を、非活性化するこ
となく前記連続するサイクルのうちの最終のサイクルま
で活性化した状態で保持することが可能であり、（ｂ）
前記第１のメモリセルブロック内のワード線が活性化状
態となっているときに、前記第１のメモリセルブロック
に対してリフレッシュが要求された第２の場合には、前
記第１のメモリセルブロックにおいてデータの読み出し
または書き込みが実行されていないことを条件に、前記
第１のメモリセルブロック内の活性化状態のワード線を
非活性化させることが可能であり、（ｃ）前記第１のメ
モリセルブロックに対してリフレッシュが要求された後
の所定期間内に、前記第１のメモリセルブロックに対し
てデータの読み出しまたは書き込みが要求された第３の
場合には、前記第１のメモリセルブロックにおけるリフ
レッシュの実行を延期して、前記第１のメモリセルブロ
ック内においてデータの読み出しまたは書き込みを実行
するためのワード線を活性化させることを特徴とする。

【０００７】この半導体メモリ装置では、ワード線活性
化制御部が備えられており、ワード線活性化制御部は、
同じ行アドレスを含むアドレスを用いるサイクルが連続
する場合には、最初のサイクルで活性化されたワード線
を、同じ行アドレスが用いられる最終のサイクルまで活
性化した状態で保持することができる。そして、ワード
線活性化制御部は、リフレッシュが要求されたときに
は、活性化状態のワード線を最終のサイクルの終了を待
たずに非活性化させることができる。

【０００８】このようなワード線活性化制御部を用いれ
ば、半導体メモリ装置においてリフレッシュを実行する
ことができ、また、リフレッシュが実行されない期間で
は、サイクル毎にワード線の活性化および非活性化を繰
り返す必要がないため、ワード線の活性化に伴う消費電
流を低減することが可能となる。

【０００９】なお、この装置を用いる効果は、最初のサ
イクルから最終のサイクルまでの複数のサイクルのう
ち、２以上のサイクルにおいて、活性化されたワード線
上のメモリセルに対してデータの読み出しや書き込みが
行われる場合に、顕著となる。

【００１０】また、リフレッシュが要求された後の所定
期間内に、データの読み出しまたは書き込みが要求され
た場合には、リフレッシュの実行を延期して、データの
読み出しまたは書き込みを実行するためのワード線を活
性化させることができるので、データの読み出しまたは
書き込みを優先して実行することが可能となる。

【００１１】上記の装置において、前記アドレス入力部
には、前記行アドレスとともに列アドレスも同時に入力
され、前記行アドレスは、複数ビットで構成される前記
アドレスのうちの上位にある複数のビットに割り当てら
れていることが好ましい。

【００１２】このように、行アドレスを上位にある複数
のビットに割り当てれば、行アドレスが比較的変化しに
くくなるので、ワード線が活性化した状態で保持される
頻度を高めることができ、この結果、ワード線の活性化
に伴う消費電流を低減することが可能となる。

【００１３】上記の装置において、前記第１のメモリセ
ルブロックに対してリフレッシュが要求された後の所定
期間は、前記第１のメモリセルブロックにおけるプリチ
ャージに必要な期間とほぼ等しいことが好ましい。

【００１４】こうすれば、データの読み出しまたは書き
込みが要求されるサイクルの直前のサイクル期間中にプ
リチャージを実行することができるので、１つのサイク
ル期間を比較的短く設定することが可能となる。

【００１５】上記の装置において、前記ワード線活性化
制御部は、前記第１の場合には、前記最初のサイクルに
おいて活性化された第１のメモリセルブロック内のワー
ド線を、非活性化することなく前記最終のサイクルまで
活性化した状態で保持することが可能であるとともに、
さらに、前記最初のサイクルより後で前記最終のサイク
ル以前の任意のサイクルにおいて、前記第１のメモリセ
ルブロックとは異なる任意の第２のメモリセルブロック
内のメモリセルに対し、データの読み出しまたは書き込
みを実行した場合には、前記任意のサイクルにおいて活
性化された前記第２のメモリセルブロック内のワード線
を、非活性化することなく前記最終のサイクルまで活性
化した状態で保持することが可能であり、前記第２の場
合であって、前記第１のメモリセルブロックに対してリ
フレッシュが要求されるとともに、前記第２のメモリセ
ルブロックに対してリフレッシュが要求される場合に
は、前記第２のメモリセルブロックにおいてデータの読
み出しまたは書き込みが実行されていないことを条件
に、前記第２のメモリセルブロック内の活性化状態のワ
ード線を非活性化させることが可能であるようにしても
よい。

【００１６】なお、最初のサイクルより後で最終のサイ
クル以前の任意のサイクルは、最終のサイクルと異なる
サイクルであってもよいし、最終のサイクルであっても
よい。

【００１７】このようなワード線活性化制御部を用いれ
ば、２以上のメモリセルブロックの中のワード線を同時
に活性化した状態で保持することができる。したがっ
て、リフレッシュが実行されない期間では、活性化され
たワード線上のメモリセルに対して、データの読み出し
や書き込みが行われる頻度を高めることができ、この結
果、ワード線の活性化に伴う消費電流をかなり低減する
ことが可能となる。そして、リフレッシュが要求された
ときには、活性化状態のワード線を最終のサイクルの終
了を待たずに非活性化させてリフレッシュを実行するこ
とができる。

【００１８】また、本発明の方法は、ダイナミック型の
メモリセルがマトリクス状に配列された複数のメモリセ
ルブロックと、前記複数のメモリセルブロックのうちの
任意の１つのメモリセルブロックを選択するためのブロ
ックアドレスと、選択されたメモリセルブロック内の複
数本のワード線のうちの１本を選択するための行アドレ
スと、を含むアドレスが入力されるアドレス入力部と、
前記アドレスに従って選択されるメモリセルに対応する
データを入出力するためのデータ入出力部と、を備える
半導体メモリ装置において、前記ワード線の活性化を制
御するための方法であって、（ａ）前記メモリセルに対
し、データの読み出しまたは書き込みが可能なサイクル
であって、同じ行アドレスを含むアドレスを用いる前記
サイクルが連続し、前記連続するサイクルにおいて前記
行アドレスの変化が検出されない第１の場合には、前記
連続するサイクルのうちの最初のサイクルにおいて活性
化された第１のメモリセルブロック内のワード線を、非
活性化することなく前記連続するサイクルのうちの最終
のサイクルまで活性化した状態で保持することが可能で
あり、（ｂ）前記第１のメモリセルブロック内のワード
線が活性化状態となっているときに、前記第１のメモリ
セルブロックに対してリフレッシュが要求された第２の
場合には、前記第１のメモリセルブロックにおいてデー
タの読み出しまたは書き込みが実行されていないことを
条件に、前記第１のメモリセルブロック内の活性化状態
のワード線を非活性化させることが可能であり、（ｃ）
前記第１のメモリセルブロックに対してリフレッシュが
要求された後の所定期間内に、前記第１のメモリセルブ
ロックに対してデータの読み出しまたは書き込みが要求
された第３の場合には、前記第１のメモリセルブロック
におけるリフレッシュの実行を延期して、前記第１のメ
モリセルブロック内においてデータの読み出しまたは書
き込みを実行するためのワード線を活性化させることを
特徴とする。

【００１９】この方法を用いる場合にも、本発明の装置
を用いる場合と同様の作用・効果を奏する。

【００２０】なお、本発明は、種々の形態で実現するこ
とが可能であり、例えば、半導体メモリ装置、そのワー
ド線の活性化制御方法、半導体メモリ装置と制御装置と
を備えた半導体メモリシステム、半導体メモリ装置の制
御方法、および、半導体メモリ装置を備えた電子機器等
の形態で実現することができる。

【００２１】

【発明の実施の形態】次に、本発明の実施の形態を実施
例に基づいて以下の順序で説明する。 Ａ．メモリチップの端子構成と動作状態の概要： Ｂ．メモリチップ内部の全体構成： Ｃ．ワード線活性化制御部の内部構成： Ｄ．ワード線活性化制御部の動作： Ｄ１．オペレーションサイクルにおける動作（リフレッ
シュ要求が無い場合）： Ｄ２．オペレーションサイクルにおける動作（リフレッ
シュ要求がある場合）： Ｄ３．スタンバイサイクルおよびスヌーズ状態における
動作： Ｅ．電子機器への適用例：

【００２２】Ａ．メモリチップの端子構成と動作状態の
概要：図１は、本発明の実施例としてのメモリチップ３
００の端子の構成を示す説明図である。メモリチップ３
００は、以下のような端子を有している。

【００２３】Ａ０〜Ａ１９：アドレス入力端子（２０
本）， ＃ＣＳ：チップセレクト入力端子， ＺＺ：スヌーズ入力端子， ＃ＷＥ：ライトイネーブル入力端子， ＃ＯＥ：アウトプットイネーブル入力端子， ＃ＬＢ：下位バイトイネーブル入力端子， ＃ＵＢ：上位バイトイネーブル入力端子， ＩＯ０〜ＩＯ１５：入出力データ端子（１６本）。

【００２４】なお、以下の説明では、端子名と信号名と
に同じ符号を用いている。端子名（信号名）の先頭に
「＃」が付されているものは、負論理であることを意味
している。アドレス入力端子Ａ０〜Ａ１９と入出力デー
タ端子ＩＯ０〜ＩＯ１５はそれぞれ複数本設けられてい
るが、図１では簡略化されて描かれている。

【００２５】このメモリチップ３００は、通常の非同期
型ＳＲＡＭと同じ手順でアクセスすることが可能な擬似
ＳＲＡＭ（ＶＳＲＡＭ）として構成されている。ただ
し、ＳＲＡＭと異なり、ダイナミック型のメモリセルが
用いられているので、所定期間内にリフレッシュが必要
となる。このため、メモリチップ３００には、リフレッ
シュタイマ７０を含むリフレッシュ制御部が内蔵されて
いる。本明細書では、外部装置（制御装置）からのデー
タの読み出しや書き込みの動作を「外部アクセス」と呼
び、内蔵されたリフレッシュ制御部によるリフレッシュ
動作を「内部リフレッシュ」または単に「リフレッシ
ュ」と呼ぶ。

【００２６】図１に示すチップセレクト信号＃ＣＳとス
ヌーズ信号ＺＺは、メモリチップ３００の動作状態を制
御するための信号である。図２は、チップセレクト信号
＃ＣＳとスヌーズ信号ＺＺの信号レベルに応じたメモリ
チップ３００の動作状態の区分を示す説明図である。な
お、本明細書において、「Ｈレベル」は２値信号の２つ
のレベルのうちの「１」レベルを意味し、「Ｌレベル」
は「０」レベルを意味している。

【００２７】チップセレクト信号＃ＣＳがＬレベル（ア
クティブ）でスヌーズ信号ＺＺがＨレベルのときは、リ
ード／ライト・オペレーションサイクル（以下、単に
「オペレーションサイクル」または「リード／ライトサ
イクル」と呼ぶ）が行われる。オペレーションサイクル
では、外部アクセスの実行が可能であり、適時、内部リ
フレッシュが実行される。

【００２８】チップセレクト信号＃ＣＳとスヌーズ信号
ＺＺが共にＨレベルのときには、スタンバイサイクルが
行われる。スタンバイサイクルでは、外部アクセスの実
行が禁止されるため、すべてのワード線が非活性状態と
される。但し、内部リフレッシュが行われるときには、
リフレッシュアドレスで指定されたワード線は活性化さ
れる。

【００２９】チップセレクト信号＃ＣＳがＨレベル（非
アクティブ）のときにスヌーズ信号ＺＺがＬレベルにな
ると、メモリチップ３００はスヌーズ状態（「パワーダ
ウン状態」とも呼ぶ）に移行する。スヌーズ状態では、
リフレッシュ動作に必要な回路以外は停止している。ス
ヌーズ状態での消費電力は極めて少ないので、メモリ内
のデータのバックアップに適している。

【００３０】なお、リフレッシュ動作は、オペレーショ
ンサイクルでは第１のリフレッシュモードに従って実行
され、スタンバイサイクルとスヌーズ状態では第２のリ
フレッシュモードに従って実行される。第１のリフレッ
シュモードでは、リフレッシュタイマ７０がリフレッシ
ュタイミング信号を発生した後に、外部アクセスの実施
状況に応じてリフレッシュが実施される。一方、第２の
リフレッシュモードでは、外部アクセスは実施されてい
ないので、リフレッシュタイマ７０がリフレッシュタイ
ミング信号を発生すると直ちにリフレッシュが実施され
る。このように、このメモリチップ３００は、３つの動
作状態にそれぞれ適したリフレッシュモードに従ってリ
フレッシュを実施する。これらの２つのモードにおける
リフレッシュ動作の詳細については後述する。

【００３１】図１に示すアドレスＡ０〜Ａ１９は、２０
ビットであり、１メガワードのアドレスを指定する。ま
た、入出力データＩＯ０〜ＩＯ１５は、１ワード分の１
６ビットのデータである。すなわち、アドレスＡ０〜Ａ
１９の１つの値は１６ビット（１ワード）に対応してお
り、一度に１６ビットの入出力データＩＯ０〜ＩＯ１５
を入出力することができる。

【００３２】オペレーションサイクルにおいては、ライ
トイネーブル信号＃ＷＥがＬレベルになるとライトサイ
クルが実行され、Ｈレベルになるとリードサイクルが実
行される。また、アウトプットイネーブル信号＃ＯＥが
Ｌレベルになると、入出力データ端子ＩＯ０〜ＩＯ１５
からの出力が可能になる。下位バイトイネーブル信号＃
ＬＢや上位バイトイネーブル入力信号＃ＵＢは、１ワー
ド（１６ビット）の下位バイトと上位バイトとのうちの
いずれか１バイトのみに関して読み出しや書き込みを行
うための制御信号である。例えば、下位バイトイネーブ
ル信号＃ＬＢをＬレベルに設定し、上位バイトイネーブ
ル信号＃ＵＢをＨレベルに設定すると、１ワードの下位
８ビットのみに関して読み出しや書き込みが行われる。
なお、図１では、電源端子は省略されている。

【００３３】図３は、メモリチップ３００の動作の概要
を示すタイミングチャートである。図２に示した３つの
動作状態（オペレーション、スタンバイ、スヌーズ）の
いずれであるかは、チップセレクト信号＃ＣＳとスヌー
ズ信号ＺＺの変化に応じて、随時判断される。図３の最
初の３つのサイクルは、オペレーションサイクルであ
る。オペレーションサイクルでは、ライトイネーブル信
号＃ＷＥのレベルに応じて読み出し（リードサイクル）
と書き込み（ライトサイクル）のいずれかが実行され
る。なお、アドレスＡ０〜Ａ１９の変化の最短周期Ｔｃ
ｙｃは、このメモリチップ３００のサイクルタイム
（「サイクル周期」とも呼ばれる）に相当する。サイク
ルタイムＴｃｙｃは、例えば約５０ｎｓから約１００ｎ
ｓの範囲の値に設定される。

【００３４】図３の４番目のサイクルでは、チップセレ
クト信号＃ＣＳがＨレベルに立ち上がっているので、ス
タンバイサイクルが開始される。５番目のサイクルで
は、さらに、スヌーズ信号ＺＺがＬレベルに下がってい
るので、メモリチップ３００はスヌーズ状態となる。

【００３５】Ｂ．メモリチップ内部の全体構成：図４
は、メモリチップ３００の内部構成を示すブロック図で
ある。このメモリチップ３００は、データ入出力バッフ
ァ１０と、メモリセルアレイ２０と、アドレスバッファ
６０とを備えている。

【００３６】メモリセルアレイ２０は、４つのブロック
２０Ａ〜２０Ｄに区分されている。第１のブロック２０
Ａは、メモリセルサブアレイ２２Ａと、行デコーダ２４
Ａと、列デコーダ２６Ａと、ゲート２８Ａとを備えてい
る。他のブロック２０Ｂ〜２０Ｄも同様である。各ブロ
ック２０Ａ〜２０Ｄの構成はほぼ同じなので、以下では
主に第１のブロック２０Ａと、これに関連する他の回路
について説明する。

【００３７】１つのブロック２０Ａの構成は、典型的な
ＤＲＡＭのメモリセルアレイと同じである。すなわち、
サブアレイ２２Ａは、１トランジスタ１キャパシタ型の
複数のメモリセルがマトリクス状に配列されたものであ
る。各メモリセルには、ワード線とビット線対（データ
線対とも呼ばれる）とが接続されている。行デコーダ２
４Ａは、行ドライバを含んでおり、供給される行アドレ
スに従ってサブアレイ２２Ａ内の複数本のワード線のう
ちの１本を選択して活性化する。列デコーダ２６Ａは、
列ドライバを含んでおり、供給される列アドレスに従っ
てサブアレイ２２Ａ内の複数組のビット線対の中の１ワ
ード（１６ビット）分のビット線対を同時に選択する。
また、ゲート２８Ａは、読み出し回路や書き込み回路を
含んでおり、データ入出力バッファ１０とサブアレイ２
２Ａと間のデータのやり取りを可能とする。なお、ブロ
ック２０Ａ内には、図示しないプリチャージ回路やセン
スアンプなども設けられている。

【００３８】アドレスバッファ６０は、外部装置から与
えられた２０ビットのアドレスＡ０〜Ａ１９を他の内部
回路に供給する回路である。最も下位の２ビットのアド
レスＡ０〜Ａ１は、４つのブロック２０Ａ〜２０Ｄのう
ちのいずれか１つを選択するためのブロックアドレスと
して用いられる。また、ブロックアドレスＡ０〜Ａ１よ
りも上位の１８ビットのアドレスは、行アドレスおよび
列アドレスとして用いられる。本実施例では、ブロック
アドレスＡ０〜Ａ１より上位の６ビットのアドレスＡ２
〜Ａ７は列アドレスとして用いられ、最も上位の１２ビ
ットのアドレスＡ８〜Ａ１９は行アドレスとして用いら
れる。従って、ブロックアドレスＡ０〜Ａ１によって４
つのブロック２０Ａ〜２０Ｄのうちの１つが選択され、
選択されたブロックの中から、列アドレスＡ２〜Ａ７と
行アドレスＡ８〜Ａ１９とによって１ワード（１６ビッ
ト）分のメモリセルが選択される。選択されたメモリセ
ルに対応する１ワード分のデータは、データ入出力バッ
ファ１０を介して読み出され、あるいは書き込まれる。
すなわち、外部装置は、１つのアドレスＡ０〜Ａ１９を
入力することにより、１つのブロック内の１ワード分の
メモリセルに同時にアクセスすることが可能である。

【００３９】各ブロック２０Ａ〜２０Ｄには、それぞ
れ、行プリデコーダ３０Ａ〜３０Ｄと、ブロックコント
ローラ４０Ａ〜４０Ｄと、リフレッシュ要求信号発生回
路５０Ａ〜５０Ｄとがこの順に接続されている。メモリ
チップ３００内には、さらに、リフレッシュタイマ７０
と、リフレッシュカウンタコントローラ９０と、リフレ
ッシュカウンタ１００と、行アドレス遷移検出回路（以
下、「ＲＡＴＤ回路」とも呼ぶ）１３０とが設けられて
いる。

【００４０】図４のリフレッシュタイマ７０は、一定の
リフレッシュ周期毎にリフレッシュタイミング信号ＲＦ
ＴＭを発生する回路である。リフレッシュタイマ７０
は、例えばリングオシレータによって構成される。リフ
レッシュ周期は、例えば約３２μｓに設定されている。

【００４１】リフレッシュ要求信号発生回路５０Ａ〜５
０Ｄは、リフレッシュタイマ７０から供給されるリフレ
ッシュタイミング信号ＲＦＴＭに応じて、各ブロック２
０Ａ〜２０Ｄのためのリフレッシュ要求信号ＲＦＲＥＱ
０〜ＲＦＲＥＱ３を発生する。このリフレッシュ要求信
号ＲＦＲＥＱ０〜ＲＦＲＥＱ３は、対応するブロックコ
ントローラ４０Ａ〜４０Ｄにそれぞれ供給される。

【００４２】ブロックコントローラ４０Ａ〜４０Ｄに
は、リフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３
とともに、外部装置から与えられたブロックアドレスＡ
０〜Ａ１が供給されている。リフレッシュ要求信号ＲＦ
ＲＥＱ０〜ＲＦＲＥＱ３は、４つのブロック２０Ａ〜２
０Ｄにおいてリフレッシュ動作を開始すべきことを意味
している。また、オペレーションサイクルでは、ブロッ
クアドレスＡ０〜Ａ１は、４つのブロック２０Ａ〜２０
Ｄのいずれに外部アクセスが要求されているかを示して
いる。そこで、ブロックコントローラ４０Ａ〜４０Ｄ
は、これらの信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３，Ａ０〜
Ａ１に応じて、４つのブロックに対する外部アクセスと
内部リフレッシュとを調停する。この調停は、具体的に
は、外部アクセス実施信号＃ＥＸ０〜＃ＥＸ３とリフレ
ッシュ実施信号＃ＲＦ０〜＃ＲＦ３との出力レベルをそ
れぞれ設定することによって行われる。

【００４３】行プリデコーダ３０Ａ〜３０Ｄは、外部ア
クセス実施信号＃ＥＸ０〜＃ＥＸ３とリフレッシュ実施
信号＃ＲＦ０〜＃ＲＦ３のレベルに応じて、外部装置か
ら与えられた行アドレスＡ８〜Ａ１９と、リフレッシュ
カウンタ１００から与えられたリフレッシュアドレスＲ
ＦＡ８〜ＲＦＡ１９とのうちの一方を選択して、行デコ
ーダ２４Ａ〜２４Ｄに供給する。なお、この２種類のア
ドレスＡ８〜Ａ１９，ＲＦＡ８〜ＲＦＡ１９の選択は、
行プリデコーダ毎に独立に行われる。

【００４４】なお、リフレッシュ要求信号発生回路５０
Ａ〜５０Ｄと、ブロックコントローラ４０Ａ〜４０Ｄ
と、行プリデコーダ３０Ａ〜３０Ｄの構成および動作に
ついては、さらに後述する。

【００４５】リフレッシュカウンタコントローラ９０
は、４つのブロック２０Ａ〜２０Ｄのすべてにおいて、
同一のリフレッシュアドレスＲＦＡ８〜ＲＦＡ１９に従
ってリフレッシュ動作が完了したか否かを検出する。こ
の検出は、後述するように、４つのリフレッシュ要求信
号ＲＦＲＥＱ０〜ＲＦＲＥＱ３のレベル変化を調べるこ
とによって行われる。４つのブロック２０Ａ〜２０Ｄに
おけるリフレッシュ動作が完了すると、リフレッシュカ
ウンタコントローラ９０は、リフレッシュカウンタ１０
０にカウントアップ信号＃ＣＮＴＵＰを供給する。リフ
レッシュカウンタ１００は、このカウントアップ信号＃
ＣＮＴＵＰに応じてリフレッシュアドレスＲＦＡ８〜Ｒ
ＦＡ１９の値を１つカウントアップする。

【００４６】メモリチップ３００は、図４に示す回路の
他に、チップセレクト信号＃ＣＳやスヌーズ信号ＺＺに
従ってチップ内の回路の動作状態を制御するコントロー
ラや、各種のイネーブル信号＃ＷＥ，＃ＯＥ，＃ＬＢ，
＃ＵＢに応じて入出力状態を制御するコントローラなど
を有しているが、図４では、図示の便宜上省略されてい
る。

【００４７】なお、図４のデータ入出力バッファ１０と
アドレスバッファ６０とは、それぞれ本発明におけるデ
ータ入出力部とアドレス入力部とに相当する。また、図
４において、データ入出力バッファ１０とアドレスバッ
ファ６０とメモリセルアレイ２０とを除く回路部分（３
０Ａ〜３０Ｄ，４０Ａ〜４０Ｄ，５０Ａ〜５０Ｄ，７
０，９０，１００，１３０）は、メモリセルアレイ２０
内のワード線の活性化を制御しており、本発明のワード
線活性化制御部に相当する。

【００４８】なお、ワード線活性化制御部は、メモリセ
ルアレイ２０のリフレッシュ動作を制御するリフレッシ
ュ制御部としての機能も有している。特に、行プリデコ
ーダ３０Ａ〜３０Ｄと、ブロックコントローラ４０Ａ〜
４０Ｄと、リフレッシュ要求信号発生回路５０Ａ〜５０
Ｄとで構成される回路部分は、内部リフレッシュと外部
アクセスとの調停を行う調停回路としての機能を有して
いる。

【００４９】Ｃ．ワード線活性化制御部の内部構成：図
５は、図４の第１のブロックコントローラ４０Ａの内部
構成を示すブロック図である。なお、他のブロックコン
トローラ４０Ｂ〜４０Ｄも図５とほぼ同じ構成を有して
いる。

【００５０】ブロックコントローラ４０Ａは、外部アク
セス実施信号＃ＥＸ０を発生させる外部アクセス実施信
号発生回路４２と、リフレッシュ実施信号＃ＲＦ０を発
生させるリフレッシュ実施信号発生回路４４と、リフレ
ッシュ実施信号＃ＲＦ０に応じてリセット信号ＲＳＴ０
を発生させるリセット信号発生回路４６とを備えてい
る。外部アクセス実施信号発生回路４２およびリフレッ
シュ実施信号発生回路４４には、それぞれ、チップセレ
クト信号＃ＣＳと、ブロックアドレスＡ０〜Ａ１と、リ
フレッシュ要求信号発生回路５０Ａからのリフレッシュ
要求信号ＲＦＲＥＱ０とが供給されている。また、外部
アクセス実施信号発生回路４２にはリフレッシュ実施信
号＃ＲＦ０が供給されており、リフレッシュ実施信号発
生回路４４には外部アクセス実施信号＃ＥＸ０が供給さ
れている。さらに、外部アクセス実施信号発生回路４２
には、行アドレス遷移検出回路（ＲＡＴＤ回路）１３０
から行アドレス遷移信号ＲＡＴ（以下、「ＲＡＴ信号」
と呼ぶ）が供給されている。

【００５１】行アドレス遷移検出回路（ＲＡＴＤ回路）
１３０は、外部装置から供給された１２ビットの行アド
レスＡ８〜Ａ１９の中のいずれか１ビット以上に変化が
あるか否か検出し、変化が検出されたときには、ＲＡＴ
信号を出力する回路である。

【００５２】図６は、図５のＲＡＴＤ回路１３０の内部
構成を示すブロック図である。ＲＡＴＤ回路１３０は、
１２ビットのアドレスＡ８〜Ａ１９の各ビットに対応し
た１２個の遷移検出回路１３１と、１２入力ＯＲゲート
１３８とを備えている。各遷移検出回路１３１は、イン
バータ１３２と、２つのパルス発生回路１３３，１３４
と、ＯＲゲート１３５とを有している。パルス発生回路
１３３，１３４としては、例えばワンショットマルチバ
イブレータが使用される。

【００５３】第１のパルス発生回路１３３は、アドレス
ビットＡ８の立ち上がりエッジに応じて、所定のパルス
幅を有するパルスを１つ生成する。また、インバータ１
３２と第２のパルス発生回路１３４は、アドレスビット
Ａ８の立ち下がりエッジに応じて、所定のパルス幅を有
するパルスを１つ生成する。したがって、ＯＲゲート１
３５からは、アドレスビットＡ８の立ち上がりエッジと
立ち下がりエッジの各エッジ毎に、パルスが１つずつ出
力される。これは、他のアドレスビットＡ９〜Ａ１９に
ついても同様である。

【００５４】１２入力ＯＲゲート１３８には、１２個の
遷移検出回路１３１の出力が入力されている。従って、
１２ビットの行アドレスＡ８〜Ａ１９の中の１つ以上の
ビットのレベルが変化すると、ＯＲゲート１３８からパ
ルス状のＲＡＴ信号が出力される。なお、図４に示すよ
うに、このＲＡＴ信号は、４つのブロックコントローラ
４０Ａ〜４０Ｄにそれぞれ供給されている。

【００５５】図５のリフレッシュ要求信号発生回路５０
Ａには、リフレッシュタイミング信号ＲＦＴＭが入力さ
れている。リフレッシュ要求信号発生回路５０Ａは、リ
フレッシュタイミング信号ＲＦＴＭの立ち上がりエッジ
に応じて直ちにリフレッシュ要求信号ＲＦＲＥＱ０をＨ
レベルに立ち上げる。また、リフレッシュ要求信号発生
回路５０Ａには、リセット信号発生回路４６からリセッ
ト信号ＲＳＴ０が供給されており、リセット信号ＲＳＴ
０に応じてリフレッシュ要求信号ＲＦＲＥＱ０をＬレベ
ルに戻す。これにより、ブロック２０Ａに対するリフレ
ッシュ要求が解除される。

【００５６】図７は、図５の外部アクセス実施信号発生
回路４２の内部構成を示すブロック図である。外部アク
セス実施信号発生回路４２は、ＲＳラッチ４１０および
インバータ４１１と、セット信号生成回路４２０と、リ
セット信号生成回路４３０とを備えている。セット信号
生成回路４２０からの出力信号Ｑ４２０はＲＳラッチ４
１０のセット端子Ｓに入力され、リセット信号生成回路
４３０からの出力信号Ｑ４３０はＲＳラッチ４１０のリ
セット端子Ｒに入力される。

【００５７】セット信号生成回路４２０は、インバータ
４２１とデコーダ４２２と遅延回路４２５とパルス発生
回路４２９と３つのＡＮＤゲート４２３，４２６，４２
８とを備えている。

【００５８】第１のＡＮＤゲート４２３には、インバー
タ４２１によって反転されたチップセレクト信号＃ＣＳ
と、デコーダ４２２の出力信号とが与えられている。第
１のＡＮＤゲート４２３は、チップセレクト信号＃ＣＳ
がＬレベル（アクティブ）となり、かつ、ブロックアド
レスＡ０〜Ａ１の値がブロック２０Ａを示す”０”とな
った場合に、ＨレベルのＢＮＫ信号を出力する。Ｈレベ
ルのＢＮＫ信号は、第１のブロック２０Ａに対して外部
アクセスが要求されていることを意味している。

【００５９】第２のＡＮＤゲート４２６には、リフレッ
シュ実施信号＃ＲＦ０と、遅延回路４２５を介したリフ
レッシュ実施信号＃ＲＦ０とが与えられている。第２の
ＡＮＤゲート４２６は、リフレッシュ実施信号＃ＲＦ０
のＬレベル（アクティブ）期間を所定の遅延期間Ｔｄ２
（後述する）だけ延長したＬレベル期間を有するＲＦＣ
信号を出力する。

【００６０】第３のＡＮＤゲート４２８には、ＢＮＫ信
号とＲＦＣ信号とが与えられており、第３のＡＮＤゲー
ト４２８は、ＲＦＣ信号がＬレベルとなる期間で、ＢＮ
Ｋ信号の出力を制限する。そして、第３のＡＮＤゲート
４２８の出力は、パルス発生回路４２９に与えられる。

【００６１】セット信号生成回路４２０は、第１のブロ
ックコントローラ４０Ａに関連する第１のブロック２０
Ａに対して外部アクセスが要求されているか否かを判断
し、外部アクセス要求がある場合には、ＲＳラッチ４１
０のセット端子Ｓにパルス信号Ｑ４２０を供給する。た
だし、セット信号生成回路４２０は、外部アクセスが要
求されている場合でも、リフレッシュの実施に伴う期間
（すなわち、リフレッシュ実施信号＃ＲＦ０がアクティ
ブ（Ｌレベル）となる期間およびその後の所定期間Ｔｄ
２）には、ＲＳラッチ４１０のセット端子Ｓにパルス信
号Ｑ４２０を供給しない。ＲＳラッチ４１０およびイン
バータ４１１は、パルス信号Ｑ４２０に従って外部アク
セス実施信号＃ＥＸ０をアクティブ（Ｌレベル）に設定
する。なお、外部アクセス実施信号＃ＥＸ０がアクティ
ブ（Ｌレベル）になると、ブロック２０Ａ（図４）内の
行アドレスＡ８〜Ａ１９によって選択されたワード線が
活性化され、外部アクセスが実施される。

【００６２】リセット信号生成回路４３０は、インバー
タ４３１とＡＮＤゲート４３２と３入力ＯＲゲート４３
６と２つのパルス発生回路４３４，４３８とを備えてい
る。ＡＮＤゲート４３２には、インバータ４３１によっ
て反転されたＢＮＫ信号とリフレッシュ要求信号ＲＦＲ
ＥＱ０とが供給されている。第１のパルス発生回路４３
４は、チップセレクト信号＃ＣＳの立ち上がりエッジに
伴いパルスを発生させる回路である。３入力ＯＲゲート
４３６には、ＡＮＤゲート４３２の出力信号と、ＲＡＴ
信号と、第１のパルス発生回路４３４からの出力信号と
が入力されている。そして、ＯＲゲート４３６の出力
は、第２のパルス発生回路４３８に与えられる。

【００６３】リセット信号生成回路４３０は、次の３つ
の場合に、ＲＳラッチ４１０のリセット端子Ｒにパルス
信号Ｑ４３０を供給する。（１）第１のブロック２０Ａ
に対する外部アクセスの要求が無く、かつ、リフレッシ
ュ要求があるとき。（２）行アドレスＡ８〜Ａ１９が変
化したとき。（３）チップセレクト信号＃ＣＳがＨレベ
ル（非アクティブ）に立ち上がったとき。ＲＳラッチ４
１０およびインバータ４１１は、パルス信号Ｑ４３０に
従って外部アクセス実施信号＃ＥＸ０を非アクティブ
（Ｈレベル）に設定する。

【００６４】図８は、図５のリフレッシュ実施信号発生
回路４４の内部構成を示すブロック図である。リフレッ
シュ実施信号発生回路４４は、ＡＮＤゲート５１０と、
パルス発生回路５１１と、インバータ５１２と、リフレ
ッシュ要求信号ＲＦＲＥＱ０の出力を制御するためのリ
フレッシュ要求信号制御回路５２０とを備えている。

【００６５】ＡＮＤゲート５１０には、リフレッシュ要
求信号ＲＦＲＥＱ０と制御回路５２０からの制御信号Ｑ
５２０とが供給されている。ＡＮＤゲート５１０は、制
御信号Ｑ５２０がＨレベルとなる場合にリフレッシュ要
求信号ＲＦＲＥＱ０をパルス発生回路５１１に伝えるこ
とができる。パルス発生回路５１１は、ＡＮＤゲート５
１０からの出力信号の立ち上がりエッジに従って所定の
パルス幅を有するパルスを生成する。生成されたパルス
は、インバータ５１２によって反転され、リフレッシュ
実施信号＃ＲＦ０として出力される。

【００６６】制御回路５２０は、インバータ５２１とデ
コーダ５２２とＡＮＤゲート５２３と遅延回路５２５と
ＮＡＮＤゲート５２６とＮＯＲゲート５２８とを備えて
いる。ＡＮＤゲート５２３は、図７の第１のＡＮＤゲー
ト４２３と同じく、ＢＮＫ信号を出力する。ＮＡＮＤゲ
ート５２６は、図７の第２のＡＮＤゲート４２６と同様
にして、外部アクセス実施信号＃ＥＸ０のＬレベル（ア
クティブ）期間を所定の遅延期間Ｔｄ１（後述する）だ
け延長したＨレベル期間を有するＡＣＴ信号を出力す
る。そして、ＢＮＫ信号とＡＣＴ信号とは、ＮＯＲゲー
ト５２８に与えられる。

【００６７】制御回路５２０は、第１のブロックコント
ローラ４０Ａに関連する第１のブロック２０Ａに対して
外部アクセスが要求されているか否かを判断し、外部ア
クセス要求が無い場合には、ＡＮＤゲート５１０にＨレ
ベルの制御信号Ｑ５２０を供給する。このとき、リフレ
ッシュ要求があればリフレッシュ実施信号＃ＲＦ０はア
クティブ（Ｌレベル）に設定され、リフレッシュ要求が
無ければ非アクティブ（Ｈレベル）に設定される。ただ
し、制御回路５２０は、上記の外部アクセス要求が無い
場合でも、外部アクセス実施信号＃ＥＸ０がアクティブ
（Ｌレベル）となる期間およびその後の所定期間Ｔｄ１
には、ＡＮＤゲート５１０にＬレベルの制御信号Ｑ５２
０を供給し、リフレッシュ実施信号＃ＲＦ０がＬレベル
（アクティブ）に設定されるのを阻止する。なお、この
場合には、制御信号がＨレベルになった後に、リフレッ
シュ実施信号＃ＲＦ０がアクティブ（Ｌレベル）に設定
される。

【００６８】また、制御回路５２０は、第１のブロック
２０Ａに対する外部アクセスの要求がある場合には、Ａ
ＮＤゲート５１０にＬレベルの制御信号Ｑ５２０を供給
する。この場合には、リフレッシュ要求があっても、リ
フレッシュ実施信号＃ＲＦ０は非アクティブ（Ｈレベ
ル）に設定される。その後、リフレッシュ実施信号＃Ｒ
Ｆ０は、ブロック２０Ａに対する外部アクセスが終了す
るまで非アクティブ（Ｈレベル）のまま保持され、外部
アクセスが終了した後にアクティブ（Ｌレベル）に設定
される。

【００６９】なお、リフレッシュ実施信号＃ＲＦ０がア
クティブ（Ｌレベル）になると、リフレッシュ動作が開
始される。具体的には、ブロック２０Ａ（図４）内のリ
フレッシュアドレスＲＦＡ８〜ＲＦＡ１９によって選択
されたワード線が活性化され、そのワード線上のすべて
のメモリセルについてリフレッシュが実施される。

【００７０】図５のリセット信号発生回路４６は、リフ
レッシュ実施信号＃ＲＦ０の立ち上がりエッジに応じ
て、短パルス状のリセット信号ＲＳＴ０を発生する。こ
のリセット信号発生回路４６は、例えばワンショットマ
ルチバイブレータで構成される。前述したように、リセ
ット信号ＲＳＴ０は、リフレッシュ要求信号発生回路５
０Ａに供給され、これにより、ブロック２０Ａに対する
リフレッシュ要求が解除される。

【００７１】ブロックコントローラ４０Ａ（図５）から
出力された外部アクセス実施信号＃ＥＸ０やリフレッシ
ュ実施信号＃ＲＦ０は、ブロック２０Ａ内の行プリデコ
ーダ３０Ａ（図４）に供給される。

【００７２】図９は、図４の第１の行プリデコーダ３０
Ａの内部構成を示すブロック図である。行プリデコーダ
３０Ａは、２つのスイッチ＆ラッチ回路３４，３６と、
判定回路３８とを備えている。なお、他の行プリデコー
ダ３０Ｂ〜３０Ｄも図９と同じ構成を有している。

【００７３】判定回路３８には、ブロックコントローラ
４０Ａから外部アクセス実施信号＃ＥＸ０とリフレッシ
ュ実施信号＃ＲＦ０とが供給されている。判定回路３８
は、第１のスイッチ＆ラッチ回路３４に外部アクセス実
施信号＃ＥＸ０に応じた制御信号ＬＥＸを供給し、第２
のスイッチ＆ラッチ回路３６にリフレッシュ実施信号＃
ＲＦ０に応じた制御信号ＬＲＦを供給する。

【００７４】外部アクセス実施信号＃ＥＸ０がアクティ
ブ（Ｌレベル）の場合には、第１のスイッチ＆ラッチ回
路３４は、制御信号ＬＥＸに従って、外部装置から供給
された行アドレスＡ８〜Ａ１９をラッチして第１のブロ
ック２０Ａ内の行デコーダ２４Ａに供給する。また、こ
の場合には、第２のスイッチ＆ラッチ回路３６は、制御
信号ＬＲＦに従って、その出力を禁止している。

【００７５】一方、リフレッシュ実施信号＃ＲＦ０がア
クティブ（Ｌレベル）の場合には、第２のスイッチ＆ラ
ッチ回路３６は、制御信号ＬＲＦに従って、リフレッシ
ュカウンタ１００（図４）から供給されたリフレッシュ
アドレスＲＦＡ８〜ＲＦＡ１９をラッチして行デコーダ
２４Ａに供給する。また、この場合には、第１のスイッ
チ＆ラッチ回路３４は、制御信号ＬＥＸに従って、その
出力を禁止している。

【００７６】なお、ブロックコントローラ４０Ａ（図
５）は、２つの実施信号＃ＥＸ０，＃ＲＦ０を同時にア
クティブ（Ｌレベル）にすることが無いように構成され
ている。２つの実施信号＃ＥＸ０，＃ＲＦ０がいずれも
非アクティブ（Ｈレベル）のときには、行プリデコーダ
３０Ａは、行デコーダ２４ＡにアドレスＡ８〜Ａ１９，
ＲＦＡ８〜ＲＦＡ１９を供給しない。

【００７７】このように、行プリデコーダ３０Ａは、２
つの実施信号＃ＥＸ０，＃ＲＦ０のレベルに応じて、行
アドレスＡ８〜Ａ１９とリフレッシュアドレスＲＦＡ８
〜ＲＦＡ１９とのうちの一方を選択して、ブロック２０
Ａ（図４）内の行デコーダ２４Ａに供給する。そして、
行デコーダ２４Ａは、行プリデコーダ３０Ａから行アド
レスＡ８〜Ａ１９またはリフレッシュアドレスＲＦＡ８
〜ＲＦＡ１９が供給されているときに、各アドレスＡ８
〜Ａ１９またはＲＦＡ８〜ＲＦＡ１９に従って選択され
るブロック２０Ａ内の１本のワード線を活性化状態とす
る。

【００７８】Ｄ．ワード線活性化制御部の動作： Ｄ１．オペレーションサイクルにおける動作（リフレッ
シュ要求が無い場合）：図１０は、オペレーションサイ
クルにおける第１のブロック２０Ａに関するワード線活
性化制御部の動作を示すタイミングチャートである。オ
ペレーションサイクルでは、チップセレクト信号＃ＣＳ
（図１０（ａ））がＬレベル（アクティブ）となり、か
つ、スヌーズ信号ＺＺ（図１０（ｂ））がＨレベルとな
る。図１０では、各時刻ｔ１〜ｔ６から始まるオペレー
ションサイクルは６つ連続している。

【００７９】図１０は、オペレーションサイクルにおい
て、リフレッシュ要求が無い場合、すなわち、図５のリ
フレッシュ要求信号発生回路５０Ａに与えられるリフレ
ッシュタイミング信号ＲＦＴＭ（図１０（ｅ））に立ち
上がりエッジがない発生しない場合を示している。この
場合には、第１のブロックコントローラ４０Ａに与えら
れるリフレッシュ要求信号ＲＦＲＥＱ０（図１０
（ｆ））はＬレベルのままである。したがって、リフレ
ッシュ実施信号発生回路４４から出力されるリフレッシ
ュ実施信号＃ＲＦ０（図１０（ｍ））はＨレベル（非ア
クティブ）のままであり、外部アクセス実施信号発生回
路４２内で生成されるＲＦＣ信号（図１０（ｎ））はＨ
レベルのままである。また、リセット信号発生回路４６
から出力されるリセット信号ＲＳＴ０（図１０（ｏ））
はＬレベルのままである。

【００８０】時刻ｔ１，ｔ３，ｔ５から始まる第１，第
３，第５のサイクルでは、ブロックアドレスＡ０〜Ａ１
（図１０（ｃ））の値が”０”となっており、第１のブ
ロック２０Ａに対する外部アクセスが要求されている。
同様に、時刻ｔ２，ｔ４，ｔ６から始まる第２，第４，
第６のサイクルでは、ブロックアドレスＡ０〜Ａ１の値
が”１”となっており、第２のブロック２０Ｂに対する
外部アクセスが要求されている。このとき、第１，第
３，第５のサイクルでは、第１のブロックコントローラ
４０Ａ内で生成されるＢＮＫ信号（図１０（ｇ））はＨ
レベルに設定される。

【００８１】また、第１〜第４の連続する４つのサイク
ルでは、行アドレスＡ８〜Ａ１９（図１０（ｄ））の値
が”ｐ”となっており、第５〜第６の連続する２つのサ
イクルでは、行アドレスＡ８〜Ａ１９の値が”ｑ”とな
っている。

【００８２】図１０（ｐ）には、第１のブロック２０Ａ
のサブアレイ２２Ａ（図４）内のワード線ＷＬの状態が
示されている。なお、サブアレイ２２Ａ内には、複数本
のワード線が含まれているが、２本以上のワード線は同
時に活性化されない。このため、図１０（ｐ）では、サ
ブアレイ２２Ａ内で順次活性化されるワード線が同じタ
イミングチャート上に描かれている。なお、Ｈレベルに
立ち上がっているワード線ＷＬｐ，ＷＬｑは、活性化さ
れたワード線をそれぞれ示している。

【００８３】第１のサイクルでは、第１のブロック２０
Ａに対する外部アクセスが要求されているので、図７の
セット信号生成回路４２０は、時刻ｔ１においてパルス
信号Ｑ４２０（図１０（ｈ））を出力する。そして、Ｒ
Ｓラッチ４１０およびインバータ４１１は、パルス信号
Ｑ４２０に従って外部アクセス実施信号＃ＥＸ０（図１
０（ｊ））をＬレベル（アクティブ）に設定する。外部
アクセス実施信号＃ＥＸ０がＬレベル（アクティブ）に
なると、図９の第１の行プリデコーダ３０Ａは、行アド
レスＡ８〜Ａ１９を選択して第１の行デコーダ２４Ａに
供給する。したがって、第１のブロック２０Ａのサブア
レイ２２Ａ内では、行アドレスＡ８〜Ａ１９によって選
択された”ｐ”番目のワード線ＷＬｐが活性化される。
そして、第１のサイクルでは、活性化されたワード線Ｗ
Ｌｐ上の列アドレスＡ２〜Ａ７によって選択されたメモ
リセルに対して外部アクセスが実施される。

【００８４】第２のサイクルでは、第１のブロック２０
Ａに対する外部アクセスは要求されていない。しかしな
がら、図７のリセット信号生成回路４３０は、パルス信
号Ｑ４３０を出力しない。このため、外部アクセス実施
信号＃ＥＸ０はＬレベル（アクティブ）のまま保持され
る。このとき、サブアレイ２２Ａ内では、”ｐ”番目の
ワード線ＷＬｐが活性化したまま保持される。なお、第
２のサイクルでは、第１のブロック２０Ａに対する外部
アクセスは要求されていないので、サブアレイ２２Ａ内
のメモリセルに対して外部アクセスは実施されない。

【００８５】第３のサイクルでは、第１のブロック２０
Ａに対する外部アクセスが要求されているので、第１の
サイクルと同様に、パルス信号Ｑ４２０が出力される。
しかしながら、外部アクセス実施信号＃ＥＸ０は、既に
Ｌレベル（アクティブ）となっているので、Ｌレベルの
まま保持される。また、サブアレイ２２Ａ内の”ｐ”番
目のワード線ＷＬｐは活性化したまま保持され、ワード
線ＷＬｐ上のメモリセルに対して外部アクセスが実施さ
れる。

【００８６】なお、第３のサイクルで発生するパルス信
号Ｑ４２０は、外部アクセス実施信号＃ＥＸ０に影響を
与えないので、例えば、図８のＡＣＴ信号などを用い
て、発生しないようにしてもよい。

【００８７】第４のサイクルでは、第１のブロック２０
Ａに対する外部アクセスは要求されていないので、第２
のサイクルと同様に、外部アクセス実施信号＃ＥＸ０は
Ｌレベル（アクティブ）のまま保持される。このとき、
サブアレイ２２Ａ内の”ｐ”番目のワード線ＷＬｐも活
性化したまま保持されるが、サブアレイ２２Ａ内のメモ
リセルに対して外部アクセスは実施されない。

【００８８】第５のサイクルでは、行アドレスＡ８〜Ａ
１９の値は”ｑ”から”ｒ”に変化している。このと
き、図５のＲＡＴＤ回路１３０は、時刻ｔ５において行
アドレスの変化を検出し、ＲＡＴ信号を出力する。そし
て、図７のリセット信号生成回路４３０は、ＲＡＴ信号
に応じてパルス信号Ｑ４３０（図１０（ｉ））を出力す
る。ＲＳラッチ４１０およびインバータ４１１は、パル
ス信号Ｑ４３０に従って外部アクセス実施信号＃ＥＸ０
をＨレベル（非アクティブ）に設定する。このとき、サ
ブアレイ２２Ａ内の”ｐ”番目のワード線ＷＬｐは非活
性化される。

【００８９】また、第５のサイクルでは、第１のブロッ
ク２０Ａに対する外部アクセスが要求されている。した
がって、第１，第３のサイクルと同様に、パルス信号Ｑ
４２０が出力され、外部アクセス実施信号＃ＥＸ０は再
度Ｌレベル（アクティブ）に設定される。このとき、サ
ブアレイ２２Ａ内では、行アドレスＡ８〜Ａ１９によっ
て選択された”ｑ”番目のワード線ＷＬｑが活性化さ
れ、ワード線ＷＬｑ上のメモリセルに対して外部アクセ
スが実施される。

【００９０】第６のサイクルでは、第１のブロック２０
Ａに対する外部アクセスは要求されていないので、第
２，第４のサイクルと同様に、外部アクセス実施信号＃
ＥＸ０はＬレベル（アクティブ）のまま保持される。こ
のとき、サブアレイ２２Ａ内の”ｑ”番目のワード線Ｗ
Ｌｑも活性化したまま保持されるが、サブアレイ２２Ａ
内のメモリセルに対して外部アクセスは実施されない。

【００９１】時刻ｔ７で、チップセレクト信号＃ＣＳは
Ｈレベル（非アクティブ）に立ち上がっている。このと
き、図７のリセット信号生成回路４３０は、パルス信号
Ｑ４３０を出力する。これに応じて、外部アクセス実施
信号＃ＥＸ０はＨレベル（非アクティブ）に設定され、
サブアレイ２２Ａ内の”ｑ”番目のワード線ＷＬｑは非
活性化される。

【００９２】なお、図８のリフレッシュ実施信号発生回
路４４内で生成されるＡＣＴ信号は、図１０（ｋ）に示
すように、外部アクセス実施信号＃ＥＸ０のＬレベル期
間を所定期間Ｔｄ１だけ延長したＨレベル期間を有して
いる。なお、時刻ｔ５付近では、外部アクセス実施信号
＃ＥＸ０のＨレベル期間が所定期間Ｔｄ１より若干長い
ために、僅かな期間だけＬレベルとなっている。また、
制御信号Ｑ５２０は、図１０（ｌ）に示すように、ＢＮ
Ｋ信号のＨレベル期間とＡＣＴ信号のＨレベル期間にお
いて、Ｌレベルとなっている。ただし、図１０では、リ
フレッシュ要求信号ＲＦＲＥＱ０がＬレベルとなってい
るので、ＢＮＫ信号およびＡＣＴ信号のレベルは、リフ
レッシュ実施信号＃ＲＦ０のレベルに影響しない。

【００９３】図１１は、図１０に示すオペレーションサ
イクルにおける各ブロック２０Ａ〜２０Ｄに関するワー
ド線活性化制御部の動作を示すタイミングチャートであ
る。図１１（ａ）〜（ｄ）は、図１０（ａ）〜（ｄ）と
同じである。また、リフレッシュ要求が無い場合を仮定
しているので、リフレッシュタイミング信号ＲＦＴＭ
（図１１（ｅ））は、図１０（ｅ）と同じである。した
がって、各ブロックコントローラ４０Ａ〜４０Ｄに入力
されるリフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ
３（図１１（ｆ）〜（ｉ））と、各ブロックコントロー
ラ４０Ａ〜４０Ｄから出力されるリフレッシュ実施信号
＃ＲＦ０〜＃ＲＦ３（図１１（ｎ）〜（ｐ））とは、そ
れぞれ図１０（ｆ），（ｍ）と同じ信号レベルとなって
いる。

【００９４】図１１（ｊ）〜（ｍ）は、各ブロックコン
トローラ４０Ａ〜４０Ｄから出力される外部アクセス実
施信号＃ＥＸ０〜＃ＥＸ３を示しており、図１１（ｊ）
は図１０（ｊ）と同じである。また、図１１（ｒ）〜
（ｕ）は、各ブロック２０Ａ〜２０Ｄのサブアレイ２２
Ａ〜２２Ｄ内のワード線の状態を示しており、図１１
（ｒ）は図１０（ｐ）と同じである。

【００９５】第２のサイクルでは、第２のブロック２０
Ｂに対する外部アクセスが要求されている。したがっ
て、第２のブロックコントローラ４０Ｂは、外部アクセ
ス実施信号＃ＥＸ１（図１１（ｋ））をＬレベル（アク
ティブ）に設定する。このとき、第２のサブアレイ２２
Ｂ内では、行アドレスＡ８〜Ａ１９によって選択され
た”ｐ”番目のワード線ＷＬｐが活性化される。

【００９６】また、第２のサイクルで用いられる行アド
レスＡ８〜Ａ１９の値”ｐ”は、時刻ｔ５まで”ｐ”の
まま変化していないので、第２のブロックコントローラ
４０Ｂは、第２〜第４の連続する３つのサイクルで外部
アクセス実施信号＃ＥＸ１をＬレベル（アクティブ）の
まま保持している。このとき、第２のサブアレイ２２Ｂ
内の”ｐ”番目のワード線ＷＬｐも活性化したまま保持
される。

【００９７】第６のサイクルでも、第２のサイクルと同
様に、第２のブロック２０Ｂに対する外部アクセスが要
求されているので、外部アクセス実施信号＃ＥＸ１がＬ
レベル（アクティブ）に設定されている。そして、第２
のサブアレイ２２Ｂ内では、”ｑ”番目のワード線ＷＬ
ｑが活性化される。

【００９８】なお、仮に、図１１の第３のサイクルで、
第３のブロック２０Ｃに対する外部アクセス要求がある
場合には、第３の外部アクセス実施信号＃ＥＸ３もＬレ
ベル（アクティブ）に設定され、行アドレスＡ８〜Ａ１
９が変化するまでＬレベル（アクティブ）のまま保持さ
れる。そして、この場合には、第３のサブアレイ２２Ｃ
内の”ｐ”番目のワード線が活性化される。

【００９９】以上、図１０，図１１で説明したように、
各ブロックコントローラ４０Ａ〜４０Ｄは、あるブロッ
クに対する外部アクセスが要求されると、そのブロック
に対応する外部アクセス実施信号をアクティブに設定す
る。このとき、そのブロック内の行アドレスで選択され
たワード線が活性化されて、活性化されたワード線上の
メモリセルに対して外部アクセスが実施される。そし
て、各ブロックコントローラ４０Ａ〜４０Ｄは、一旦、
アクティブ（Ｌレベル）に設定した外部アクセス実施信
号を、後続のサイクルで用いられるアドレスＡ０〜Ａ１
９のうちの行アドレスＡ８〜Ａ１９が変化するまで保持
する。このとき、ワード線は活性化した状態で保持さ
れ、そのブロックに対する外部アクセスが再度要求され
たサイクルでは、既に活性化されたワード線上のメモリ
セルに対して外部アクセスが実施される。このようにす
れば、ワード線の活性化および非活性化をサイクル毎に
繰り返さなくて済むので、電流の消費をかなり低減させ
ることが可能となる。

【０１００】このように、本実施例におけるワード線活
性化制御部は、同じ行アドレスを含むアドレスを用いる
オペレーションサイクルが連続する場合に、最初のサイ
クルにおいて活性化された第１のメモリセルブロック内
のワード線を、非活性化することなく最終のサイクルま
で活性化した状態で保持することができる。

【０１０１】また、これと同時に、ワード線活性化制御
部は、最初のサイクルより後で最終のサイクル以前のサ
イクルにおいて活性化された第２のメモリセルブロック
内のワード線を、非活性化することなく最終のサイクル
まで活性化した状態で保持することも可能である。この
ようにして、２以上のブロックにおいて、ワード線を同
時に活性化した状態で保持する場合には、活性化された
ワード線上のメモリセルに対して外部アクセスが実施さ
れる頻度を高めることができ、この結果、ワード線の活
性化に伴う消費電流をかなり低減することが可能とな
る。

【０１０２】なお、本実施例においては、行アドレス
は、２０ビットで構成されるアドレスのうちの最も上位
にある複数のビットに割り当てられているので、行アド
レスが比較的変化しにくくなる。このようにすれば、ワ
ード線が活性化した状態で保持される頻度を高めること
ができるので、ワード線の活性化に伴う消費電流をさら
に低減することが可能となる。

【０１０３】Ｄ２．オペレーションサイクルにおける動
作（リフレッシュ要求がある場合）：図１２は、オペレ
ーションサイクルにおいてリフレッシュ要求があった場
合の第１のブロック２０Ａに関するワード線活性化制御
部の動作を示すタイミングチャートである。なお、図１
２（ａ）〜（ｄ），（ｇ）は、図１０（ａ）〜（ｄ），
（ｇ）と同じである。

【０１０４】図１２（ｅ）に示すように、リフレッシュ
タイミング信号ＲＦＴＭは、第２のサイクル期間中の時
刻ｔａでＨレベルに立ち上がっている。このとき、リフ
レッシュ要求信号発生回路５０Ａ（図５）は、直ちにリ
フレッシュ要求信号ＲＦＲＥＱ０（図１２（ｆ））をＨ
レベルに設定し、第１のブロック２０Ａに対してリフレ
ッシュを要求する。なお、リフレッシュ要求信号ＲＦＲ
ＥＱ０は、第１のブロック２０Ａにおいてリフレッシュ
が終了するまでＨレベルに保たれる。

【０１０５】第２のサイクルでは、第１のブロック２０
Ａに対する外部アクセスが要求されていないので、図７
のリセット信号生成回路４３０は、リフレッシュ要求信
号ＲＦＲＥＱ０がＨレベルに設定されるとパルス信号Ｑ
４３０（図１２（ｉ））を出力する。このとき、外部ア
クセス実施信号＃ＥＸ０がＨレベル（非アクティブ）に
設定され、サブアレイ２２Ａ内の”ｐ”番目のワード線
ＷＬｐが非活性化される。なお、第２のサイクル期間中
に、このワード線ＷＬｐを非活性化させることができる
のは、第１のブロック２０Ａに対する外部アクセスが要
求されていないからである。

【０１０６】外部アクセス実施信号＃ＥＸ０がＨレベル
に立ち上がると、所定期間Ｔｄ１経過後にＡＣＴ信号
（図１２（ｋ））がＬレベルとなる。また、第２のサイ
クルでは、ＢＮＫ信号（図１２（ｇ））はＬレベルとな
っている。したがって、図８の制御回路５２０は、制御
信号Ｑ５２０（図１２（ｌ））をＨレベルに設定する。
この結果、リフレッシュ実施信号発生回路４４は、リフ
レッシュ要求信号ＲＦＲＥＱ０に応じて所定のＬレベル
（アクティブ）期間を有するリフレッシュ実施信号＃Ｒ
Ｆ０（図１２（ｍ））を出力する。

【０１０７】リフレッシュ実施信号＃ＲＦ０がＬレベル
（アクティブ）に設定されると、図９の第１の行プリデ
コーダ３０Ａは、リフレッシュアドレスＲＦＡ８〜ＲＦ
Ａ１９を選択して第１の行デコーダ２４Ａに供給する。
したがって、第１のブロック２０Ａのサブアレイ２２Ａ
内では、リフレッシュアドレスＲＦＡ８〜ＲＦＡ１９
（図１２（ｑ））によって選択された”ｎ”番目のワー
ド線が活性化され、そのワード線上のすべてのメモリセ
ルについてリフレッシュが実施される。

【０１０８】リフレッシュ実施信号＃ＲＦ０がＨレベル
（非アクティブ）に戻ると、サブアレイ２２Ａ内の”
ｎ”番目のワード線ＷＬｎが非活性化される。また、図
５のリセット信号発生回路４６は、リフレッシュ実施信
号＃ＲＦ０の立ち上がりエッジに応じて短パルス状のリ
セット信号ＲＳＴ０（図１２（ｏ））を発生する。リフ
レッシュ要求信号発生回路５０Ａ（図５）は、リセット
信号ＲＳＴ０に従って、リフレッシュ要求信号ＲＦＲＥ
Ｑ０をＬレベルに戻す。これにより、第１のブロック内
におけるリフレッシュ動作が完了する。

【０１０９】なお、リフレッシュ実施信号＃ＲＦ０がＨ
レベルに戻ると、所定期間Ｔｄ２経過後に、リフレッシ
ュ実施信号＃ＲＦ０に応じてＬレベルに設定されていた
ＲＦＣ信号（図１２（ｎ））がＨレベルに戻る。

【０１１０】第３のサイクルでは、第１のブロック２０
Ａに対する外部アクセスが要求されており、また、ＲＦ
Ｃ信号はＨレベルとなっている。したがって、図７のセ
ット信号生成回路４２０はパルス信号Ｑ４２０を出力
し、これに応じて、外部アクセス実施信号＃ＥＸ０はＬ
レベル（アクティブ）に設定される。そして、サブアレ
イ２２Ａ内では、”ｐ”番目のワード線ＷＬｐが再度活
性化されて外部アクセスが実施される。

【０１１１】図１３は、図１２に示すオペレーションサ
イクルにおける各ブロック２０Ａ〜２０Ｄに関するワー
ド線活性化制御部の動作を示すタイミングチャートであ
る。図１３（ａ）〜（ｄ）は、図１２（ａ）〜（ｄ）と
同じである。図１３（ｅ）のリフレッシュタイミング信
号ＲＦＴＭは図１２（ｅ）と同じであり、第１のブロッ
ク２０Ａに関する動作は図１２と同じである。

【０１１２】リフレッシュタイミング信号ＲＦＴＭが時
刻ｔａでＨレベルに立ち上がると、直ちにすべてのリフ
レッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３（図１３
（ｆ）〜（ｉ））がＨレベルに設定され、各ブロック２
０Ａ〜２０Ｄに対するリフレッシュが要求される。

【０１１３】第２のブロック２０Ｂに関しては、時刻ｔ
ａより前の時刻ｔ２において外部アクセスが要求されて
いるので、第２のサイクルで外部アクセスが実施され
る。そして、リフレッシュ要求信号ＲＦＲＥＱ１はＨレ
ベルのまま保持される。第３のサイクルでは、第２のブ
ロック２０Ｂに対する外部アクセス要求が無く、リフレ
ッシュ要求があるので、外部アクセス実施信号＃ＥＸ１
（図１３（ｋ））はＨレベル（非アクティブ）に設定さ
れる。このとき、第２のサブアレイ２２Ｂ内の”ｐ”番
目のワード線ＷＬｐ（図１３（ｓ））は非活性化され
る。そして、外部アクセス実施信号＃ＥＸ１が立ち上が
った後に、リフレッシュ実施信号＃ＲＦ１（図１３
（ｏ））がＬレベル（アクティブ）に設定される。これ
により、第２のサブアレイ２２Ｂ内の”ｎ”番目のワー
ド線ＷＬｎが活性化されてリフレッシュが実施される。
この後、リフレッシュ実施信号＃ＲＦ１がＨレベル（非
アクティブ）に設定されると、リフレッシュ要求信号Ｒ
ＦＲＥＱ１はＬレベルに戻る。なお、第４のサイクルで
は、第２のブロック２０Ｂに対する外部アクセスが要求
されているので、外部アクセス実施信号＃ＥＸ１が再度
Ｌレベル（アクティブ）に設定され、これに伴い、サブ
アレイ２２Ｂ内の”ｐ”番目のワード線ＷＬｐが再度活
性化される。

【０１１４】第３のブロック２０Ｃに関しては、第２の
サイクルにおいて外部アクセスが要求されておらず、外
部アクセス実施信号＃ＥＸ２（図１３（ｌ））はＨレベ
ル（非アクティブ）となっている。このため、リフレッ
シュ要求信号ＲＦＲＥＱ２がＨレベルとなると、直ちに
リフレッシュ実施信号＃ＲＦ２（図１３（ｐ））がＬレ
ベルに設定される。これにより、第３のサブアレイ２２
Ｃ内の”ｎ”番目のワード線ＷＬｎ（図１３（ｔ））が
活性化されてリフレッシュが実施される。この後、リフ
レッシュ実施信号＃ＲＦ２がＨレベル（非アクティブ）
に設定されると、リフレッシュ要求信号ＲＦＲＥＱ２は
Ｌレベルに戻る。なお、第４のブロック２０Ｄに関して
は、第３のブロック２０Ｃに関する動作と同じである。

【０１１５】ところで、各ブロック２０Ａ〜２０Ｄにお
けるリフレッシュは、同じリフレッシュアドレスＲＦＡ
８〜ＲＦＡ１９（図１３（ｗ））に従って実施されてい
る。すなわち、リフレッシュアドレスＲＦＡ８〜ＲＦＡ
１９の値”ｎ”によって各ブロック２０Ａ〜２０Ｄ内の
ｎ番目のワード線ＷＬｎが活性化され、そのワード線Ｗ
Ｌｎ上のすべてのメモリセルがリフレッシュされる。

【０１１６】各ブロック２０Ａ〜２０Ｄにおけるリフレ
ッシュ動作が完了すると、リフレッシュ要求信号ＲＦＲ
ＥＱ０〜ＲＦＲＥＱ３（図１３（ｆ）〜（ｉ））がそれ
ぞれＬレベルに戻る。図４のリフレッシュカウンタコン
トローラ９０は、すべてのリフレッシュ要求信号ＲＦＲ
ＥＱ０〜ＲＦＲＥＱ３がＬレベルに戻ると、カウントア
ップ信号＃ＣＮＴＵＰ（図１３（ｖ））を発生する。

【０１１７】図１４は、図４のリフレッシュカウンタコ
ントローラ９０の内部構成を示すブロック図である。こ
のコントローラ９０は、４入力ＮＯＲゲート９２と、Ｎ
ＡＮＤゲート９４と、遅延回路９６と、インバータ９８
とを備えている。４入力ＮＯＲゲート９２には、４つの
リフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３が入
力されている。４入力ＮＯＲゲート９２の出力Ｑ９２
は、ＮＡＮＤゲート９４の一方の入力端子に入力されて
いる。出力Ｑ９２は、さらに、遅延回路９６で遅延さ
れ、インバータ９８で反転された後に、ＮＡＮＤゲート
９４の他方の入力端子に入力されている。この構成から
理解できるように、ＮＡＮＤゲート９４から出力される
カウントアップ信号＃ＣＮＴＵＰは、４つのリフレッシ
ュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３が共にＬレベル
に立ち下がった後に、遅延回路９６における遅延時間だ
けＬレベルとなるようなパルス信号となる（図１３
（ｖ））。

【０１１８】リフレッシュカウンタ１００（図４）は、
このカウントアップ信号＃ＣＮＴＵＰに応じて、リフレ
ッシュアドレスＲＦＡ８〜ＲＦＡ１９（図１３（ｗ））
の値を１つカウントアップする。従って、次のリフレッ
シュ動作は、”ｎ＋１”番目のワード線に関して行われ
る。

【０１１９】以上、図１２，図１３で説明したように、
各ブロックコントローラ４０Ａ〜４０Ｄは、リフレッシ
ュが要求されると、外部アクセスが要求されている１つ
のブロック以外の他のブロックに対応するリフレッシュ
実施信号をアクティブに設定する。このとき、他のブロ
ック内では、リフレッシュを実施するために、活性化状
態で保持されているワード線が非活性化される。その
後、リフレッシュアドレスで選択されたワード線が活性
化されてリフレッシュが実施される。

【０１２０】そして、外部アクセスが実施される１つの
ブロックに関しては、そのブロックに対する外部アクセ
ス要求が無くなった後に、リフレッシュ実施信号がアク
ティブに設定される。このとき、その１つのブロック内
の活性化状態のワード線が非活性化され、この後、リフ
レッシュアドレスで選択されたワード線が活性化されて
リフレッシュが実施される。

【０１２１】このように、本実施例におけるワード線活
性化制御部は、同じ行アドレスを含むアドレスを用いる
オペレーションサイクルが連続する場合に、最初のサイ
クルにおいて活性化された第１のメモリセルブロック内
のワード線を、非活性化することなく最終のサイクルま
で活性化した状態で保持することができる。そして、ワ
ード線活性化制御部は、第１のメモリセルブロック内の
ワード線が活性化状態となっているときに、第１のメモ
リセルブロックに対してリフレッシュが要求された場合
には、第１のメモリセルブロックにおいて外部アクセス
が実行されていないことを条件に、第１のメモリセルブ
ロック内の活性化状態のワード線を非活性化させること
ができる。このようにすれば、半導体メモリ装置におい
てリフレッシュを実行することができるとともに、ま
た、リフレッシュが実行されない期間では、サイクル毎
にワード線の活性化および非活性化を繰り返す必要がな
いため、ワード線の活性化に伴う消費電流を低減するこ
とが可能となる。

【０１２２】また、これと同時に、ワード線活性化制御
部は、最初のサイクルより後で最終のサイクル以前の任
意のサイクルにおいて活性化された第２のメモリセルブ
ロック内のワード線を、非活性化することなく最終のサ
イクルまで活性化した状態で保持することも可能であ
る。そして、ワード線活性化制御部は、第１のメモリセ
ルブロックとともに第２のメモリセルブロックに対して
リフレッシュが要求される場合には、第２のメモリセル
ブロックにおいて外部アクセスが実行されていないこと
を条件に、第２のメモリセルブロック内の活性化状態の
ワード線を非活性化させることができる。

【０１２３】このように、ワード線活性化制御部は、２
以上のメモリセルブロックの中のワード線を同時に活性
化した状態で保持することができ、リフレッシュが要求
されたときには、活性化状態のワード線を最終のサイク
ルの終了を待たずに非活性化させてリフレッシュを実行
することができる。

【０１２４】ところで、図１２では、第１のブロック２
０Ａに対する外部アクセス要求が発生する時刻ｔ３より
かなり前の時刻ｔａにおいてリフレッシュ要求が発生し
ているので、第２のサイクルにおいてリフレッシュを実
施し、第３のサイクルにおいて外部アクセスを実施する
ことが可能となっている。しかしながら、時刻ｔ３の直
前でリフレッシュ要求があったとき、換言すれば、時刻
ｔ３より前の比較的短い所定期間内にリフレッシュ要求
があったときには、リフレッシュを延期して、第３のサ
イクルにおいて外部アクセスを優先して実施することと
している。なお、これは、以下に説明するように、ＡＣ
Ｔ信号を用いることにより可能となっている。

【０１２５】図１５は、オペレーションサイクルにおい
て図１２と異なる時刻にリフレッシュ要求があった場合
の第１のブロック２０Ａに関するワード線活性化制御部
の動作を示すタイミングチャートである。図１５では、
第２のサイクルが終了する前の所定期間内の時刻ｔｂ
に、リフレッシュタイミング信号ＲＦＴＭがＨレベルに
立ち上がっている。なお、図１５（ａ）〜（ｄ），
（ｇ）は、図１０（ａ）〜（ｄ），（ｇ）と同じであ
る。

【０１２６】図１５（ｅ），（ｆ）に示すように、リフ
レッシュタイミング信号ＲＦＴＭが時刻ｔｂでＨレベル
に立ち上がると、直ちにリフレッシュ要求信号ＲＦＲＥ
Ｑ０がＨレベルに設定され、第１のブロック２０Ａに対
するリフレッシュが要求される。

【０１２７】第２のサイクルでは、第１のブロック２０
Ａに対する外部アクセスが要求されていないので、リフ
レッシュ要求信号ＲＦＲＥＱ０がＨレベルに設定される
と、パルス信号Ｑ４３０（図１５（ｉ））が出力され
る。このとき、外部アクセス実施信号＃ＥＸ０（図１５
（ｊ））がＨレベル（非アクティブ）に設定され、サブ
アレイ２２Ａ内の”ｐ”番目のワード線ＷＬｐ（図１５
（ｑ））が非活性化される。これにより、リフレッシュ
のための動作が可能となる。

【０１２８】外部アクセス実施信号＃ＥＸ０がＨレベル
に立ち上がると、所定期間Ｔｄ１経過後の第３のサイク
ル期間中にＡＣＴ信号（図１５（ｋ））がＬレベルとな
る。しかしながら、第３のサイクルでは、ＢＮＫ信号
（図１５（ｇ））はＨレベルとなっている。このため、
図８の制御回路５２０は、第３のサイクルにおいて制御
信号Ｑ５２０（図１５（ｌ））をＬレベルのまま保持
し、この結果、リフレッシュ実施信号＃ＲＦ０（図１５
（ｍ））はＬレベル（アクティブ）に設定されずに、Ｈ
レベル（非アクティブ）のまま保持される。すなわち、
リフレッシュのための動作は中止される。

【０１２９】また、第３のサイクルでは、第１のブロッ
ク２０Ａに対する外部アクセスが要求されているで、パ
ルス信号Ｑ４２０（図１５（ｈ））が出力され、これに
応じて外部アクセス実施信号＃ＥＸ０がＬレベル（アク
ティブ）に設定される。そして、サブアレイ２２Ａ内
の”ｐ”番目のワード線ＷＬｐが再度活性化される。こ
れにより、リフレッシュに優先して外部アクセスが実施
されることとなる。

【０１３０】第４のサイクルでは、第１のブロック２０
Ａに対する外部アクセスが要求されておらず、リフレッ
シュが要求されているので、パルス信号Ｑ４３０が出力
され、これに応じて、外部アクセス実施信号＃ＥＸ０が
Ｈレベル（非アクティブ）に設定される。このとき、サ
ブアレイ２２Ａ内の”ｐ”番目のワード線ＷＬｐは非活
性化される。そして、外部アクセス実施信号＃ＥＸ０が
立ち上がった後の所定期間Ｔｄ１経過後に、ＡＣＴ信号
がＬレベルとなり、これに伴い、制御信号Ｑ５２０がＨ
レベルとなる。この結果、リフレッシュ実施信号＃ＲＦ
０がＬレベル（アクティブ）に設定され、サブアレイ２
２Ａ内の”ｎ”番目のワード線ＷＬｎが活性化されてリ
フレッシュが実施される。

【０１３１】なお、リフレッシュ実施信号＃ＲＦ０がＨ
レベル（非アクティブ）に戻ると、サブアレイ２２Ａ内
の”ｎ”番目のワード線ＷＬｎが非活性化される。ま
た、リフレッシュ実施信号＃ＲＦ０の立ち上がりエッジ
に応じて短パルス状のリセット信号ＲＳＴ０（図１５
（ｏ））が生成され、これに応じて、リフレッシュ要求
信号ＲＦＲＥＱ０がＬレベルに戻る。

【０１３２】図１６は、図１５に示すオペレーションサ
イクルにおける各ブロック２０Ａ〜２０Ｄに関するワー
ド線活性化制御部の動作を示すタイミングチャートであ
る。図１６（ａ）〜（ｄ）は、図１５（ａ）〜（ｄ）と
同じである。図１６（ｅ）のリフレッシュタイミング信
号ＲＦＴＭは図１５（ｅ）と同じであり、第１のブロッ
ク２０Ａに関する動作は、図１５と同じである。

【０１３３】第２のブロック２０Ｂに関しては、時刻ｔ
ｂより前の時刻ｔ２において外部アクセスが要求されて
いるので、図１３と同じとなっている。また、第３，第
４のブロック２０Ｃ，２０Ｄに関しては、外部アクセス
が要求されていないので図１３とほぼ同じとなってい
る。ただし、リフレッシュタイミング信号ＲＦＴＭが立
ち上がる時刻の相違により、リフレッシュの実施時期が
異なっている。

【０１３４】なお、すべてのリフレッシュ要求信号ＲＦ
ＲＥＱ０〜ＲＦＲＥＱ３がそれぞれＬレベルに戻った後
の動作は、図１３と同様である。

【０１３５】以上、図１５，図１６で説明したように、
各ブロックコントローラ４０Ａ〜４０Ｄは、あるブロッ
クに対する外部アクセス要求が無いときにリフレッシュ
が要求されると、そのブロックに対する外部アクセス実
施信号を非アクティブ（Ｈレベル）に設定して活性化状
態で保持されているワード線を非活性化させる。そし
て、リフレッシュが、そのブロックに対する外部アクセ
スが要求される時刻より前の所定期間内で要求されてい
る場合には、リフレッシュ動作を中止して、そのブロッ
クに対する外部アクセス実施信号を再度アクティブ（Ｈ
レベル）に設定してワード線を活性化させることができ
る。なお、リフレッシュは、そのブロックにおいて外部
アクセスの実施が終了した後に、実施される。

【０１３６】このように本実施例では、外部アクセスが
要求される時刻より前の所定期間内にリフレッシュが要
求された場合には、外部アクセスが優先して実施され、
リフレッシュは外部アクセスの終了後のサイクルまで延
期される。一方、外部アクセスが要求される時刻より前
の所定期間直前にリフレッシュが要求された場合には、
１つのサイクル期間内にリフレッシュと外部アクセスと
を双方実行する必要がある。換言すれば、リフレッシュ
と外部アクセスの双方を実行可能な期間が、アドレスＡ
０〜Ａ１９の変化の最短周期Ｔｃｙｃになるように設定
される。ただし、本実施例では、後述するように、この
周期Ｔｃｙｃが最短化されている。

【０１３７】図１７は、オペレーションサイクルにおい
て図１５と異なる時刻にリフレッシュ要求があった場合
の第１のブロック２０Ａに関する動作を示すタイミング
チャートである。図１７では、第２のサイクルが終了す
る前の所定期間直前の時刻ｔｃに、リフレッシュタイミ
ング信号ＲＦＴＭがＨレベルに立ち上がっている。な
お、図１７（ａ）〜（ｄ），（ｇ）は、図１０（ａ）〜
（ｄ），（ｇ）と同じである。

【０１３８】図１７（ｅ），（ｆ）に示すように、リフ
レッシュタイミング信号ＲＦＴＭが時刻ｔｃでＨレベル
に立ち上がると、直ちにリフレッシュ要求信号ＲＦＲＥ
Ｑ０がＨレベルに設定され、第１のブロック２０Ａに対
するリフレッシュが要求される。

【０１３９】第２のサイクルでは、第１のブロック２０
Ａに対する外部アクセスが要求されていないので、リフ
レッシュ要求信号ＲＦＲＥＱ０がＨレベルに設定される
と、パルス信号Ｑ４３０（図１７（ｉ））が出力され
る。このとき、外部アクセス実施信号＃ＥＸ０（図１７
（ｊ））がＨレベル（非アクティブ）に設定され、サブ
アレイ２２Ａ内の”ｐ”番目のワード線ＷＬｐが非活性
化される。

【０１４０】外部アクセス実施信号＃ＥＸ０がＨレベル
に立ち上がると、所定期間Ｔｄ１経過後の第２のサイク
ルの終了直前にＡＣＴ信号（図１７（ｋ））がＬレベル
となる。そして、第２のサイクルでは、ＢＮＫ信号（図
１７（ｇ））はＬレベルとなっているので、時刻ｔ３直
前においてパルス状の制御信号Ｑ５２０（図１７
（ｌ））が出力される。この結果、リフレッシュ実施信
号＃ＲＦ０（図１７（ｍ））がＬレベル（アクティブ）
に設定され、サブアレイ２２Ａ内の”ｎ”番目のワード
線ＷＬｎが活性化されてリフレッシュが実施される。

【０１４１】リフレッシュ実施信号＃ＲＦ０がＨレベル
（非アクティブ）に戻ると、サブアレイ２２Ａ内の”
ｎ”番目のワード線ＷＬｎが非活性化される。また、リ
フレッシュ実施信号＃ＲＦ０の立ち上がりエッジに応じ
て短パルス状のリセット信号ＲＳＴ０（図１７（ｏ））
が生成され、これに応じて、リフレッシュ要求信号ＲＦ
ＲＥＱ０がＬレベルに戻る。

【０１４２】また、リフレッシュ実施信号＃ＲＦ０がＨ
レベルに立ち上がった後の所定期間Ｔｄ２経過後に、リ
フレッシュ実施信号＃ＲＦ０に応じてＬレベルに設定さ
れていたＲＦＣ信号（図１７（ｎ））がＨレベルに戻
る。

【０１４３】第３のサイクルでは、第１のブロック２０
Ａに対する外部アクセスが要求されているで、ＲＦＣ信
号がＨレベルに戻ると、パルス信号Ｑ４２０（図１７
（ｈ））が出力される。このとき、外部アクセス実施信
号＃ＥＸ０がＬレベル（アクティブ）に設定され、サブ
アレイ２２Ａ内の”ｐ”番目のワード線ＷＬｐが再度活
性化されて外部アクセスが実施される。このようにし
て、第３のサイクルにおいては、リフレッシュが実施れ
さた後に、外部アクセスが実施される。

【０１４４】図１８は、図１７の第１〜第４のサイクル
を拡大して示すタイミングチャートである。ただし、図
１８では、図１７の一部の信号のみが示されている。

【０１４５】図１８（ｋ）に示すように、リフレッシュ
と外部アクセスとを連続して実施するためには、リフレ
ッシュの実施に必要な期間Ｔｒｆと外部アクセスの実施
に必要な期間Ｔｅｘとを要する。ここで、各期間Ｔｒ
ｆ，Ｔｅｘには、ブロック２０Ａ内のプリチャージ回路
（図示せず）によるプリチャージ動作に必要な期間（以
下、「プリチャージ期間」とも呼ぶ）Ｔｐｒと、ワード
線を活性化させる際に必要な期間Ｔａｃとが含まれてい
る。１つのサイクル期間中にリフレッシュおよび外部ア
クセスを連続して実施する場合には、通常、アドレスＡ
０〜Ａ１９の変化の最短周期Ｔｃｙｃは（Ｔｒｆ＋Ｔｅ
ｘ）に設定される。しかしながら、本実施例では、ＡＣ
Ｔ信号およびＲＦＣ信号を用いているので、最短周期Ｔ
ｃｙｃをほぼ（Ｔｒｆ＋Ｔｅｘ−Ｔｐｒ）に設定するこ
とが可能となっている。

【０１４６】すなわち、ＡＣＴ信号は、外部アクセス実
施信号＃ＥＸ０のＬレベル（アクティブ）期間を所定期
間Ｔｄ１だけ延長したＨレベル期間を有している。そし
て、この所定期間Ｔｄ１は、プリチャージ動作に必要な
期間Ｔｐｒとほぼ同じ期間に設定されている。このた
め、リフレッシュ要求信号ＲＦＲＥＱ０がＨレベルに立
ち上がる時刻が、第１のブロック２０Ａに対する外部ア
クセスが要求される時刻ｔ３より所定期間Ｔｄ１以上前
である場合には、第２のサイクル期間中に、リフレッシ
ュのためのプリチャージ動作に必要な期間Ｔｐｒを確保
することができる。このようにすれば、第３のサイクル
において確保すべきリフレッシュのための期間をほぼ
（Ｔｒｆ−Ｔｐｒ）に設定することができる。

【０１４７】また、ＲＦＣ信号は、リフレッシュ実施信
号＃ＲＦ０のＬレベル（アクティブ）期間を所定期間Ｔ
ｄ２だけ延長したＬレベル期間を有している。そして、
この所定期間Ｔｄ２は、プリチャージ動作に必要な期間
Ｔｐｒとほぼ同じ期間に設定されている。このため、Ｒ
ＦＣ信号がＨレベルとなった以後に、外部アクセス実施
信号＃ＥＸ０をＬレベル（アクティブ）に設定すれば、
外部アクセスのためのプリチャージ動作に必要な期間Ｔ
ｐｒを確保することができる。

【０１４８】本実施例では、ＡＣＴ信号およびＲＦＣ信
号を用いることにより、アドレスＡ０〜Ａ１９の変化の
最短周期Ｔｃｙｃを、ほぼ（Ｔｒｆ＋Ｔｅｘ−Ｔｐｒ）
に設定することが可能となっている。

【０１４９】図１９は、図１７に示すオペレーションサ
イクルにおける各ブロック２０Ａ〜２０Ｄに関するワー
ド線活性化制御部の動作を示すタイミングチャートであ
る。図１９（ａ）〜（ｄ）は、図１７（ａ）〜（ｄ）と
同じである。図１９（ｅ）のリフレッシュタイミング信
号ＲＦＴＭは図１７（ｅ）と同じであり、第１のブロッ
ク２０Ａに関する動作は、図１７と同じである。

【０１５０】第２のブロック２０Ｂに関しては、第２の
サイクルにおいて外部アクセスが既に実施されているの
で、図１６と同じとなっている。また、第３，第４のブ
ロック２０Ｃ，２０Ｄに関しては、外部アクセスが要求
されていないので図１６とほぼ同じとなっている。ただ
し、リフレッシュタイミング信号ＲＦＴＭが立ち上がる
時刻の相違により、リフレッシュの実施時期が異なって
いる。

【０１５１】なお、すべてのリフレッシュ要求信号ＲＦ
ＲＥＱ０〜ＲＦＲＥＱ３がそれぞれＬレベルに戻った後
の動作は、図１３と同様である。

【０１５２】以上、図１５〜図１９で説明したように、
本実施例におけるワード線活性化制御部は、第１のメモ
リセルブロック内のワード線が活性化状態となっている
ときに、第１のメモリセルブロックに対してリフレッシ
ュが要求された場合には、第１のメモリセルブロックに
おいて外部アクセスが実行されていないことを条件に、
第１のメモリセルブロック内の活性化状態のワード線を
非活性化させることができる。そして、第１のメモリセ
ルブロックに対してリフレッシュが要求された後の所定
期間内に、第１のメモリセルブロックに対して外部アク
セスが要求された場合には、第１のメモリセルブロック
におけるリフレッシュの実行を延期して、第１のメモリ
セルブロック内においてデータの読み出しまたは書き込
みを実行するためのワード線を活性化させることができ
る。このようにすれば、外部アクセスを優先して実行す
ることが可能となる。

【０１５３】また、本実施例では、リフレッシュが要求
された後の所定期間は、リフレッシュのためのプリチャ
ージに必要な期間Ｔｐｒとほぼ等しく設定されている。
ここで、プリチャージに必要な期間Ｔｐｒとほぼ等しい
期間としては、期間Ｔｐｒの±２０％以内の期間が好ま
しい。こうすれば、外部アクセスが要求されるサイクル
の直前のサイクル期間中にプリチャージを実行すること
ができるので、１つのサイクル期間、すなわち、アドレ
スＡ０〜Ａ１９の変化の最短周期Ｔｃｙｃを、比較的短
く設定することが可能となる。

【０１５４】Ｄ３．スタンバイサイクルおよびスヌーズ
状態における動作：オペレーションサイクルでは、外部
アクセスとともにリフレッシュが実施されるが、スタン
バイサイクルおよびスヌーズ状態では、外部アクセスは
実施されず、リフレッシュのみが実施される。

【０１５５】図２０は、スタンバイサイクルにおける各
ブロック２０Ａ〜２０Ｄに関するワード線活性化制御部
の動作を示すタイミングチャートである。スタンバイサ
イクルでは、チップセレクト信号＃ＣＳ（図２０
（ａ））がＨレベル（非アクティブ）となり、かつ、ス
ヌーズ信号ＺＺ（図２０（ｂ））がＨレベルとなる。な
お、スタンバイサイクルでは外部アクセスは行われない
ので、４つのブロック２０Ａ〜２０Ｄに対する外部アク
セス実施信号＃ＥＸ０〜＃ＥＸ３（図２０（ｊ）〜
（ｍ））はＨレベル（非アクティブ）に設定されてい
る。

【０１５６】時刻ｔ１１においてリフレッシュタイミン
グ信号ＲＦＴＭ（図２０（ｅ））が立ち上がると、直ち
に４つのブロック２０Ａ〜２０Ｄに対するリフレッシュ
要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３（図２０（ｆ）〜
（ｉ））がＨレベルに立ち上がる。このとき、リフレッ
シュ実施信号＃ＲＦ０〜＃ＲＦ３（図２０（ｎ）〜
（ｑ））はＬレベル（アクティブ）に立ち下がる。この
結果、４つのブロック２０Ａ〜２０Ｄにおいて、リフレ
ッシュアドレスＲＦＡ８〜ＲＦＡ１９によって選択され
る同じ”ｎ”番目のワード線ＷＬｎが活性化され（図２
０（ｒ）〜（ｕ））、そのワード線上のすべてのメモリ
セルがリフレッシュされる。

【０１５７】このように、スタンバイサイクルでは、い
ずれのブロック２０Ａ〜２０Ｄに対しても外部アクセス
が無いので、４つのブロック２０Ａ〜２０Ｄにおいて同
時にリフレッシュが実施される。

【０１５８】なお、すべてのリフレッシュ要求信号ＲＦ
ＲＥＱ０〜ＲＦＲＥＱ３がそれぞれＬレベルに戻った後
の動作は、図１３と同様である。

【０１５９】図２０では、スタンバイサイクルにおける
リフレッシュ動作を説明したが、スヌーズ状態でも同じ
である。

【０１６０】以上のように、オペレーションサイクルで
は、リフレッシュタイミング信号ＲＦＴＭによってリフ
レッシュ動作をすべきことが通知されると、外部アクセ
スの実施状況に応じてリフレッシュが実施される（第１
のリフレッシュモード）。一方、スタンバイサイクルと
スヌーズ状態では、リフレッシュタイミング信号ＲＦＴ
Ｍによってリフレッシュ動作をすべきことが通知される
と、直ちに４つのブロック２０Ａ〜２０Ｄにおいて同時
にリフレッシュが実施される（第２のリフレッシュモー
ド）。

【０１６１】Ｅ．電子機器への適用例：図２１は、本発
明による半導体メモリ装置を利用した電子機器の一実施
例としての携帯電話機の斜視図である。この携帯電話機
６００は、本体部６１０と、蓋部６２０とを備えてい
る。本体部６１０には、キーボード６１２と、液晶表示
部６１４と、受話部６１６と、本体アンテナ部６１８と
が設けられている。また、蓋部６２０には、送話部６２
２が設けられている。

【０１６２】図２２は、図２１の携帯電話機６００の電
気的構成を示すブロック図である。ＣＰＵ６３０には、
バスラインを介して、キーボード６１２と、液晶表示部
６１４を駆動するためのＬＣＤドライバ６３２と、ＳＲ
ＡＭ６４０と、ＶＳＲＡＭ６４２と、ＥＥＰＲＯＭ６４
４とが接続されている。

【０１６３】ＳＲＡＭ６４０は、例えば高速なキャッシ
ュメモリとして利用される。また、ＶＳＲＡＭ６４２
は、例えば画像処理用の作業メモリとして利用される。
このＶＳＲＡＭ６４２（擬似ＳＲＡＭあるいは仮想ＳＲ
ＡＭと呼ばれる）としては、上述したメモリチップ３０
０を採用することができる。ＥＥＰＲＯＭ６４４は、携
帯電話機６００の各種の設定値を格納するために利用さ
れる。

【０１６４】携帯電話機６００の動作を一時的に停止さ
せるときには、ＶＳＲＡＭ６４２をスヌーズ状態に維持
しておくことができる。こうすれば、ＶＳＲＡＭ６４２
が内部リフレッシュを自動的に行うので、ＶＳＲＡＭ６
４２内のデータを消失させずに保持しておくことが可能
である。特に、本実施例のメモリチップ３００は比較的
大容量なので、画像データなどの大量のデータを長時間
保持し続けることができるという利点がある。

【０１６５】なお、この発明は上記の実施例や実施形態
に限られるものではなく、その要旨を逸脱しない範囲に
おいて種々の態様において実施することが可能である。

【図面の簡単な説明】

【図１】本発明の実施例としてのメモリチップ３００の
端子の構成を示す説明図である。

【図２】チップセレクト信号＃ＣＳとスヌーズ信号ＺＺ
の信号レベルに応じたメモリチップ３００の動作状態の
区分を示す説明図である。

【図３】メモリチップ３００の動作の概要を示すタイミ
ングチャートである。

【図４】メモリチップ３００の内部構成を示すブロック
図である。

【図５】図４の第１のブロックコントローラ４０Ａの内
部構成を示すブロック図である。

【図６】図５のＲＡＴＤ回路１３０の内部構成を示すブ
ロック図である。

【図７】図５の外部アクセス実施信号発生回路４２の内
部構成を示すブロック図である。

【図８】図５のリフレッシュ実施信号発生回路４４の内
部構成を示すブロック図である。

【図９】図４の第１の行プリデコーダ３０Ａの内部構成
を示すブロック図である。

【図１０】オペレーションサイクルにおける第１のブロ
ック２０Ａに関するワード線活性化制御部の動作を示す
タイミングチャートである。

【図１１】図１０に示すオペレーションサイクルにおけ
る各ブロック２０Ａ〜２０Ｄに関するワード線活性化制
御部の動作を示すタイミングチャートである。

【図１２】オペレーションサイクルにおいてリフレッシ
ュ要求があった場合の第１のブロック２０Ａに関するワ
ード線活性化制御部の動作を示すタイミングチャートで
ある。

【図１３】図１２に示すオペレーションサイクルにおけ
る各ブロック２０Ａ〜２０Ｄに関するワード線活性化制
御部の動作を示すタイミングチャートである。

【図１４】図４のリフレッシュカウンタコントローラ９
０の内部構成を示すブロック図である。

【図１５】オペレーションサイクルにおいて図１２と異
なる時刻にリフレッシュ要求があった場合の第１のブロ
ック２０Ａに関するワード線活性化制御部の動作を示す
タイミングチャートである。

【図１６】図１５に示すオペレーションサイクルにおけ
る各ブロック２０Ａ〜２０Ｄに関するワード線活性化制
御部の動作を示すタイミングチャートである。

【図１７】オペレーションサイクルにおいて図１５と異
なる時刻にリフレッシュ要求があった場合の第１のブロ
ック２０Ａに関する動作を示すタイミングチャートであ
る。

【図１８】図１７の第１〜第４のサイクルを拡大して示
すタイミングチャートである。

【図１９】図１７に示すオペレーションサイクルにおけ
る各ブロック２０Ａ〜２０Ｄに関するワード線活性化制
御部の動作を示すタイミングチャートである。

【図２０】スタンバイサイクルにおける各ブロック２０
Ａ〜２０Ｄに関するワード線活性化制御部の動作を示す
タイミングチャートである。

【図２１】本発明による半導体メモリ装置を利用した電
子機器の一実施例としての携帯電話機の斜視図である。

【図２２】図２１の携帯電話機６００の電気的構成を示
すブロック図である。

【符号の説明】

１０…データ入出力バッファ ２０…メモリセルアレイ ２０Ａ〜２０Ｄ…ブロック ２２Ａ〜２２Ｄ…メモリセルサブアレイ ２４Ａ〜２４Ｄ…行デコーダ ２６Ａ〜２６Ｄ…列デコーダ ２８Ａ〜２８Ｄ…ゲート ３０Ａ〜３０Ｄ…行プリデコーダ ３４，３６…スイッチ＆ラッチ回路 ３８…判定回路 ４０Ａ〜４０Ｄ…ブロックコントローラ ４２…外部アクセス実施信号発生回路 ４４…リフレッシュ実施信号発生回路 ４６…リセット信号発生回路 ５０Ａ〜５０Ｄ…リフレッシュ要求信号発生回路 ６０…アドレスバッファ ７０…リフレッシュタイマ ９０…リフレッシュカウンタコントローラ ９２…４入力ＮＯＲゲート ９４…ＮＡＮＤゲート ９６…遅延回路 ９８…インバータ １００…リフレッシュカウンタ １３０…行アドレス遷移検出回路（ＲＡＴＤ回路） １３１…遷移検出回路 １３２…インバータ １３３，１３４…パルス発生回路 １３５…ＯＲゲート １３８…１２入力ＯＲゲート ３００…メモリチップ ４１０…ＲＳラッチ ４１１…インバータ ４２０…セット信号生成回路 ４２１…インバータ ４２２…デコーダ ４２３，４２６，４２８…ＡＮＤゲート ４２５…遅延回路 ４２９…パルス発生回路 ４３０…リセット信号生成回路 ４３１…インバータ ４３２…ＡＮＤゲート ４３４，４３８…パルス発生回路 ４３６…３入力ＯＲゲート ５１０…ＡＮＤゲート ５１１…パルス発生回路 ５１２…インバータ ５２０…リフレッシュ要求信号制御回路 ５２１…インバータ ５２２…デコーダ ５２３…ＡＮＤゲート ５２５…遅延回路 ５２６…ＮＡＮＤゲート ５２８…ＮＯＲゲート ６００…携帯電話機 ６１０…本体部 ６１２…キーボード ６１４…液晶表示部 ６１６…受話部 ６１８…本体アンテナ部 ６２０…蓋部 ６２２…送話部 ６３０…ＣＰＵ ６３２…ＬＣＤドライバ ６４０…ＳＲＡＭ ６４２…ＶＳＲＡＭ ６４４…ＥＥＰＲＯＭ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/406

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 半導体メモリ装置であって、 ダイナミック型のメモリセルがマトリクス状に配列され
   た複数のメモリセルブロックと、 前記複数のメモリセルブロックのうちの任意の１つのメ
   モリセルブロックを選択するためのブロックアドレス
   と、選択されたメモリセルブロック内の複数本のワード
   線のうちの１本を選択するための行アドレスと、を含む
   アドレスが入力されるアドレス入力部と、 前記アドレスに従って選択されるメモリセルに対応する
   データを入出力するためのデータ入出力部と、ワ ード線の活性化を制御するためのワード線活性化制御
   部と、 を備え、 前記ワード線活性化制御部は、 前記行アドレスに変化があるか否かを検出するための行
   アドレス遷移検出部を備えており、 前記ワード線活性化制御部は、 （ａ）前記メモリセルに対し、データの読み出しまたは
   書き込みが可能なサイクルであって、同じ行アドレスを
   含むアドレスを用いる前記サイクルが連続し、前記連続
   するサイクルにおいて前記行アドレスの変化が前記行ア
   ドレス遷移検出部によって検出されない第１の場合に
   は、 前記連続するサイクルのうちの最初のサイクルにおいて
   活性化された第１のメモリセルブロック内のワード線
   を、非活性化することなく前記連続するサイクルのうち
   の最終のサイクルまで活性化した状態で保持し、 （ｂ）前記第１のメモリセルブロック内のワード線が活
   性化状態となっているときに、前記第１のメモリセルブ
   ロックに対してリフレッシュが要求された第２の場合に
   は、 前記第１のメモリセルブロックにおいてデータの読み出
   しまたは書き込みが実行されていないことを条件に、前
   記第１のメモリセルブロック内の活性化状態のワード線
   を非活性化させ、 （ｃ）前記第１のメモリセルブロックに対してリフレッ
   シュが要求された後の所定期間内に、前記第１のメモリ
   セルブロックに対してデータの読み出しまたは書き込み
   が要求された第３の場合には、 前記第１のメモリセルブロックにおけるリフレッシュの
   実行を延期して、前記第１のメモリセルブロック内にお
   いてデータの読み出しまたは書き込みを実行するための
   ワード線を活性化させることを特徴とする半導体メモリ
   装置。
2. 【請求項２】 請求項１記載の半導体メモリ装置であっ
   て、 前記アドレス入力部には、前記行アドレスとともに列ア
   ドレスも同時に入力され、 前記行アドレスは、複数ビットで構成される前記アドレ
   スのうちの上位にある複数のビットに割り当てられてい
   る、半導体メモリ装置。
3. 【請求項３】 請求項１または２記載の半導体メモリ装
   置であって、 前記第１のメモリセルブロックに対してリフレッシュが
   要求された後の前記所定期間は、前記第１のメモリセル
   ブロックにおけるプリチャージに必要な期間とほぼ等し
   い、半導体メモリ装置。
4. 【請求項４】 請求項１ないし３のいずれかに記載の半
   導体メモリ装置であって、 前記ワード線活性化制御部は、 前記第１の場合には、 前記最初のサイクルにおいて活性化された第１のメモリ
   セルブロック内のワード線を、非活性化することなく前
   記最終のサイクルまで活性化した状態で保持するととも
   に、 さらに、前記最初のサイクルより後で前記最終のサイク
   ル以前の任意のサイクルにおいて、前記第１のメモリセ
   ルブロックとは異なる任意の第２のメモリセルブロック
   内のメモリセルに対し、データの読み出しまたは書き込
   みを実行した場合には、 前記任意のサイクルにおいて活性化された前記第２のメ
   モリセルブロック内のワード線を、非活性化することな
   く前記最終のサイクルまで活性化した状態で保持し、 前記第２の場合であって、前記第１のメモリセルブロッ
   クに対してリフレッシュが要求されるとともに、前記第
   ２のメモリセルブロックに対してリフレッシュが要求さ
   れる場合には、 前記第２のメモリセルブロックにおいてデータの読み出
   しまたは書き込みが実行されていないことを条件に、前
   記第２のメモリセルブロック内の活性化状態のワード線
   を非活性化させる、半導体メモリ装置。
5. 【請求項５】 ダイナミック型のメモリセルがマトリク
   ス状に配列された複数のメモリセルブロックと、前記複
   数のメモリセルブロックのうちの任意の１つのメモリセ
   ルブロックを選択するためのブロックアドレスと、選択
   されたメモリセルブロック内の複数本のワード線のうち
   の１本を選択するための行アドレスと、を含むアドレス
   が入力されるアドレス入力部と、前記アドレスに従って
   選択されるメモリセルに対応するデータを入出力するた
   めのデータ入出力部と、を備える半導体メモリ装置にお
   いて、ワード線の活性化を制御するための方法であっ
   て、 （ａ）前記メモリセルに対し、データの読み出しまたは
   書き込みが可能なサイクルであって、同じ行アドレスを
   含むアドレスを用いる前記サイクルが連続し、前記連続
   するサイクルにおいて前記行アドレスの変化が検出され
   ない第１の場合には、 前記連続するサイクルのうちの最初のサイクルにおいて
   活性化された第１のメモリセルブロック内のワード線
   を、非活性化することなく前記連続するサイクルのうち
   の最終のサイクルまで活性化した状態で保持し、 （ｂ）前記第１のメモリセルブロック内のワード線が活
   性化状態となっているときに、前記第１のメモリセルブ
   ロックに対してリフレッシュが要求された第２の場合に
   は、 前記第１のメモリセルブロックにおいてデータの読み出
   しまたは書き込みが実行されていないことを条件に、前
   記第１のメモリセルブロック内の活性化状態のワード線
   を非活性化させ、 （ｃ）前記第１のメモリセルブロックに対してリフレッ
   シュが要求された後の所定期間内に、前記第１のメモリ
   セルブロックに対してデータの読み出しまたは書き込み
   が要求された第３の場合には、 前記第１のメモリセルブロックにおけるリフレッシュの
   実行を延期して、前記第１のメモリセルブロック内にお
   いてデータの読み出しまたは書き込みを実行するための
   ワード線を活性化させることを特徴とするワード線の活
   性化制御方法。