JP4532481B2 - 半導体メモリ - Google Patents
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Description
本発明の第1の形態の好ましい例では、スイッチ回路は、nMOSトランジスタで構成されている。nMOSトランジスタのゲートに供給されるスイッチ制御信号の高レベル電圧は、昇圧電圧生成回路により生成される昇圧電圧である。このため、スイッチ回路をオンさせるためには、昇圧電圧生成回路の動作が必要であり、半導体メモリ全体の消費電力は大きくなる。しかし、本発明では、上述したようにパーシャルリフレッシュモード中に動作するスイッチ回路の数が少ないため、消費電力の削減効果を大きくできる。
本発明の第1の形態の好ましい別の例では、リフレッシュアドレスカウンタは、メモリセルをリフレッシュするためのリフレッシュアドレスを順次生成する。パーシャル領域に含まれるメモリブロックは、アドレスマップの中でアドレスの小さい側に割り当てられる。リフレッシュアドレスカウンタは、パーシャルリフレッシュモード中に、上位の少なくとも1ビットが低レベルに固定されたリフレッシュアドレスを出力する。このため、半導体メモリを使用するユーザの使い勝手を損なうことなく、パーシャルリフレッシュモード中の消費電力が低い半導体メモリを提供できる。
本発明の第2の形態の好ましい例では、モードレジスタは、パーシャル領域の大きさを変更するために、半導体メモリの外部から設定される。偶数番目のデコード回路に対応するメモリセルは、設定可能な複数のパーシャル領域に含まれる。奇数番目のデコード回路に対応するメモリセルは、設定可能な複数のパーシャル領域に含まれない。このため、設定されたパーシャル領域の大きさに依存せず、パーシャルリフレッシュモード中の消費電力を削減できる。
擬似SRAMは、コマンド制御回路10、モードレジスタ12、リフレッシュタイマ14、リフレッシュアドレスカウンタ16、昇圧電圧生成回路18、アドレス入力回路20、データ入出力回路22、動作制御回路24、リフレッシュ制御回路26、アドレス切替回路28およびメモリコア30を有している。なお、図1では、本発明の説明に必要な主要な信号のみを示している
コマンド制御回路10は、外部端子から供給されるコマンド信号CMD(例えば、チップイネーブル信号/CE、書き込みイネーブル信号/WE、出力イネーブル信号/OEなど)を受信する。コマンド制御回路10は、受信したコマンド信号CMDに応じて、読み出し動作を実行するための読み出し制御信号RDZおよび書き込み動作を実行するための書き込み制御信号WRZ等を出力する。また、コマンド制御回路10は、コマンド信号CMDがパーシャルリフレッシュモードを示すときに、モードレジスタ12に設定された内容に応じてパーシャルリフレッシュモード信号PMDZを活性化する。
アドレス入力回路20は、アドレス端子から供給されるアドレス信号AD0-20を受信し、受信した信号をコラムアドレス信号CA0-8およびロウアドレス信号RA9-20として出力する。ロウアドレス信号RA9-20は、読み出し動作および書き込み動作においてワード線WLを選択するために供給される。コラムアドレス信号CAは、読み出し動作および書き込み動作において後述するビット線BL、/BLを選択するために供給される。
動作制御回路24は、読み出し制御信号RDZ、書き込み制御信号WRZおよびリフレッシュ開始信号RSZのいずれかを受けたときに、メモリコア30の動作を制御する複数の制御信号を出力する。制御信号として、ワード線WLの活性化タイミングを決める信号、センスアンプの活性化タイミングを決める信号(図6のPSA、NSA)、相補のビット線BL、/BLのプリチャージタイミング(イコライズタイミング)を決める信号(図6のBRS)、およびビット線BL、/BLをセンスアンプ等の制御回路に接続する信号(図6のBTL、BTR)等がある。動作制御回路24は、外部から供給される読み出しコマンドおよび書き込みコマンド(コマンド信号CMD)と、内部で発生するリフレッシュコマンド(リフレッシュ要求信号RQ)のどちらを優先させるかを決めるアービタの機能も有している。動作制御回路24は、リフレッシュコマンドに応答してリフレッシュ動作を実行するときに、リフレッシュ信号REFZを活性化(高レベル)する。
ワードデコーダWDECは、後述するロウブロックRBLKを選択するためのロウデコーダ(図示せず)、メインワードデコーダMWD、およびワード線WLを選択するためのサブワードデコーダSWDを有している。メインワードデコーダMWDは、内部ロウアドレス信号IRA11-16に応じて後述するメインワード線MWLXのいずれかを選択し、選択したメインワード線MWLXを動作制御回路24からの制御信号に同期して低レベルに変化させる。サブワードデコーダSWDは、活性化されたメインワード線MWLXに対応する4本のワード線WLの一つを、内部ロウアドレス信号IRA9-10に応じて選択する。コラムデコーダCDECは、コラムアドレス信号CA0-8に応じて、ビット線BL、/BLとローカルデータバス線LDB、/LDBとをそれぞれ接続するコラムスイッチCSWをオンさせるコラム線信号CLを出力する(図6参照)。
図2は、図1に示したメモリコア30の詳細を示している。図中の網掛け部分には、複数の回路ブロックに共通の回路および配線の接続部等が形成されている。メモリコア30は、4ビットの内部ロウアドレス信号IRA17-20に応じて選択される16個のロウブロックRBLK0-RBLK15(メモリブロック)を有している。ロウブロックRBLK0-RBLK15は、図の縦方向Yに沿って配置されている。ロウアドレス信号の小さい側に対応するロウブロックRBLK0-1は、縦方向Yの両側にそれぞれ配置されている。制御回路CNTは、互いに隣接するロウブロックRBLKの間と、縦方向Yの両側に位置するロウブロックRBLK0-1の外側に、セルアレイARYにそれぞれ対応して配置されている。制御回路CNTは、スイッチ回路SWを介してセルアレイARYに接続されている。制御回路CNTおよびスイッチ回路SWの詳細は、後述する図6で説明する。
図5は、図2に示した太い破線枠A内の詳細を示している。各ロウブロックRBLK0-15は、図の上下に隣接するスイッチ回路SWを介して制御回路CNT(センスアンプ等)に接続されている。具体的には、メモリセルMCは、相補のビット線BL、/BLおよびスイッチ回路SWを介して制御回路CNTに接続されている。図の横方向に並ぶスイッチ回路SWの列は、ビット線制御信号BTL(または、BTR)に応じて、それぞれ同時に動作する。
スイッチ回路SWは、制御回路CNTを二つのロウブロックRBLKで使用するために設けられている。互いに隣接する二つのロウブロックRBLKの一方がアクセスされるときに、これ等ロウブロックRBLKに共有される各制御回路CNTに対応する一対のスイッチ回路SWの一方は、ビット線制御信号BTL、BTRに応じてオフされる。ロウブロックRBLKがアクセスされないとき、各制御回路CNTに対応する一対のスイッチ回路SWは、ともにオンしている。一方、一つのロウブロックRBLKに占有される各制御回路CNTに対応するスイッチ回路SWは、ロウブロックRBLKのアクセス・非アクセスに拘わらず常にオンしている。
図6は、図5に示した太い破線枠B内の詳細を示している。制御回路CNTは、プリチャージ回路PRE、センスアンプSAおよびコラムスイッチCSWで構成される。セルアレイARYのビット線BL、/BLは、上述したように、ビット線制御信号BTL、BTRで制御されるビット線制御スイッチBT(スイッチ回路SW)を介して制御回路CNTに接続されている。
センスアンプSAは、電源端子が動作制御回路24から出力されるセンスアンプ活性化信号PSA、NSAの信号線にそれぞれ接続されたラッチ回路で構成されている。センスアンプ活性化信号PSA、NSAの信号線は、ラッチ回路を構成するpMOSトランジスタおよびnMOSトランジスタのソースにそれぞれ接続されている。センスアンプSAは、動作制御回路24からの制御信号に同期して動作し、ビット線BL、/BL上のデータの信号量を増幅する。
以上、本実施形態では、パーシャルリフレッシュモード中にオンしているビット線制御スイッチBTに接続されたロウブロックRBLK0-1を、パーシャル領域に含めることで、パーシャルリフレッシュモード中にオン/オフ動作するビット線制御スイッチBTの数を少なくできる。この結果、パーシャルリフレッシュモード中の消費電力(スタンバイ電流)を削減できる。特に、ビット線制御スイッチBTを構成するnMOSトランジスタは、ゲートで昇圧電圧VPPを受けるため、消費電力の削減効果は大きい。
リフレッシュアドレスカウンタ16は、モードレジスタ12の設定値に応じて、リフレッシュアドレス信号RFAの上位ビットRFA18-20の少なくとも1ビットを低レベルに固定する。すなわち、パーシャル領域(1/2、1/4、1/8パーシャルモード)は、アドレスマップの中でアドレスの小さい側に割り当てられる。このため、擬似SRAMを使用するユーザの使い勝手を損なうことなく、パーシャルリフレッシュモード中の消費電力を削減できる。
図の横方向に並ぶ偶数番目のサブワードデコーダSWD0(またはSWD1)は、互いに同じサブワードデコード信号SWD0Z、SWD0X(またはSWD1Z、SWD1X)を受けて動作する。図の横方向に並ぶ奇数番目のサブワードデコーダSWD2(またはSWD3)は、互いに同じサブワードデコード信号SWD2Z、SWD2X(またはSWD3Z、SWD3X)を受けて動作する。換言すれば、偶数番目のサブワードデコーダSWD0-1は、互いに同じアドレスが割り当てられ、奇数番目のサブワードデコーダSWD2-3は、互いに同じアドレスが割り当てられている。偶数番目のサブワードデコーダSWD0-1と奇数番目のサブワードデコーダSWD2-3とは互いに異なるアドレスが割り当てられている。
この実施形態の半導体メモリは、第1の実施形態と同様に、シリコン基板上にCMOSプロセスを使用して擬似SRAMとして形成されている。この擬似SRAMは、例えば、メモリ容量が32Mビット(2Mアドレス×16I/O)であり、携帯電話等の携帯機器に搭載されるワークメモリに使用される。
なお、上述した実施形態では、本発明を、16個のロウブロックRBLK0-15を有する擬似SRAMに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明は、3個以上のロウブロックRBLKを有する擬似SRAMに適用できる。特に、4個のロウブロックRBLKを有する擬似SRAMに適用した場合、全てのパーシャルモード(1/2、1/4、1/8)において、パーシャル領域を、メモリコアの両端のロウブロックRBLK0-1のみに設定できるため、第2の実施形態の構成で顕著な効果を有する。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
Claims (11)
- ダイナミックメモリセルを有し、一方向に沿って配置され、同時に動作しない3以上のメモリブロックと、
互いに隣接するメモリブロックの間にそれぞれ配置され、これ等隣接するメモリブロックで共有され、隣接するメモリブロックの一方の動作に同期して動作する制御回路と、
前記一方向の両端に配置されるメモリブロックの外側にそれぞれ配置され、これ等メモリブロックの動作に同期してそれぞれ動作する制御回路と、
前記各制御回路を、この制御回路に隣接する前記メモリブロックに接続するスイッチ回路と、
前記メモリセルの一部のデータのみを保持するパーシャルリフレッシュモード中に、前記両端のメモリブロックの外側に位置する前記制御回路に対応する前記スイッチ回路を常時オンする動作制御回路とを備え、
前記パーシャルリフレッシュモード中にリフレッシュ動作が実行されるメモリブロックを示すパーシャル領域は、前記両端のメモリブロックを含んで設定されることを特徴とする半導体メモリ。 - 請求項1の半導体メモリにおいて、
前記制御回路は、センスアンプであり、
前記スイッチ回路は、各前記メモリブロックの前記メモリセルに接続されたビット線を前記センスアンプに接続するビット線制御スイッチであることを特徴とする半導体メモリ。 - 請求項1の半導体メモリにおいて、
前記制御回路は、プリチャージ回路であり、
前記スイッチ回路は、前記各メモリブロックの前記メモリセルに接続されたビット線を前記プリチャージ回路に接続するビット線制御スイッチであることを特徴とする半導体メモリ。 - 請求項1の半導体メモリにおいて、
前記制御回路は、ビット線をデータバス線に接続するコラムスイッチであり、
前記スイッチ回路は、前記各メモリブロックの前記メモリセルに接続されたビット線を前記コラムスイッチに接続するビット線制御スイッチであることを特徴とする半導体メモリ。 - 請求項1の半導体メモリにおいて、
外部電源電圧より高い昇圧電圧を生成する昇圧電圧生成回路を備え、
前記スイッチ回路は、nMOSトランジスタで構成され、
前記nMOSトランジスタのゲートに供給されるスイッチ制御信号の高レベル電圧は、昇圧電圧であることを特徴とする半導体メモリ。 - 請求項1の半導体メモリにおいて、
前記パーシャル領域の大きさを変更するために、半導体メモリの外部から設定されるモードレジスタを備え、
前記両端のメモリブロックは、設定可能な複数のパーシャル領域に含まれることを特徴とする半導体メモリ。 - 請求項1の半導体メモリにおいて、
前記メモリセルをリフレッシュするためのリフレッシュアドレスを順次生成するリフレッシュアドレスカウンタを備え、
前記パーシャル領域に含まれる前記メモリブロックは、アドレスマップの中でアドレスの小さい側に割り当てられ、
前記リフレッシュアドレスカウンタは、前記パーシャルリフレッシュモード中に、上位の少なくとも1ビットが低レベルに固定された前記リフレッシュアドレスを出力することを特徴とする半導体メモリ。 - ダイナミックメモリセルを有し、一方向に沿って配置される偶数個のセルアレイと、
互いに隣接するセルアレイの間および前記一方向の両端に配置されるセルアレイの外側にそれぞれ配置されるデコード回路と、
前記一方向に沿って配線され、前記各デコード回路に共通に接続され、第1ロウアドレス信号に応じて活性化されるメインワード線と、
前記一方向に沿って配線され、前記各デコード回路および対応するセルアレイのメモリセルに接続されたサブワード線と、
前記一方向の交差方向に沿って配線され、前記デコード回路にそれぞれ接続され、第2ロウアドレス信号に応じて活性化されるサブワードデコード信号線とを備え、
前記一方向の端から奇数番目のデコード回路は、互いに同じアドレスが割り当てられた前記サブワードデコード信号線に接続され、
前記一方向の端から偶数番目のデコード回路は、互いに同じアドレスが割り当てられた前記サブワードデコード信号線に接続され、
奇数番目のデコード回路と偶数番目のデコード回路とは、互いに異なるアドレスが割り当てられた前記サブワードデコード信号線に接続され、
活性化された前記メインワード線と活性化された前記サブワードデコード信号線の交差部分に位置するデコード回路は、対応するサブワード線を活性化し、
前記セルアレイの間に配置されるデコード回路は、両側に隣接するセルアレイに配線された前記サブワード線にデコード信号を出力する第1ドライバを備え
前記一方向の両端のセルアレイの外側に配置されるデコード回路は、隣接するセルアレイに配線された前記サブワード線にデコード信号を出力し、前記第1ドライバと同じ回路構成の第2ドライバを備え、
前記メモリセルの一部のデータのみを保持するパーシャルリフレッシュモード中にリフレッシュ動作が実行される前記メモリセルを示すパーシャル領域は、偶数番目のデコード回路のドライバに接続されたメモリセルを対象に設定されていることを特徴とする半導体メモリ。 - 請求項8の半導体メモリにおいて、
上位アドレスである前記第1ロウアドレス信号をデコードし、前記メインワード線を活性化するメインデコーダと、
メインデコーダの出力に応じて下位アドレスである前記第2ロウアドレス信号をデコードし、前記サブワード線を活性化するサブデコーダとを備え、
前記デコード回路は、サブデコーダであることを特徴とする半導体メモリ。 - 請求項8の半導体メモリにおいて、
前記サブワード線は、前記メモリセルの転送トランジスタのゲートに接続されることを特徴とする半導体メモリ。 - 請求項8の半導体メモリにおいて、
前記パーシャル領域の大きさを変更するために、半導体メモリの外部から設定されるモードレジスタを備え、
前記偶数番目のデコード回路に対応するメモリセルは、設定可能な複数のパーシャル領域に含まれ、
前記奇数番目のデコード回路に対応するメモリセルは、設定可能な複数のパーシャル領域に含まれないことを特徴とする半導体メモリ。
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