JP4594015B2 - ワードライン活性化方法及び半導体メモリ装置 - Google Patents

Description

本発明は、半導体メモリ装置に関するものであり、さらに詳細には、キャパシタに電荷の形態で格納される情報を有するダイナミックランダムアクセスメモリ(ＤＲＡＭ)に関するものである。

コンピュータの記憶装置として多用される半導体メモリには、ランダムアクセス記憶装置であるＲＡＭと読出専用記憶装置であるＲＯＭがあり、ＲＡＭには、一般的にダイナミックＲＡＭであるＤＲＡＭとスタティックＲＡＭであるＳＲＡＭがある。

ＳＲＡＭは値が高い一方、処理速度はＤＲＡＭに比べて速く動作される特性を示すので、速い処理速度が必要な小規模の外部および内部キャッシュ記憶装置に使用されており、ＤＲＡＭはキャッシュ記憶装置に比べて多少速度が遅いことが許容される一般的な記憶装置に使用される。

ＤＲＡＭは、電源が遮断された場合に、格納されている情報が消滅する特性がある揮発性記憶装置であり、時間が経過すれば蓄積されていた電荷が減少するので、電源が遮断されなくても格納されていた情報が自然に消滅する短所がある。したがって、一定時間ごとに記憶された情報を維持するためにリフレッシュが必要であり、このための制御回路がシステム側に搭載されなければならない。しかし、ＤＲＡＭは、電力消耗が少なく、価格が低く、集積度が非常に高いので、大容量の記憶装置として多用されている。

図１は、一般的な半導体メモリ装置のブロック図である。

図１のようなワードライン活性化構造を有する半導体メモリ装置は、特許文献１、２および３に詳しく開示されている。

図１を参照すれば、ＤＲＡＭ装置は、行と列のマトリックス構造に配列された複数個のサブメモリセルアレイ４０ａ、４０ｂ、４０ｃ、４０ｄを含み、各サブメモリセルアレイ４０ａ、４０ｂ、４０ｃ、４０ｄは、複数個のワードライン(一部のみ図示)、複数個のビットライン対(不図示)、および、ワードラインとビットラインの交差領域に配列された複数個のメモリセル(不図示)を有する。

各ビットライン方向に配列されたサブメモリセルアレイ４０ａ、４０ｂ、４０ｃ、４０ｄの間にはセンスアンプ５０ａ、５０ｂ、５０ｃ、５０ｄが配置される。センスアンプ５０ａ、５０ｂ、５０ｃ、５０ｄは、隣接したサブメモリセルアレイ４０ａ、４０ｂ、４０ｃ、４０ｄによって共有される。

続いて、図１を参照すれば、各サブメモリセルアレイ４０ａ、４０ｂ、４０ｃ、４０ｄの両側にはワードライン方向にワードラインドライバ（ｓｕｂ−ｗｏｒｄ ｌｉｎｅ ｄｒｉｖｅｒ；ＳＷＤ）；３０ａ、３０ｂ、３０ｃが配置される。

各ワードラインドライバ３０ａ、３０ｂ、３０ｃは、ＷＬＥ（Ｗｏｒｄ ｌｉｎｅ Ｅｎａｂｌｅ）発生器２４からのＷＬＥｊ信号及びＰＸＩ発生器２２からのＰＸｉ信号に応答して対応するワードラインを選択する。ビットライン方向に隣接したワードラインドライバの間にはコンジャンクション領域(ｃｏｎｊｕｎｃｔｉｏｎ ｒｅｇｉｏｎ）６０ａ、６０ｂ、６０ｃが配置される。

図１に示したように、ロウアクティブコマンドが印加され、ロウデコーダ２０のアドレスデコーディングによってＰＸ＜０＞とＷＬＥ＜０＞が選択されれば、ワードラインドライバ３０ａとワードラインドライバ３０ｃが駆動されて、入力されたアドレスに対応するワードラインが活性化される。

また、図１に図示しないが、ロウアクティブ(Ｒｏｗ Ａｃｔｉｖｅ)コマンドが印加され、ロウデコーダ２０のアドレスデコーディングによってＰＸ＜０＞とＷＬＥ＜０＞が選択されれば、ワードラインドライバ３０ａとワードラインドライバ３０ｂとワードラインドライバ３０ｃが駆動されて、入力されたアドレスに対応するワードラインＷＬ＜０＞が活性化される。

図１において、ワードラインは、ワードラインセグメントＷＬ＜０＿１＞とワードラインセグメントＷＬ＜０＿２＞との二つのワードラインセグメントに区分されており、これら二つのワードラインセグメントが各々ワードラインドライバ３０ａとワードラインドライバ３０ｃの駆動によって同時に活性化される。

メモリデバイス動作及び使用において、電流消耗量は重要な考慮事項であり、したがって、メモリの設計時に電流の量を減らすことは設計者の主要関心事のうちの一つである。

ところが、図１に示したように、従来の半導体メモリ装置は、コマンドデコーダによってデコーディングされたロウアクティブ(ｒｏｗ ａｃｔｉｖｅ)信号によってアドレスが入力され、アドレスに対応するワードラインの全体が活性化される。

ところで、半導体メモリ装置のワードラインが活性化され、それによって活性化されるサブメモリセルアレイのすべてを対象としてデータを読み出しおよび書き込むことではない。すなわち、実際にデータの読み出し又は書き込みを行うサブメモリセルアレイのみを活性化するのではなく、メモリセルアレイ中の同一のロウ(ｒｏｗ)を有するすべてのサブメモリセルアレイが活性化される。したがって、データの読み出しおよび書き込みのために必要なワードラインの一部のみを活性化して使おうとする場合にも、ワードラインの全体を活性化しなければならないので、ワードラインの一部のみを活性化して使う場合に比べて多い消費電流が必要になる。

したがって、前記のように、このような消費電流問題を解消するためにメモリ使用者が一度にメモリの特定部分を使うか、半分または１／４を使うことを可能にする方法が提案されている。メモリの消費電流を減らすために、一度にメモリの一部分のみを活性化する方法のうちには特定ワードライン領域のみを活性化する方法がある。

特定ワードライン領域のみを活性化する方法では、一般的にデータの読み出しおよび書き込み動作が必要なセンスアンプ領域を設定し、該当センスアンプ領域に対応するワードラインのみを活性化する。このために、該当センスアンプ領域を選択するための追加アドレス入力が必要になる。例えば、センスアンプ領域を二つに、ワードライン領域も二つに分ける場合には一つの追加アドレスが必要になり、これらを４個に分ける場合には二つの追加アドレス入力が必要になる。

しかし、このような方法は電流を減少させる効果がある一方で、活性化領域を区分するための追加アドレスが必要であり、アドレスの追加はアドレスピンの追加や信号線の追加などをもたらし、チップの設計を複雑にするという問題点がある。

また、格納されたデータを維持する動作であるリフレッシュ動作において、区分された各ワードライン領域を同時にリフレッシュするための別途の回路が必要になる。
大韓民国公開特許第１０−２００２−３３８８３号 大韓民国公開特許第１０−２００２−８４８９３号 大韓民国特許出願第１０−２００２−３６２５２号

本発明は、前記の問題点に鑑みてなされたもので、本発明の目的は、ピンを追加しなくても、ワードラインを部分的に活性化することができる半導体メモリ装置を提供することにある。

前記の目的を達成するため、本発明に係る半導体メモリ装置のワードライン活性化方法は、コマンドとロウアドレスが入力される段階と、前記入力されたロウアドレスをデコーディングしてロウアドレスに対応するワードラインを選択する段階と、前記入力されたコマンドをデコーディングして前記選択されたワードラインの複数個のセグメントのうちの一部を選択して活性化する段階とを含むことを特徴とする。

望ましい実施形態において、前記ワードライン活性化方法は、前記選択されたワードラインの全体を同時にリフレッシュする段階を含む。

前記の目的を達成するため、本発明に係る半導体メモリ装置は、データを格納するためのサブメモリセルアレイと、前記サブメモリセルアレイと連結され、各々の複数のセグメントで構成される複数のワードラインと、入力されたコマンドをデコーディングするためのコマンドデコーダと、入力されたアドレスをデコーディングして前記複数のワードラインのうちのいずれか一つを選択するためのロウデコーダとを具備し、前記コマンドデコーダは、前記ロウデコーダによって選択されたワードラインの複数のセグメントのうちの一部セグメントを活性化する信号を発生する部分活性化信号発生器を具備することを特徴とする。

望ましい実施形態において、前記選択されたワードラインの二つのセグメントが同時にリフレッシュされる。

前記の目的を達成するため、本発明の他の半導体メモリ装置は、データを格納するためのサブメモリセルアレイと、前記サブメモリセルアレイと連結され、各々複数のセグメントで構成される複数のワードラインと、前記ワードラインを駆動するためにワードラインの各セグメント別に具備される複数のワードラインドライバと、コマンドをデコーディングするためのコマンドデコーダと、入力されたアドレスをデコーディングして前記複数のワードラインのうちのいずれか一つを選択するためのロウデコーダとを具備し、前記コマンドデコーダは、前記複数のワードラインドライバのうちの一部ワードラインドライバを活性化し、前記ロウデコーダによって選択されたワードラインの複数のセグメントのうちの前記活性化されたワードラインドライバによって駆動されるセグメントのみが活性化されることを特徴とする。

本発明によれば、入力されたアドレスに対応するワードラインの一部のみを活性化することができるようにすることによって、半導体メモリ装置の消耗電流を減らすことができるという長所がある。特に、アドレスピンを追加せず、コマンドによってワードラインの活性化領域を選択するようにすることによって、アドレスピンの追加によって半導体メモリ装置の設計が複雑になることを防止しながらも、消耗電流を減らすことができるという長所がある。

また、ワードラインを部分的に活性化することができるようにしながらも、リフレッシュ動作を実行することにおいては、別途の回路を追加しなくてもワードラインの全体を同時にリフレッシュすることによって回路が単純化される効果がある。

本発明は、追加アドレスの入力がなくても、ロウアドレスによって、選択されたワードラインの一部のみを活性化する方法に関するものである。

以下、添付図面を参照して本発明の実施形態を詳細に説明する。

以下では、本発明の一実施形態として、各ワードラインごとに二つのワードラインセグメントを有し、前記ワードラインのワードラインセグメントのうちの一つのワードラインセグメントのみを活性化するためのコマンドと、その残りを活性化するためのコマンドを有する半導体メモリ装置を例として説明する。

図２Ａは、本発明の実施形態としてのワードライン部分活性化コマンドを有する半導体メモリ装置の構成を示す図面であり、図２Ｂは、図２Ａにおけるコマンドデコーダ１０の構成を示す図面であり、図３は、本発明の実施形態としてのワードライン部分活性化コマンドを有する半導体メモリ装置のブロック図である。

図２Ａに示すように、本発明の望ましい実施形態としての半導体メモリ装置は、コマンドデコーダ１０、ロウデコーダ２０、サブワードラインドライバ３０、およびメモリセルアレイ４０を含む。

図３に示すように、メモリセルアレイ４０は、サブメモリセルアレイ４０ａ〜４０ｄを含み、サブワードラインドライバ３０は、サブワードラインドライバ３０ａ〜３０ｃだけではなく、コンジャンクション領域（ｃｏｎｊｕｎｃｔｉｏｎ ｒｅｇｉｏｎｓ）６０ａ〜６０ｃを含む。センスアンプ５０ａ〜５０ｄは、サブワードラインドライバ３０ａ〜３０ｃの片側に隣接してワードラインＷＬ方向に配置される。

図２Ｂに示すように、コマンドデコーダ１０は、チップ選択信号／ＣＳ、行アドレスストローブ信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳ、書き込みイネーブル信号／ＷＥ信号をデコーディングしてワードライン全体選択命令ＰＲ、第１セグメント選択命令ＰＲ１、第２セグメント選択命令ＰＲ２を発生するデコーダ１１と、ワードライン全体選択命令ＰＲ、第１セグメント選択命令ＰＲ１、第２セグメント選択命令ＰＲ２を入力としてアクティブマスタ信号ＰＲＤ、第１部分ワードライン選択信号ＰＡ１、第２部分ワードライン選択信号ＰＡ２を出力する部分活性化信号発生器１２で構成される。

本発明の実施形態としての半導体メモリ装置は、ロウデコーダ２０によって選択されたワードラインの全体を活性化する命令ＰＲ以外にもワードラインの一部を活性化する命令ＰＲ１、ＰＲ２を有する。すなわち、この半導体メモリ装置は、ロウデコーダ２０のデコーディングによってＰＸ＜０＞とＷＬＥ＜０＞に対応するワードラインＷＬ＜０＞が選択される時に、その選択されるワードラインＷＬ＜０＞の全体を活性化するためのワードライン全体選択命令ＰＲ以外に、アドレスデコーディングによって選択されたワードラインＷＬ＜０＞の二つのワードラインセグメントＷＬ＜０＿１＞、ＷＬ＜０＿２＞のうちの一つのワードラインセグメントＷＬ＜０＿１＞のみを活性化する第１セグメント選択命令ＰＲ１と、残りのワードラインセグメントＷＬ＜０＿２＞を活性化する第２セグメント選択命令ＰＲ２とを有する。

図４Ａないし図４Ｃは、各々ワードラインの全体選択命令ＰＲ、第１セグメント選択命令ＰＲ１、第２セグメント選択命令ＰＲ２を発生させる／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ信号の論理レベル値を示す図面である。

図４Ａないし図４Ｃに示したように、本発明の実施形態としての半導体メモリ装置では、／ＣＳの論理値がロー、／ＲＡＳの論理値がロー、／ＣＡＳの論理値がハイ、／ＷＥの論理値がハイの場合に、ワードライン全体選択命令ＰＲになり、／ＣＳの論理値がロー、／ＲＡＳの論理値がハイ、／ＣＡＳの論理値がハイ、／ＷＥの論理値がローの場合に、第１セグメント選択命令ＰＲ１になり、／ＣＳの論理値がロー、／ＲＡＳの論理値がハイ、／ＣＡＳの論理値がハイ、／ＷＥの論理値がハイの場合に、第２セグメント選択命令ＰＲ２になる。

入力されたアドレスに対応するワードラインＷＬ＜０＞が選択されれば、ワードライン全体選択命令ＰＲと第１セグメント選択命令ＰＲ１と第２セグメント選択命令ＰＲ２によって、選択されたワードラインＷＬ＜０＞のワードラインセグメントＷＬ＜０＿１＞、ＷＬ＜０＿２＞の全部を活性化するか、または一部のみを活性化するかが決められる。

図５は、本発明の実施形態としての半導体メモリ装置の動作を説明するためのタイミング図である。

アドレスとともにワードライン全体選択命令ＰＲが入力された場合の動作を図２Ａないし図５を参照して説明する。

まず、／ＣＳの論理値がロー、／ＲＡＳの論理値がロー、／ＣＡＳの論理値がハイ、/ＷＥの論理値がハイレベルでコマンドデコーダ１０に入力されれば、デコーダ１１は、ワードライン全体選択命令ＰＲを部分活性化信号発生器１２に出力し、部分活性化信号発生器１２は、アクティブマスタ信号ＰＲＤ、第１部分ワードライン選択信号ＰＡ１、第２部分ワードライン選択信号ＰＡ２の全部をハイレベルとして出力する。

このうちのアクティブマスタ信号ＰＲＤは、ロウデコーダ２０に入力され、第１部分ワードライン選択信号ＰＡ１、第２部分ワードライン選択信号ＰＡ２はワードラインドライバ３０に入力される。

アクティブマスタ信号ＰＲＤがロウデコーダ２０に入力されれば、ロウデコーダ２０は、入力されたアドレスを利用してＷＬＥ発生器２４からＷＬＥｊ信号及びＰＸＩ発生器２２からＰＸｉ信号を発生し、これにより当該入力アドレスに対応するワードラインを選択する。

図３を参照すれば、ＰＸ＜０＞とＷＬＥ＜０＞に対応するワードラインＷＬ＜０＞が選択される。ここで、ワードラインＷＬ＜０＞は、ワードラインセグメントＷＬ＜０＿１＞とワードラインセグメントＷＬ＜０＿２＞で構成される。

コマンドデコーダ１０から出力されてワードラインドライバ３０に入力される第１部分ワードライン選択信号ＰＡ１、第２部分ワードライン選択信号ＰＡ２は全部ハイレベルであるので、ワードラインセグメントＷＬ＜０＿１＞とワードラインセグメントＷＬ＜０＿２＞は全部活性化される。

アドレスとともに第１セグメント選択命令ＰＲ１が入力された場合の動作は次の通りである。

まず、／ＣＳの論理値がロー、／ＲＡＳの論理値がハイ、／ＣＡＳの論理値がハイ、／ＷＥの論理値がローレベルでコマンドデコーダ１０に入力されれば、デコーダ１１は、第１セグメント選択命令ＰＲ１を部分活性化信号発生器１２に出力し、部分活性化信号発生器１２は、アクティブマスタ信号ＰＲＤ及び第１部分ワードライン選択信号ＰＡ１をハイレベルとして出力し、第２部分ワードライン選択信号ＰＡ２をローレベルとして出力する。

アクティブマスタ信号ＰＲＤがロウデコーダ２０に入力されれば、ロウデコーダ２０は、入力されたアドレスを利用してＷＬＥ発生器２４からＷＬＥｊ信号であるＷＬＥ＜０＞及びＰＸＩ発生器２２からＰＸｉ信号であるＰＸ＜０＞を発生し、これにより当該入力アドレスに対応するワードラインＷＬ＜０＞を選択する。

コマンドデコーダ１０から出力されてワードラインドライバ３０に入力される第１部分ワードライン選択信号ＰＡ１はハイレベルであり、第２部分ワードライン選択信号ＰＡ２はローレベルであるので、ワードラインセグメントＷＬ＜０＿１＞のみが活性化され、ワードラインセグメントＷＬ＜０＿２＞は活性化されない。

アドレスとともに第２セグメント選択命令ＰＲ２が入力された場合の動作は次の通りである。

まず、／ＣＳの論理値がロー、／ＲＡＳの論理値がハイ、／ＣＡＳの論理値がハイ、／ＷＥの論理値がハイレベルでコマンドデコーダ１０に入力されれば、デコーダ１１は、第２セグメント選択命令ＰＲ２を部分活性化信号発生器１２に出力し、部分活性化信号発生器１２は、アクティブマスタ信号ＰＲＤ及び第２部分ワードライン選択信号ＰＡ２をハイレベルとして出力し、第１部分ワードライン選択信号ＰＡ１をローレベルとして出力する。

アクティブマスタ信号ＰＲＤがロウデコーダ２０に入力されれば、ロウデコーダ２０は、入力されたアドレスを利用してＷＬＥ発生器２４からＷＬＥｊ信号であるＷＬＥ＜０＞及びＰＸＩ発生器２２からＰＸｉ信号であるＰＸ＜０＞を出力し、これにより当該入力アドレスに対応するワードラインＷＬ＜０＞を選択する。

コマンドデコーダ１０から出力されてワードラインドライバ３０に入力される第１部分ワードライン選択信号ＰＡ１はローレベルであり、第２部分ワードライン選択信号ＰＡ２はハイレベルであるので、ワードラインセグメントＷＬ＜０＿２＞のみ活性化され、ワードラインセグメントＷＬ＜０＿１＞は活性化されない。

本発明の実施形態としての半導体メモリ装置は、リフレッシュ動作においてはワードライン部分活性化方法を利用せず、通常のリフレッシュ動作をする。すなわち、ロウアドレスによって選択されたワードラインに連結されたセルを同時にリフレッシュしてメモリデバイス内に格納されているデータの損失なしに、安定的にメモリデバイスが動作するようにする。特に、このようなリフレッシュ動作を実行することにおいて、別途の回路を要しない。

以上では、本発明による回路の構成及び動作を上述の説明及び図面に従って図示したが、これは、例示的な説明に過ぎず、本発明の技術的思想及び範囲を逸脱しない範囲内で多様な変化及び変更が可能であることは勿論である。

一般的な半導体メモリ装置のブロック図である。 本発明の実施形態としてのワードライン部分活性化コマンドを有する半導体メモリ装置の構成を示す図面である。 図２Ａにおけるコマンドデコーダの構成を示す図面である。 本発明の実施形態としてのワードライン部分活性化コマンドを有する半導体メモリ装置のブロック図である。 各コマンドによるメイン信号(ＰＲ、ＰＲ１、ＰＲ２)を生成する／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ信号の論理レベル値を示す図面である。 各コマンドによるメイン信号(ＰＲ、ＰＲ１、ＰＲ２)を生成する／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ信号の論理レベル値を示す図面である。 各コマンドによるメイン信号(ＰＲ、ＰＲ１、ＰＲ２)を生成する／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ信号の論理レベル値を示す図面である。 本発明の実施形態としての半導体メモリ装置の動作を説明するためのタイミング図である。

符号の説明

１０：コマンドデコーダ
２０ ロウデコーダ
２２ ＰＸＩ発生器
２４ ＷＬＥ発生器
３０ａ,３０ｂ,３０ｃ ワードラインドライバ
４０ａ,４０ｂ,４０ｃ,４０ｄ サブメモリセルアレイ
５０ａ,５０ｂ,５０ｃ,５０ｄ センスアンプ
６０ａ,６０ｂ,６０ｃ,６０ｄ コンジャンクション

Claims (15)

1. 少なくとも二つのワードラインセグメントに区分される少なくとも一つのワードラインを含む半導体メモリ装置のワードライン活性化方法において、
   複数の制御信号（／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ）を組み合わせて内部アクティブ命令を発生する段階と、
   前記発生された内部アクティブ命令が部分アクティブ命令であるか否かに従って前記ワードラインセグメントの全部、または前記ワードラインセグメントのうちのいずれか一つを活性化させる段階とを含み、
   前記部分アクティブ命令は、前記ワードラインセグメントのうちの一つを選択するために、第１セグメント選択命令（ＰＲ１）と、第２セグメント選択命令（ＰＲ２）のいずれか一つを含む
   ことを特徴とするワードライン活性化方法。
2. 前記発生された内部アクティブ命令が部分アクティブ命令である時、該当するワードラインの前記ワードラインセグメントのうちのいずれか一つのみが活性化される
   ことを特徴とする請求項１に記載のワードライン活性化方法。
3. 前記発生された内部アクティブ命令が部分アクティブ命令ではない時、該当するワードラインの前記ワードラインセグメントが全部活性化される
   ことを特徴とする請求項１に記載のワードライン活性化方法。
4. 各々が複数のワードラインセグメントで構成される複数のワードラインを含む半導体メモリ装置のワードライン活性化方法において、
   複数の制御信号（／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ）を組み合わせて発生された内部アクティブ命令が部分アクティブ命令であるか否かを判断する段階と、
   前記内部アクティブ命令が部分アクティブ命令である時、前記各ワードラインの複数のワードラインセグメントを各々選択するための部分ワードライン選択信号のうちのいずれか一つを活性化させる段階と、
   前記活性化された部分ワードライン選択信号および行アドレスに応答して、該当するワードラインに属する複数のワードラインセグメントのうちの一つを活性化させる段階とを含み、
   前記部分アクティブ命令は、前記ワードラインセグメントのうちの一つを選択するために、第１セグメント選択命令（ＰＲ１）と、第２セグメント選択命令（ＰＲ２）のいずれか一つを含む
   ことを特徴とするワードライン活性化方法。
5. 前記発生された内部アクティブ命令が部分アクティブ命令ではない時、該当するワードラインに属する複数のワードラインセグメントが全部活性化される
   ことを特徴とする請求項４に記載のワードライン活性化方法。
6. 前記ワードラインの各々は、二つのワードラインセグメントで構成される
   ことを特徴とする請求項４に記載のワードライン活性化方法。
7. 各々が複数のワードラインセグメントからなる複数のワードラインを含むメモリセルアレイと、
   内部アクティブ命令が部分アクティブ命令であるか否かを判断し、前記内部アクティブ命令が前記部分アクティブ命令である時、部分ワードライン選択信号（ＰＡ１、ＰＡ２）のいずれか一つおよびアクティブマスタ信号（ＰＲＤ）を発生し、前記内部アクティブ命令が前記部分アクティブ命令ではない時、前記部分ワードライン選択信号（ＰＡ１、ＰＡ２）および前記アクティブマスタ信号（ＰＲＤ）を発生する判断回路と、
   行アドレスおよび前記アクティブマスタ信号（ＰＲＤ）に応答して前記複数のワードラインのうちのいずれか一つを選択し、前記部分ワードライン選択信号に応答して前記選択されたワードラインの複数のワードラインセグメントのうちの一つを活性化させるワードライン選択回路とを含み、
   前記内部アクティブ命令は、複数の制御信号（／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ）の組み合わせから発生される
   ことを特徴とする半導体メモリ装置。
8. 前記アクティブ命令が部分アクティブ命令ではない時、前記判断回路は、前記部分ワードライン選択信号を全部活性化させる
   ことを特徴とする請求項７に記載の半導体メモリ装置。
9. 前記部分ワードライン選択信号が全部活性化される時、前記ワードライン選択回路は、前記選択されたワードラインの複数のワードラインセグメントを全部活性化させる
   ことを特徴とする請求項８に記載の半導体メモリ装置。
10. 前記ワードラインの各々は、二つのワードラインセグメントで構成される
    ことを特徴とする請求項７に記載の半導体メモリ装置。
11. 前記部分アクティブ命令は、前記ワードラインセグメントのうちの一つを選択するために、第１セグメント選択命令（ＰＲ１）と、第２セグメント選択命令（ＰＲ２）のいずれか一つを含む
    ことを特徴とする請求項１０に記載の半導体メモリ装置。
12. 前記アクティブマスタ信号は、前記アクティブ命令が入力されるごとに活性化される
    ことを特徴とする請求項７に記載の半導体メモリ装置。
13. 前記ワードライン選択回路は、
    前記アクティブマスタ信号に応答して前記行アドレスをデコーディングするロウデコーダと、
    前記デコーディングされたアドレスに応答して前記複数のワードラインのうちの一つを選択し、前記部分ワードライン選択信号に応答して前記選択されたワードラインの複数のワードラインセグメントを全部、または選択的に活性化させるワードラインドライバとを含む
    ことを特徴とする請求項７に記載の半導体メモリ装置。
14. 前記判断回路は、
    クロック信号の遷移に応答して前記制御信号のロジック状態をデコーディングし、デコーディングの結果としてワードライン全体選択命令（ＰＲ）、第１セグメント選択命令（ＰＲ１）及び第２セグメント選択命令（ＰＲ２）を発生するデコーダと、
    前記ワードライン全体選択命令（ＰＲ）、第１セグメント選択命令（ＰＲ１）及び第２セグメント選択命令（ＰＲ２）に応答して前記アクティブマスタ信号および前記部分ワードライン選択信号を発生する部分活性化信号発生器とを含む
    ことを特徴とする請求項７に記載の半導体メモリ装置。
15. 前記アクティブマスタ信号は、前記複数の制御信号の組み合わせが前記アクティブ命令を示すごとに活性化され、前記部分ワードライン選択信号は、前記アクティブ命令が部分アクティブ命令である時に選択的に活性化される
    ことを特徴とする請求項１４に記載の半導体メモリ装置。

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