JPH0877770A - リフレッシュアドレスカウンタ - Google Patents
リフレッシュアドレスカウンタInfo
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- JPH0877770A JPH0877770A JP6207582A JP20758294A JPH0877770A JP H0877770 A JPH0877770 A JP H0877770A JP 6207582 A JP6207582 A JP 6207582A JP 20758294 A JP20758294 A JP 20758294A JP H0877770 A JPH0877770 A JP H0877770A
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Abstract
(57)【要約】
【目的】メモリセルが複数のメモリセルアレイに分割さ
れているDRAMなどにおいて、リフレッシュ/プリチ
ャージなどにおいて、ワード線指定の際のアドレスを生
成するリフレッシュアドレスカウンタの改善に関する。 【構成】ワード線とビット線を有する複数のメモリセル
アレイを備えた半導体記憶装置のリフレッシュ又は初期
化の際に、いずれのワード線を選択するかを示すアドレ
スを生成するリフレッシュアドレスカウンタであって、
アドレスは、複数のメモリセルアレイのうちのいずれを
選択するかを示すセルアレイ選択アドレスと、選択され
たメモリセルアレイのうちの何本目のワード線を選択す
るかを示すワード線選択アドレスとからなり、かつセル
アレイ選択アドレスが、ワード線選択アドレスよりも下
位ビットに割り付けられていること。
れているDRAMなどにおいて、リフレッシュ/プリチ
ャージなどにおいて、ワード線指定の際のアドレスを生
成するリフレッシュアドレスカウンタの改善に関する。 【構成】ワード線とビット線を有する複数のメモリセル
アレイを備えた半導体記憶装置のリフレッシュ又は初期
化の際に、いずれのワード線を選択するかを示すアドレ
スを生成するリフレッシュアドレスカウンタであって、
アドレスは、複数のメモリセルアレイのうちのいずれを
選択するかを示すセルアレイ選択アドレスと、選択され
たメモリセルアレイのうちの何本目のワード線を選択す
るかを示すワード線選択アドレスとからなり、かつセル
アレイ選択アドレスが、ワード線選択アドレスよりも下
位ビットに割り付けられていること。
Description
【0001】
【産業上の利用分野】本発明はリフレッシュアドレスカ
ウンタに関し、更に詳しく言えば、同期型DRAM(Sy
nchronous DRAM)などのように、メモリセルが複数のメ
モリセルアレイに分割されているDRAMなどにおい
て、リフレッシュ/プリチャージなどにおいて、ワード
線指定の際のアドレスを生成するリフレッシュアドレス
カウンタの改善に関する。
ウンタに関し、更に詳しく言えば、同期型DRAM(Sy
nchronous DRAM)などのように、メモリセルが複数のメ
モリセルアレイに分割されているDRAMなどにおい
て、リフレッシュ/プリチャージなどにおいて、ワード
線指定の際のアドレスを生成するリフレッシュアドレス
カウンタの改善に関する。
【0002】
【従来の技術】以下で、内部のメモリセルが複数のバン
クに分割されている一般の同期型DRAMについて説明
する。この同期型DRAMは、図3に示すようにリフレ
ッシュアドレスカウンタ(1)と、アドレスマルチプレ
クサデコーダ(2,3)と、メモリセルの分割領域であ
る第1,第2のバンク(4,5)を有する。第1,第2
のバンク(4,5)にはそれぞれワード線(WL1,W
L2)、ビット線(BL1,BL2)が接続されてい
る。
クに分割されている一般の同期型DRAMについて説明
する。この同期型DRAMは、図3に示すようにリフレ
ッシュアドレスカウンタ(1)と、アドレスマルチプレ
クサデコーダ(2,3)と、メモリセルの分割領域であ
る第1,第2のバンク(4,5)を有する。第1,第2
のバンク(4,5)にはそれぞれワード線(WL1,W
L2)、ビット線(BL1,BL2)が接続されてい
る。
【0003】以下で電源投入時の各バンクの初期化につ
いて説明する。このようなDRAMの電源投入時には、
ビット線(BL1,BL2)の電位を、データの読み出
し/書き込みの際の基準電圧となる電源電圧(+Vc
c)の半分の値である{+(1/2)Vcc}まで立ち
上げることが必要である。この動作を以下で「ビット線
を初期化する」と称する。
いて説明する。このようなDRAMの電源投入時には、
ビット線(BL1,BL2)の電位を、データの読み出
し/書き込みの際の基準電圧となる電源電圧(+Vc
c)の半分の値である{+(1/2)Vcc}まで立ち
上げることが必要である。この動作を以下で「ビット線
を初期化する」と称する。
【0004】全てのビット線(BL1,BL2)には不
図示の電圧生成回路が接続されており、電源投入と同時
にこれが起動してビット線の電位を{+(1/2)Vc
c}まで立ち上げることによりビット線の初期化がなさ
れるが、ビット線と直交し、マトリクス状に交差してい
るワード線を電源電圧(+Vcc)まで引き上げること
により、ビット線の電位の立ち上がりを加速させて、初
期化を短時間で行う方法が一般にとられている。
図示の電圧生成回路が接続されており、電源投入と同時
にこれが起動してビット線の電位を{+(1/2)Vc
c}まで立ち上げることによりビット線の初期化がなさ
れるが、ビット線と直交し、マトリクス状に交差してい
るワード線を電源電圧(+Vcc)まで引き上げること
により、ビット線の電位の立ち上がりを加速させて、初
期化を短時間で行う方法が一般にとられている。
【0005】その詳細な動作について以下で説明する。
まず、リフレッシュアドレスカウンタ(1)に内部信号
(SI)が入力されると、リフレッシュアドレスカウン
タ(1)によってこれがカウントアップされ、どのワー
ド線を選択するかを示すアドレスが生成される。次に、
こうして生成されたアドレスに基づいて、選択されたワ
ード線の電位がアドレスマルチプレクサデコーダ(2,
3)によって電源電圧(+Vcc)まで引き上げられ、
そのワード線と交差するバンク内の全てのビット線の初
期化が加速される。
まず、リフレッシュアドレスカウンタ(1)に内部信号
(SI)が入力されると、リフレッシュアドレスカウン
タ(1)によってこれがカウントアップされ、どのワー
ド線を選択するかを示すアドレスが生成される。次に、
こうして生成されたアドレスに基づいて、選択されたワ
ード線の電位がアドレスマルチプレクサデコーダ(2,
3)によって電源電圧(+Vcc)まで引き上げられ、
そのワード線と交差するバンク内の全てのビット線の初
期化が加速される。
【0006】その後、再びリフレッシュアドレスカウン
タ(1)に内部信号(SI)が入力されて、カウントア
ップされることで、アドレスが生成され、そのアドレス
に基づいて、アドレスマルチプレクサデコーダ(2,
3)によって、次に選択されたワード線の電位が電源電
圧(+Vcc)まで引き上げられ、ビット線の初期化が
なされる。
タ(1)に内部信号(SI)が入力されて、カウントア
ップされることで、アドレスが生成され、そのアドレス
に基づいて、アドレスマルチプレクサデコーダ(2,
3)によって、次に選択されたワード線の電位が電源電
圧(+Vcc)まで引き上げられ、ビット線の初期化が
なされる。
【0007】上記の動作を繰り返すことにより、選択さ
れたアドレスに対応するワード線(WL1,WL2)の
電位が電源電圧(+Vcc)まで引き上げられ、そのワ
ード線(WL1,WL2)と交差するビット線の電位が
{+(1/2)Vcc}まで立ち上げられ、初期化がな
される。上記の動作において、いかなるアドレスがリフ
レッシュアドレスカウンタによって生成され、それによ
ってどのワード線が選択されるかといった対応関係につ
いて以下で説明する。
れたアドレスに対応するワード線(WL1,WL2)の
電位が電源電圧(+Vcc)まで引き上げられ、そのワ
ード線(WL1,WL2)と交差するビット線の電位が
{+(1/2)Vcc}まで立ち上げられ、初期化がな
される。上記の動作において、いかなるアドレスがリフ
レッシュアドレスカウンタによって生成され、それによ
ってどのワード線が選択されるかといった対応関係につ
いて以下で説明する。
【0008】図3に示すような2MバイトのDRAMに
おいては、1つのバンクに各々1024本のワード線が
接続されており、その全てに通しの番号が振り分けられ
ている。例えば、図3に示すように、第1のバンクの1
番目のワード線は1,第1のバンクの2番目のワード線
は2,第1のバンクの3番目のワード線は3,…,第1
のバンクの1024番目のワード線は1024,第2の
バンクの1番目のワード線は1025,第2のバンクの
2番目のワード線は1026,…,第2のバンクの10
24番目のワード線は2048となっている。
おいては、1つのバンクに各々1024本のワード線が
接続されており、その全てに通しの番号が振り分けられ
ている。例えば、図3に示すように、第1のバンクの1
番目のワード線は1,第1のバンクの2番目のワード線
は2,第1のバンクの3番目のワード線は3,…,第1
のバンクの1024番目のワード線は1024,第2の
バンクの1番目のワード線は1025,第2のバンクの
2番目のワード線は1026,…,第2のバンクの10
24番目のワード線は2048となっている。
【0009】これらの関係を二進法で表現すると下記の
表1に示すようになる。
表1に示すようになる。
【0010】
【表1】
【0011】上の表1に示すように、1と1025,2
と1026,…,1024と2048とは、二進表記で
は最上位のビットが異なるだけで、あとは全て等しくな
っている。このように、アドレスの最上位のビットは第
1,第2のバンクのうちいずれのバンクが選択されてい
るかを示すアドレスとなっており、これを以下でセルア
レイ選択アドレス(SA)と称する。アドレスの残余の
下位ビットは、選択されたバンクのうち、何番目のワー
ド線を指定するかを示すアドレスとなっており、これを
以下でワード線選択アドレス(WA)と称する。
と1026,…,1024と2048とは、二進表記で
は最上位のビットが異なるだけで、あとは全て等しくな
っている。このように、アドレスの最上位のビットは第
1,第2のバンクのうちいずれのバンクが選択されてい
るかを示すアドレスとなっており、これを以下でセルア
レイ選択アドレス(SA)と称する。アドレスの残余の
下位ビットは、選択されたバンクのうち、何番目のワー
ド線を指定するかを示すアドレスとなっており、これを
以下でワード線選択アドレス(WA)と称する。
【0012】このように、従来のリフレッシュアドレス
カウンタは、図4に示すように、最上位のビットにセル
アレイ選択アドレス(SA)を割り付けており、残余の
下位ビットにワード線選択アドレス(WA)を割り付け
ている。従来は、入力信号(SI)が入力されると、そ
れがリフレッシュアドレスカウンタ(1)によってカウ
ントアップされてアドレスが生成されるので、かりにそ
の初期値が1から始まって1のワード線が指定されたと
すると、カウンタによってそれが順次カウントアップさ
れてアドレスが生成され、そのアドレスに従ってワード
線の電位が電源電圧まで引き上げられる。
カウンタは、図4に示すように、最上位のビットにセル
アレイ選択アドレス(SA)を割り付けており、残余の
下位ビットにワード線選択アドレス(WA)を割り付け
ている。従来は、入力信号(SI)が入力されると、そ
れがリフレッシュアドレスカウンタ(1)によってカウ
ントアップされてアドレスが生成されるので、かりにそ
の初期値が1から始まって1のワード線が指定されたと
すると、カウンタによってそれが順次カウントアップさ
れてアドレスが生成され、そのアドレスに従ってワード
線の電位が電源電圧まで引き上げられる。
【0013】したがって、リフレッシュアドレスカウン
タ(1)によって、ワード線(WL1,WL2)は図5
の左から右への順で選択され、この順番でワード線の電
位が電源電圧まで引き上げられる。この場合1024回
目のカウントアップがなされたときに第1のバンクの1
024番目のワード線の電位が引き上げられ、次のカウ
ントアップで第2のバンクの1番目のワード線(全体を
通しては1025番目のワード線となる)の電位が引き
上げられ、順次上記動作を繰り返し、2048番目のカ
ウントアップがなされたときに第2のバンクの最後のワ
ード線の電位が電源電圧まで引き上げられる。
タ(1)によって、ワード線(WL1,WL2)は図5
の左から右への順で選択され、この順番でワード線の電
位が電源電圧まで引き上げられる。この場合1024回
目のカウントアップがなされたときに第1のバンクの1
024番目のワード線の電位が引き上げられ、次のカウ
ントアップで第2のバンクの1番目のワード線(全体を
通しては1025番目のワード線となる)の電位が引き
上げられ、順次上記動作を繰り返し、2048番目のカ
ウントアップがなされたときに第2のバンクの最後のワ
ード線の電位が電源電圧まで引き上げられる。
【0014】この動作を繰り返して計2048回のカウ
ントアップをすれば、各バンクの全てのビット線が確実
に初期化されることになるが、実際にはこれよりもかな
り少ない本数(例えば8回)のワード線の電位を立ち上
げることによって対応している。というのは、1本のワ
ード線には、そのバンク内の全てのビット線が直交して
いるので、1つのバンクにつき1本のワード線だけを電
源電圧まで立ち上げれば、その時点で同一バンク内の全
てのビット線の電位の上昇が加速され、全てのビット線
が初期化されたことになるからである。
ントアップをすれば、各バンクの全てのビット線が確実
に初期化されることになるが、実際にはこれよりもかな
り少ない本数(例えば8回)のワード線の電位を立ち上
げることによって対応している。というのは、1本のワ
ード線には、そのバンク内の全てのビット線が直交して
いるので、1つのバンクにつき1本のワード線だけを電
源電圧まで立ち上げれば、その時点で同一バンク内の全
てのビット線の電位の上昇が加速され、全てのビット線
が初期化されたことになるからである。
【0015】
【発明が解決しようとする課題】しかしながら、上記従
来のリフレッシュアドレスカウンタによると、上述した
ようにワード線選択アドレスよりも上位にセルアレイ選
択アドレスが割り付けられているので、セルアレイ選択
アドレスが変わるには、その下位ビットのワード線選択
アドレスの桁上げを待たなければならない。換言すれ
ば、選択されたバンクの最後のワード線が選択されたの
ちに、はじめて次のバンクが選択されるので、あるバン
クが選択されると、その最後のワード線の初期化がすむ
までは、次のバンクのワード線の初期化には移行できな
いことになる。
来のリフレッシュアドレスカウンタによると、上述した
ようにワード線選択アドレスよりも上位にセルアレイ選
択アドレスが割り付けられているので、セルアレイ選択
アドレスが変わるには、その下位ビットのワード線選択
アドレスの桁上げを待たなければならない。換言すれ
ば、選択されたバンクの最後のワード線が選択されたの
ちに、はじめて次のバンクが選択されるので、あるバン
クが選択されると、その最後のワード線の初期化がすむ
までは、次のバンクのワード線の初期化には移行できな
いことになる。
【0016】ところで、電源投入時の初期化について
は、なるべく時間を短縮するために、電源電圧まで電位
を引き上げるワード線の本数をできるだけ小さく抑えよ
うとしている。例えば8本のワード線の電位を引き上げ
ることで対応しようとしている。そこで、例えば8本の
ワード線の電位を引き上げただけでは、第1のバンクの
ビット線が初期化されても、第2のバンクのワード線が
1本も選択されないことでその電位が電源電圧まで引き
上げられず、第2のバンクのビット線の初期化が全くな
されず、全てのバンクが確実に初期化されないという問
題が生じていた。
は、なるべく時間を短縮するために、電源電圧まで電位
を引き上げるワード線の本数をできるだけ小さく抑えよ
うとしている。例えば8本のワード線の電位を引き上げ
ることで対応しようとしている。そこで、例えば8本の
ワード線の電位を引き上げただけでは、第1のバンクの
ビット線が初期化されても、第2のバンクのワード線が
1本も選択されないことでその電位が電源電圧まで引き
上げられず、第2のバンクのビット線の初期化が全くな
されず、全てのバンクが確実に初期化されないという問
題が生じていた。
【0017】
【課題を解決するための手段】本発明は上記従来の欠点
に鑑み成されたもので、ワード線とビット線を有する複
数のメモリセルアレイを備えた半導体記憶装置のリフレ
ッシュ又は初期化の際に、いずれのワード線を選択する
かを示すアドレスを生成するリフレッシュアドレスカウ
ンタであって、前記アドレスは、前記複数のメモリセル
アレイのうちのいずれを選択するかを示すセルアレイ選
択アドレスと、選択されたメモリセルアレイのうちの何
本目のワード線を選択するかを示すワード線選択アドレ
スとからなり、かつ前記セルアレイ選択アドレスが、前
記ワード線選択アドレスよりも下位ビットに割り付けら
れていることにより、電源電圧まで引き上げるワード線
の数を最小限に抑えつつ、各メモリセルアレイのビット
線の確実な初期化が可能になるリフレッシュアドレスカ
ウンタを提供するものである。
に鑑み成されたもので、ワード線とビット線を有する複
数のメモリセルアレイを備えた半導体記憶装置のリフレ
ッシュ又は初期化の際に、いずれのワード線を選択する
かを示すアドレスを生成するリフレッシュアドレスカウ
ンタであって、前記アドレスは、前記複数のメモリセル
アレイのうちのいずれを選択するかを示すセルアレイ選
択アドレスと、選択されたメモリセルアレイのうちの何
本目のワード線を選択するかを示すワード線選択アドレ
スとからなり、かつ前記セルアレイ選択アドレスが、前
記ワード線選択アドレスよりも下位ビットに割り付けら
れていることにより、電源電圧まで引き上げるワード線
の数を最小限に抑えつつ、各メモリセルアレイのビット
線の確実な初期化が可能になるリフレッシュアドレスカ
ウンタを提供するものである。
【0018】
【作 用】本発明に係るリフレッシュアドレスカウンタ
によれば、図1に示すように、ワード線とビット線を有
する複数のメモリセルアレイを備えた半導体記憶装置の
リフレッシュ又は初期化の際に、いずれのワード線を選
択するかを示すアドレスが、複数のメモリセルアレイの
うちのいずれを選択するかを示すセルアレイ選択アドレ
スと、選択されたメモリセルアレイのうちの何本目のワ
ード線を選択するかを示すワード線選択アドレスとから
なり、かつセルアレイ選択アドレスが、ワード線選択ア
ドレスよりも下位のビットに割り付けられている。
によれば、図1に示すように、ワード線とビット線を有
する複数のメモリセルアレイを備えた半導体記憶装置の
リフレッシュ又は初期化の際に、いずれのワード線を選
択するかを示すアドレスが、複数のメモリセルアレイの
うちのいずれを選択するかを示すセルアレイ選択アドレ
スと、選択されたメモリセルアレイのうちの何本目のワ
ード線を選択するかを示すワード線選択アドレスとから
なり、かつセルアレイ選択アドレスが、ワード線選択ア
ドレスよりも下位のビットに割り付けられている。
【0019】このため、カウンタによるカウントアップ
の度ごとに、選択されるバンクが変わるので、当該リフ
レッシュアドレスカウンタに入力される入力信号がカウ
ントされて、あるバンクのいずれかのワード線が選択さ
れて、その電位が電源電圧まで引き上げられたのちに、
次に選択されるワード線は直前に選択されたワード線を
含むバンクとは異なるバンクのワード線が選択されるこ
とになる。
の度ごとに、選択されるバンクが変わるので、当該リフ
レッシュアドレスカウンタに入力される入力信号がカウ
ントされて、あるバンクのいずれかのワード線が選択さ
れて、その電位が電源電圧まで引き上げられたのちに、
次に選択されるワード線は直前に選択されたワード線を
含むバンクとは異なるバンクのワード線が選択されるこ
とになる。
【0020】これにより、かりにバンクが2つだとする
と、一方のバンクの1本のワード線が選択されたのち
に、他方のバンクの1本のワード線が選択されて電源電
圧まで引き上げられる。1つのバンクの初期化は1本の
ワード線の電位を電源電圧まで立ち上げることによって
できるので、このときには計2本のワード線が選択され
ることにより全てのバンクのビット線が初期化されるこ
とになる。
と、一方のバンクの1本のワード線が選択されたのち
に、他方のバンクの1本のワード線が選択されて電源電
圧まで引き上げられる。1つのバンクの初期化は1本の
ワード線の電位を電源電圧まで立ち上げることによって
できるので、このときには計2本のワード線が選択され
ることにより全てのバンクのビット線が初期化されるこ
とになる。
【0021】従って、必要最小限の本数のワード線を選
択して、確実に各メモリセルアレイのワード線の初期化
をすることが可能になる。なお、本発明に係るリフレッ
シュアドレスカウンタにおいて、メモリセルアレイが2
n(n は自然数)個のときには下位 nビットにセルアレ
イ選択アドレスが割り付けられているので、順次異なる
バンクに移行しながらワード線の電位を立ち上げること
により、必要最小限の回数で全部のバンクのビット線を
初期化することが可能となる。
択して、確実に各メモリセルアレイのワード線の初期化
をすることが可能になる。なお、本発明に係るリフレッ
シュアドレスカウンタにおいて、メモリセルアレイが2
n(n は自然数)個のときには下位 nビットにセルアレ
イ選択アドレスが割り付けられているので、順次異なる
バンクに移行しながらワード線の電位を立ち上げること
により、必要最小限の回数で全部のバンクのビット線を
初期化することが可能となる。
【0022】一例として、メモリセルアレイが4個のと
きを挙げる。この場合には最下位の2ビットにセルアレ
イ選択アドレスが割り付けられ、4個の状態を表示でき
ることになるので、第1〜第4の計4個のメモリセルア
レイの各々についてそれぞれ"00","01","10","11"なる
アドレスを対応づけておけば、第1,第2,…,第4の
メモリセルアレイの一本目のワード線の電位を電源電圧
まで引き上げることができ、4本のワード線を選択する
ことで全てのビット線の初期化を確実に行うことが可能
となる。
きを挙げる。この場合には最下位の2ビットにセルアレ
イ選択アドレスが割り付けられ、4個の状態を表示でき
ることになるので、第1〜第4の計4個のメモリセルア
レイの各々についてそれぞれ"00","01","10","11"なる
アドレスを対応づけておけば、第1,第2,…,第4の
メモリセルアレイの一本目のワード線の電位を電源電圧
まで引き上げることができ、4本のワード線を選択する
ことで全てのビット線の初期化を確実に行うことが可能
となる。
【0023】
【実施例】以下で本発明の実施例に係るリフレッシュア
ドレスカウンタについて図面を参照しながら説明する。
このリフレッシュアドレスカウンタは,図3に示すよう
な同期型DRAMに用いられるリフレッシュアドレスカ
ウンタである。本実施例が従来例と異なる特徴点は、リ
フレッシュアドレスカウンタ(1)のアドレスの割付が
異なっている点であって、図1に示すように、第1,第
2のバンク(4,5)のうちいずれを選択するかを示す
セルアレイ選択アドレス(SA)が最下位ビットに割り
付けられており、これによって選択されたバンクのう
ち、何番目のワード線を指定するかを示すワード線選択
アドレス(WA)が残余の上位ビットに割り付けられて
いる点である。その詳細については後述する。
ドレスカウンタについて図面を参照しながら説明する。
このリフレッシュアドレスカウンタは,図3に示すよう
な同期型DRAMに用いられるリフレッシュアドレスカ
ウンタである。本実施例が従来例と異なる特徴点は、リ
フレッシュアドレスカウンタ(1)のアドレスの割付が
異なっている点であって、図1に示すように、第1,第
2のバンク(4,5)のうちいずれを選択するかを示す
セルアレイ選択アドレス(SA)が最下位ビットに割り
付けられており、これによって選択されたバンクのう
ち、何番目のワード線を指定するかを示すワード線選択
アドレス(WA)が残余の上位ビットに割り付けられて
いる点である。その詳細については後述する。
【0024】上記のリフレッシュアドレスカウンタが用
いられる同期型DRAMについて以下で説明する。これ
は、図3に示すようにリフレッシュ/プリチャージや、
電源投入時の初期化などの際に当該同期型DRAMのワ
ード線のアドレスを生成するリフレッシュアドレスカウ
ンタ(1)と、指定されたアドレスに基づいて第1のバ
ンク(4)に所定の電圧を印加して、第1のバンク
(4)のリフレッシュ,プリチャージ,電源投入時の初
期化などをするアドレスマルチプレクサデコーダ(2)
とを有し、指定されたアドレスに基づいて第2のバンク
(5)に所定の電圧を印加して、第2のバンク(5)の
リフレッシュ/プリチャージ時や、電源投入時の初期化
などをするアドレスマルチプレクサデコーダ(3)と、
それぞれがメモリセルの分割領域である第1,第2のバ
ンク(4,5)とを有する。
いられる同期型DRAMについて以下で説明する。これ
は、図3に示すようにリフレッシュ/プリチャージや、
電源投入時の初期化などの際に当該同期型DRAMのワ
ード線のアドレスを生成するリフレッシュアドレスカウ
ンタ(1)と、指定されたアドレスに基づいて第1のバ
ンク(4)に所定の電圧を印加して、第1のバンク
(4)のリフレッシュ,プリチャージ,電源投入時の初
期化などをするアドレスマルチプレクサデコーダ(2)
とを有し、指定されたアドレスに基づいて第2のバンク
(5)に所定の電圧を印加して、第2のバンク(5)の
リフレッシュ/プリチャージ時や、電源投入時の初期化
などをするアドレスマルチプレクサデコーダ(3)と、
それぞれがメモリセルの分割領域である第1,第2のバ
ンク(4,5)とを有する。
【0025】また第1,第2のバンク(4,5)にはワ
ード線(WL1,WL2)、ビット線(BL1,BL
2)がそれぞれ接続されている。以下で電源投入時の各
バンクの初期化の動作について説明する。このようなD
RAMの電源投入時には、電源電圧(+Vcc)の半分
の値であって、基準電圧となる{+(1/2)Vcc}
までビット線(BL1,BL2)の電位を立ち上げるこ
とが必要である。この動作を「ビット線を初期化する」
と称する。
ード線(WL1,WL2)、ビット線(BL1,BL
2)がそれぞれ接続されている。以下で電源投入時の各
バンクの初期化の動作について説明する。このようなD
RAMの電源投入時には、電源電圧(+Vcc)の半分
の値であって、基準電圧となる{+(1/2)Vcc}
までビット線(BL1,BL2)の電位を立ち上げるこ
とが必要である。この動作を「ビット線を初期化する」
と称する。
【0026】全てのビット線(BL1,BL2)には不
図示の電圧生成回路が接続されており、電源投入と同時
にこれが起動してビット線の電位を{+(1/2)Vc
c}まで立ち上げることによりビット線の初期化がなさ
れるが、ビット線と直交して交差しているワード線を電
源電圧(+Vcc)まで引き上げることにより、ビット
線の電位の立ち上がりを加速させて、初期化を短時間で
行う方法が一般にとられている。
図示の電圧生成回路が接続されており、電源投入と同時
にこれが起動してビット線の電位を{+(1/2)Vc
c}まで立ち上げることによりビット線の初期化がなさ
れるが、ビット線と直交して交差しているワード線を電
源電圧(+Vcc)まで引き上げることにより、ビット
線の電位の立ち上がりを加速させて、初期化を短時間で
行う方法が一般にとられている。
【0027】その動作について以下で説明する。まず、
リフレッシュアドレスカウンタ(1)に内部信号(S
I)が入力されると、リフレッシュアドレスカウンタ
(1)によってこれがカウントアップされ、どのワード
線を選択するかを示すアドレスが生成される。次に、こ
うして生成されたアドレスに基づいて、アドレスマルチ
プレクサデコーダ(2,3)によって、選択された1本
のワード線の電位が電源電圧(+Vcc)まで引き上げ
られ、そのワード線と交差するバンク内の全てのビット
線の初期化が加速される。
リフレッシュアドレスカウンタ(1)に内部信号(S
I)が入力されると、リフレッシュアドレスカウンタ
(1)によってこれがカウントアップされ、どのワード
線を選択するかを示すアドレスが生成される。次に、こ
うして生成されたアドレスに基づいて、アドレスマルチ
プレクサデコーダ(2,3)によって、選択された1本
のワード線の電位が電源電圧(+Vcc)まで引き上げ
られ、そのワード線と交差するバンク内の全てのビット
線の初期化が加速される。
【0028】その後、再びリフレッシュアドレスカウン
タ(1)に内部信号(SI)が入力されて、カウントア
ップされて、アドレスが生成され、そのアドレスに基づ
いて、アドレスマルチプレクサデコーダ(2,3)によ
って、次に選択された1本のワード線の電位が電源電圧
(+Vcc)まで引き上げられ、ビット線の初期化がな
される。
タ(1)に内部信号(SI)が入力されて、カウントア
ップされて、アドレスが生成され、そのアドレスに基づ
いて、アドレスマルチプレクサデコーダ(2,3)によ
って、次に選択された1本のワード線の電位が電源電圧
(+Vcc)まで引き上げられ、ビット線の初期化がな
される。
【0029】上記の動作を繰り返すことにより、選択さ
れたアドレスに対応するワード線(WL1,WL2)の
電位が電源電圧(+Vcc)まで引き上げられ、そのワ
ード線(WL1,WL2)と交差するビット線の電位が
{+(1/2)Vcc}まで立ち上げられ、初期化がな
される。上記の動作において、どのようなアドレスがリ
フレッシュアドレスカウンタによって生成され、それに
よってどのワード線が選択されて初期化されるかといっ
た対応関係について以下で説明する。
れたアドレスに対応するワード線(WL1,WL2)の
電位が電源電圧(+Vcc)まで引き上げられ、そのワ
ード線(WL1,WL2)と交差するビット線の電位が
{+(1/2)Vcc}まで立ち上げられ、初期化がな
される。上記の動作において、どのようなアドレスがリ
フレッシュアドレスカウンタによって生成され、それに
よってどのワード線が選択されて初期化されるかといっ
た対応関係について以下で説明する。
【0030】入力信号(SI)がリフレッシュアドレス
カウンタ(1)に入力されてカウントアップされ、アド
レスが生成されるが、このときいかなるアドレスが生成
され、それによってどのようなワード線が選択されて電
源電圧まで引き上げられるかを下記の表2を参照しなが
ら説明する。表2は、リフレッシュアドレスカウンタに
よって生成されたアドレスと、それによって選択された
ワード線の番号(二進表記、十進表記)との関係を説明
する表である。
カウンタ(1)に入力されてカウントアップされ、アド
レスが生成されるが、このときいかなるアドレスが生成
され、それによってどのようなワード線が選択されて電
源電圧まで引き上げられるかを下記の表2を参照しなが
ら説明する。表2は、リフレッシュアドレスカウンタに
よって生成されたアドレスと、それによって選択された
ワード線の番号(二進表記、十進表記)との関係を説明
する表である。
【0031】
【表2】
【0032】上述の通り、リフレッシュアドレスカウン
タ(1)のアドレスの割付は図1に示すように、第1,
第2のバンク(4,5)のうちいずれを選択するかを示
すセルアレイ選択アドレス(SA)が最下位に割り付け
られており、これによって選択されたバンクのうち、何
番目のワード線を指定するかを示すワード線選択アドレ
ス(WA)が残余の上位ビットに割り付けられているの
で、入力信号(SI)が1から始まってカウントアップ
されたとすると、ワード線(WL1,WL2)は、表2
や図2に示すように、1,1025,2,1026,…
といった順に選択されることになる。
タ(1)のアドレスの割付は図1に示すように、第1,
第2のバンク(4,5)のうちいずれを選択するかを示
すセルアレイ選択アドレス(SA)が最下位に割り付け
られており、これによって選択されたバンクのうち、何
番目のワード線を指定するかを示すワード線選択アドレ
ス(WA)が残余の上位ビットに割り付けられているの
で、入力信号(SI)が1から始まってカウントアップ
されたとすると、ワード線(WL1,WL2)は、表2
や図2に示すように、1,1025,2,1026,…
といった順に選択されることになる。
【0033】このように、順次1,2,3,…の順番で
移行し、第1のバンク(4)の全てのワード線の電位を
立ち上げてから第2のバンク(5)のビット線の初期化
に移行するのではなく、図2に示すように、まず第1の
バンク(4)の一本目のワード線を電源電圧まで立ち上
げたら、次は第2のバンク(5)の一本目のワード線の
電位を立ち上げ、次は第1のバンク(4)の二本目のワ
ード線、その次は第2のバンク(5)の二本目のワード
線…という順で、図2に示す(i),(ii)、(iii)、(iv).(v)
…,という順番で初期化が移行するので、第1のバンク
(4)のワード線と、第2のバンク(5)のワード線と
を順次交互に選択して電源電圧まで引き上げることがで
きる。
移行し、第1のバンク(4)の全てのワード線の電位を
立ち上げてから第2のバンク(5)のビット線の初期化
に移行するのではなく、図2に示すように、まず第1の
バンク(4)の一本目のワード線を電源電圧まで立ち上
げたら、次は第2のバンク(5)の一本目のワード線の
電位を立ち上げ、次は第1のバンク(4)の二本目のワ
ード線、その次は第2のバンク(5)の二本目のワード
線…という順で、図2に示す(i),(ii)、(iii)、(iv).(v)
…,という順番で初期化が移行するので、第1のバンク
(4)のワード線と、第2のバンク(5)のワード線と
を順次交互に選択して電源電圧まで引き上げることがで
きる。
【0034】すなわち、リフレッシュアドレスカウンタ
(1)によるカウントアップの度ごとに、選択されるバ
ンクが変わるので、当該リフレッシュアドレスカウンタ
(1)に入力される入力信号(SI)がカウントされ
て、あるバンクのいずれかのワード線が選択されて、そ
の電位が電源電圧まで引き上げられたのちに、次に選択
されるワード線は直前に選択されたワード線を含むバン
クとは異なるバンクのワード線が選択されることにな
る。
(1)によるカウントアップの度ごとに、選択されるバ
ンクが変わるので、当該リフレッシュアドレスカウンタ
(1)に入力される入力信号(SI)がカウントされ
て、あるバンクのいずれかのワード線が選択されて、そ
の電位が電源電圧まで引き上げられたのちに、次に選択
されるワード線は直前に選択されたワード線を含むバン
クとは異なるバンクのワード線が選択されることにな
る。
【0035】これにより、本実施例ではメモリセルが2
つのバンクに分割されており、バンクの初期化は1本の
ワード線の電位を電源電圧まで立ち上げることによって
できるので、この場合には2本のワード線選択により全
てのバンクのビット線が初期化されたことになる。従っ
て、必要最小限の本数のワード線を選択して、確実に各
メモリセルアレイのワード線の初期化をすることが可能
になる。
つのバンクに分割されており、バンクの初期化は1本の
ワード線の電位を電源電圧まで立ち上げることによって
できるので、この場合には2本のワード線選択により全
てのバンクのビット線が初期化されたことになる。従っ
て、必要最小限の本数のワード線を選択して、確実に各
メモリセルアレイのワード線の初期化をすることが可能
になる。
【0036】なお、本実施例ではメモリセルが2個のバ
ンクに分割されている場合について説明しているが、本
発明はこれに限らず、メモリセルアレイが2n(nは自然
数)個のときには最下位のnビットにセルアレイ選択ア
ドレスが割り付けられているようなリフレッシュアドレ
スカウンタであれば、同様の効果を奏する。一例とし
て、メモリセルアレイが4個の場合について説明する。
このときには最下位2ビットにセルアレイ選択アドレス
が割り付けられ、4個の状態を表示できることになるの
で、第1〜第4の計4個のメモリセルアレイの各々につ
いてそれぞれ"00","01","10","11"なるアドレスを対応
づけておけば、第1,第2,…,第4のメモリセルアレ
イの一本目が終了した後には第1,第2,…,第4のメ
モリセルアレイの二本目に移行する。
ンクに分割されている場合について説明しているが、本
発明はこれに限らず、メモリセルアレイが2n(nは自然
数)個のときには最下位のnビットにセルアレイ選択ア
ドレスが割り付けられているようなリフレッシュアドレ
スカウンタであれば、同様の効果を奏する。一例とし
て、メモリセルアレイが4個の場合について説明する。
このときには最下位2ビットにセルアレイ選択アドレス
が割り付けられ、4個の状態を表示できることになるの
で、第1〜第4の計4個のメモリセルアレイの各々につ
いてそれぞれ"00","01","10","11"なるアドレスを対応
づけておけば、第1,第2,…,第4のメモリセルアレ
イの一本目が終了した後には第1,第2,…,第4のメ
モリセルアレイの二本目に移行する。
【0037】実際には各バンクにつき1本のワード線の
電位を立ち上げれば全てのビット線の初期化がなされる
ので、第1,第2,…,第4のメモリセルアレイの一本
目のワード線すなわち、計4本のワード線を立ち上げれ
ば全てのバンクのビット線の初期化をすることができ
る。
電位を立ち上げれば全てのビット線の初期化がなされる
ので、第1,第2,…,第4のメモリセルアレイの一本
目のワード線すなわち、計4本のワード線を立ち上げれ
ば全てのバンクのビット線の初期化をすることができ
る。
【0038】従って、必要最小限の本数のワード線を選
択して、確実に各メモリセルアレイのワード線の初期化
をすることが可能となる。また、本実施例では複数のバ
ンクを有する同期型DRAMについて説明しているが、
本発明はこれに限らず、メモリセルが複数のメモリセル
アレイに分割されているDRAMであれば、特に同期型
DRAMでなくとも、同様の効果を奏する。さらに、1
つのバンクがさらに複数の領域に分割されているような
同期型DRAMであっても、同様の効果を奏する。
択して、確実に各メモリセルアレイのワード線の初期化
をすることが可能となる。また、本実施例では複数のバ
ンクを有する同期型DRAMについて説明しているが、
本発明はこれに限らず、メモリセルが複数のメモリセル
アレイに分割されているDRAMであれば、特に同期型
DRAMでなくとも、同様の効果を奏する。さらに、1
つのバンクがさらに複数の領域に分割されているような
同期型DRAMであっても、同様の効果を奏する。
【0039】さらに、本実施例では電源投入時の初期化
について説明しているが、初期化が終了して、動作に入
って後には、下記に示すような効果を奏する。すなわ
ち、DRAMのリフレッシュ/プリチャージの際に、従
来のリフレッシュアドレスカウンタでは上述のような順
番でワード線を選択していたので、1つのバンクの全て
のワード線のリフレッシュが終了するまでは、次のバン
クのリフレッシュに移行できず、その間はリフレッシュ
中のバンクには全くデータのアクセスができず、無駄な
時間が多く発生していた。
について説明しているが、初期化が終了して、動作に入
って後には、下記に示すような効果を奏する。すなわ
ち、DRAMのリフレッシュ/プリチャージの際に、従
来のリフレッシュアドレスカウンタでは上述のような順
番でワード線を選択していたので、1つのバンクの全て
のワード線のリフレッシュが終了するまでは、次のバン
クのリフレッシュに移行できず、その間はリフレッシュ
中のバンクには全くデータのアクセスができず、無駄な
時間が多く発生していた。
【0040】しかしながら、本実施例に係るリフレッシ
ュアドレスカウンタを用いれば、1つのワード線のリフ
レッシュが終了すれば、異なるバンクのワード線のリフ
レッシュに移行するので、直前にリフレッシュしていた
バンクでデータのアクセスをすることができる。このよ
うにしてバンクを1本のワード線のリフレッシュごとに
変えつつリフレッシュすることにより、従来1つのバン
クのリフレッシュが終了するまでそのバンクにおいてデ
ータのアクセスができないことにより生じていた無駄な
時間を従来に比して削減することが可能になり、当該リ
フレッシュアドレスカウンタを搭載したDRAMを有効
に動作させることが可能になる。
ュアドレスカウンタを用いれば、1つのワード線のリフ
レッシュが終了すれば、異なるバンクのワード線のリフ
レッシュに移行するので、直前にリフレッシュしていた
バンクでデータのアクセスをすることができる。このよ
うにしてバンクを1本のワード線のリフレッシュごとに
変えつつリフレッシュすることにより、従来1つのバン
クのリフレッシュが終了するまでそのバンクにおいてデ
ータのアクセスができないことにより生じていた無駄な
時間を従来に比して削減することが可能になり、当該リ
フレッシュアドレスカウンタを搭載したDRAMを有効
に動作させることが可能になる。
【0041】また、複数のバンクを同時にリフレッシュ
することができるので、全メモリセルをリフレッシュす
る時間を短縮することが可能になる。
することができるので、全メモリセルをリフレッシュす
る時間を短縮することが可能になる。
【0042】
【発明の効果】以上説明したように本発明に係るリフレ
ッシュアドレスカウンタによれば、ワード線とビット線
を有する複数のメモリセルアレイを備えた半導体記憶装
置のリフレッシュ又は初期化の際に、いずれのワード線
を選択するかを示すアドレスが、複数のメモリセルアレ
イのうちのいずれを選択するかを示すセルアレイ選択ア
ドレスと、選択されたメモリセルアレイのうちの何本目
のワード線を選択するかを示すワード線選択アドレスと
からなり、かつセルアレイ選択アドレスが、ワード線選
択アドレスよりも下位のビットに割り付けられている。
ッシュアドレスカウンタによれば、ワード線とビット線
を有する複数のメモリセルアレイを備えた半導体記憶装
置のリフレッシュ又は初期化の際に、いずれのワード線
を選択するかを示すアドレスが、複数のメモリセルアレ
イのうちのいずれを選択するかを示すセルアレイ選択ア
ドレスと、選択されたメモリセルアレイのうちの何本目
のワード線を選択するかを示すワード線選択アドレスと
からなり、かつセルアレイ選択アドレスが、ワード線選
択アドレスよりも下位のビットに割り付けられている。
【0043】これにより、カウンタによるカウントアッ
プの度ごとに、選択されるバンクが変わるので、必要最
小限の本数のワード線を選択して、確実に各メモリセル
アレイのワード線の初期化をすることが可能になる。
プの度ごとに、選択されるバンクが変わるので、必要最
小限の本数のワード線を選択して、確実に各メモリセル
アレイのワード線の初期化をすることが可能になる。
【図1】本発明の実施例に係るリフレッシュアドレスカ
ウンタを説明する構成図である。
ウンタを説明する構成図である。
【図2】本発明の実施例に係るリフレッシュアドレスカ
ウンタの動作を説明する図である。
ウンタの動作を説明する図である。
【図3】一般の同期型DRAMを説明する構成図であ
る。
る。
【図4】従来例に係るリフレッシュアドレスカウンタの
構成図である。
構成図である。
【図5】従来例に係るリフレッシュアドレスカウンタの
動作を説明する図である。
動作を説明する図である。
(1) リフレッシュアドレスカウンタ (2,3) アドレスマルチプレクサデコーダ (4) 第1のバンク (5) 第2のバンク (WL1,WL2) ワード線 (BL1,BL2) ビット線 (SI) 入力信号 (SA) セルアレイ選択アドレス (WA) ワード線選択アドレス
Claims (2)
- 【請求項1】 ワード線とビット線を有する複数のメモ
リセルアレイを備えた半導体記憶装置のリフレッシュ又
は初期化の際に、いずれのワード線を選択するかを示す
アドレスを生成するリフレッシュアドレスカウンタであ
って、 前記アドレスは、前記複数のメモリセルアレイのうちの
いずれを選択するかを示すセルアレイ選択アドレスと、
選択されたメモリセルアレイのうちの何本目のワード線
を選択するかを示すワード線選択アドレスとからなり、
かつ前記セルアレイ選択アドレスが、前記ワード線選択
アドレスよりも下位ビットに割り付けられていることを
特徴とするリフレッシュアドレスカウンタ。 - 【請求項2】 ワード線とビット線を有する複数のメモ
リセルアレイを備えた半導体記憶装置のリフレッシュ又
は初期化の際に、いずれのワード線を選択するかを示す
アドレスを生成するリフレッシュアドレスカウンタであ
って、 前記アドレスは、前記複数のメモリセルアレイのうちの
いずれを選択するかを示すセルアレイ選択アドレスと、
選択されたメモリセルアレイのうちの何本目のワード線
を選択するかを示すワード線選択アドレスとからなり、
かつ前記セルアレイ選択アドレスが、前記ワード線選択
アドレスよりも下位ビットに割り付けられており、 前記メモリセルアレイが2n(n は自然数)個のときに
は下位 nビットに前記セルアレイ選択アドレスが割り付
けられていることを特徴とするリフレッシュアドレスカ
ウンタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6207582A JPH0877770A (ja) | 1994-08-31 | 1994-08-31 | リフレッシュアドレスカウンタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6207582A JPH0877770A (ja) | 1994-08-31 | 1994-08-31 | リフレッシュアドレスカウンタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0877770A true JPH0877770A (ja) | 1996-03-22 |
Family
ID=16542150
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6207582A Pending JPH0877770A (ja) | 1994-08-31 | 1994-08-31 | リフレッシュアドレスカウンタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0877770A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008299927A (ja) * | 2007-05-30 | 2008-12-11 | Elpida Memory Inc | 半導体記憶装置 |
JP2012089231A (ja) * | 2004-12-28 | 2012-05-10 | Qualcomm Inc | 有向自動リフレッシュ同期 |
-
1994
- 1994-08-31 JP JP6207582A patent/JPH0877770A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012089231A (ja) * | 2004-12-28 | 2012-05-10 | Qualcomm Inc | 有向自動リフレッシュ同期 |
JP2008299927A (ja) * | 2007-05-30 | 2008-12-11 | Elpida Memory Inc | 半導体記憶装置 |
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