JP2008108374A

JP2008108374A - シフトレジスタ回路およびそれを備える画像表示装置

Info

Publication number: JP2008108374A
Application number: JP2006291193A
Authority: JP
Inventors: Yoichi Hida; 洋一飛田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2006-10-26
Filing date: 2006-10-26
Publication date: 2008-05-08
Anticipated expiration: 2026-10-26
Also published as: US20080101529A1; US7664218B2; JP5079301B2

Abstract

【課題】シフトレジスタ回路の回路面積の増大を抑制しつつ、また特殊な駆動制御装置を用いることなく、誤動作を防止して動作信頼性を向上させる。
【解決手段】シフトレジスタは、第１クロック端子ＣＫ１に入力されるクロック信号ＣＬＫを出力端子ＯＵＴに供給するトランジスタＱ１と、出力端子ＯＵＴを放電するトランジスタＱ２を備えている。トランジスタＱ１のゲートノードをノードＮ１、トランジスタＱ２のゲートノードをノードＮ２とすると、シフトレジスタは、ノードＮ１を入力端とし容量素子Ｃ２を負荷とするインバータ回路と、当該インバータ回路の出力を受けノードＮ２に信号を出力するバッファ回路とを備える。
【選択図】図７

Description

本発明は、シフトレジスタ回路に関するものであり、特に、例えば画像表示装置の走査線駆動回路などに使用される、同一導電型の電界効果トランジスタのみにより構成されるシフトレジスタ回路に関するものである。

液晶表示装置等の画像表示装置（以下「表示装置」）では、複数の画素が行列状に配列された表示パネルの画素行（画素ライン）ごとにゲート線（走査線）が設けられ、表示信号の１水平期間の周期でそのゲート線を順次選択して駆動することにより表示画像の更新が行われる。そのように画素ラインすなわちゲート線を順次選択して駆動するためのゲート線駆動回路（走査線駆動回路）としては、表示信号の１フレーム期間で一巡するシフト動作を行うシフトレジスタを用いることができる。

ゲート線駆動回路に使用されるシフトレジスタは、表示装置の製造プロセスにおける工程数を少なくするために、同一導電型の電界効果トランジスタのみで構成されることが望ましい。このため、Ｎ型またはＰ型の電界効果トランジスタのみで構成されたシフトレジスタおよびそれを搭載する表示装置が種々提案されている（例えば特許文献１，２）。電界効果トランジスタとしては、ＭＯＳ（Metal Oxide Semiconductor）トランジスタや薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）などが用いられる。

また、ゲート線駆動回路としてのシフトレジスタは、１つの画素ラインすなわち１つのゲート線ごとに設けられた複数のシフトレジスタ回路が縦続接続（カスケード接続）して構成される。本明細書では説明の便宜上、ゲート線駆動回路を構成する複数のシフトレジスタ回路の各々を「単位シフトレジスタ」と称する。

特開２００４−２４６３５８号公報特開２００６−２４３５０号公報

一般的なシフトレジスタ回路は、その出力段に、出力端子（特許文献１における第１ゲート電圧信号端子ＧＯＵＴ）とクロック端子（第１パワークロックＣＫＶ）との間に接続する出力プルアップトランジスタ（プルアップＭＯＳトランジスタＱ１）と、出力端子と基準電圧端子（ゲートオフ電圧端子ＶＯＦＦ）との間に接続する出力プルダウントランジスタ（プルダウンＭＯＳトランジスタＱ２）とを備えている。

そのようなシフトレジスタ回路では、所定の入力信号（前段の出力信号ＧＯＵＴ［Ｎ−１］）に応じて出力プルアップトランジスタがオン、出力プルダウントランジスタがオフにされ、その状態でクロック端子に入力されるクロック信号が出力端子に伝達されることによって、出力信号が出力される。逆に、上記の入力信号が入力されない期間は、出力プルアップトランジスタがオフ、出力プルダウントランジスタがオンにされ、出力端子の電圧レベル（以下、単に「レベル」）はＬ（Low）レベルに保持される。

ゲート線駆動回路のシフトレジスタを非晶質シリコンＴＦＴ（ａ−ＳｉＴＦＴ）で構成した表示装置は、大面積化が容易で且つ生産性が高く、例えばノート型ＰＣの画面や、大画面ディスプレイ装置などに広く採用されている。

その反面、ａ−ＳｉＴＦＴはゲート電極が継続的（直流的）に正バイアスされた場合に、しきい値電圧が正方向にシフトして駆動能力（電流を流す能力）が小さくなる傾向がある。特にゲート線駆動回路のシフトレジスタでは、出力プルダウントランジスタのゲートが約１フレーム期間（約１６ｍｓ）、直流的に正バイアスされる動作が行われるため、その間出力プルダウントランジスタの駆動能力が低下する。そうなると、ノイズ等に起因して出力端子に不要に電荷が供給されたときそれを出力プルダウントランジスタが放電することができず、ゲート線が誤って活性化されてしまうという誤動作が生じ、問題となる。またａ−ＳｉＴＦＴのみならず、有機ＴＦＴにおいても同様の問題が生じることが分かっている。

特許文献１の単位シフトレジスタでは、出力プルダウントランジスタがオンになる期間に、そのゲート・ソース間電圧を一定周期でスイングさせている。それにより、出力プルダウントランジスタのゲートが直流的にバイアスされなくなるため、出力プルダウントランジスタのしきい値電圧のシフト（「Ｖｔｈシフト」と称することもある）が軽減され、上記の誤動作が解消される。特許文献１ではその動作を実現するために、出力プルダウントランジスタのゲートを充電する電源の出力電圧を一定周期でスイングさせている。

しかし、従来から用いられている汎用的なゲート線駆動回路の制御装置（以下「駆動制御装置」）は、一定周期でスイングする電源出力を有するものではない。そのため、特許文献１の技術を実施するためには、特殊仕様の駆動制御装置が必要になり、それによるコストの上昇が懸念される。

一方、特許文献２の図７の単位シフトレジスタにおいては、出力プルダウントランジスタ（ＴｄＡ）のＶｔｈシフトと、出力プルアップトランジスタ（Ｔｕ）のゲート電極をプルダウンするトランジスタ（Ｔ１Ａ）のＶｔｈシフトとを軽減する技術が開示されている。即ち、それら２つのプルダウントランジスタ（ＴｄＡ，Ｔ１Ａ）のゲート電極ノード（Ｙ）とクロック端子（ＣＫ１）との間に容量素子（Ｃ２）を接続させ、当該容量素子（Ｃ２）を介した結合により、シフトレジスタの非選択状態における上記ゲート電極ノード（Ｙ）の電圧を、クロック信号のレベル遷移に応じてスイングさせている。この技術によれば、最終的に２つのプルダウントランジスタ（ＴｄＡ，Ｔ１Ａ）のしきい値電圧は、最終的にゲート電極ノード（Ｙ）のＨレベルとＬレベルのほぼ中間の値になる（クロック信号のデューティ比が５０％の場合）。

表示装置の表示品質を高くするには非選択時のゲート線の電圧が安定していることが好ましい。このため、ゲート線に接続されるシフトレジスタの出力ノードの抵抗（出力抵抗）は低い方が好ましい。出力プルダウントランジスタ（ＴｄＡ）のオン抵抗は、そのしきい値電圧とゲート電極ノード（Ｙ）のＨレベルとの差によって決まる。すなわち、ゲート電極ノード（Ｙ）のＨレベルとしきい値電圧との差が大きい程、トランジスタの駆動能力（電流を流す能力）は向上し、出力抵抗を低減することができる。

特許文献２の図７においては、出力プルダウントランジスタ（ＴｄＡ）のゲート電極ノード（Ｙ）のＨレベルの電位は、当該ノードの寄生容量と上記の容量素子（Ｃ２）による結合容量との関係で決まる。寄生容量が結合容量に対して小さいほど、そのＨレベルの電位を高くすることができる。ところが、出力プルダウントランジスタ（ＴｄＡ）は出力端子（ＯＵＴ）を低抵抗でプルダウンするために一定以上のチャネル幅が必要であり、そのゲート電極ノードの寄生容量は大きい。よって当該ゲート電極ノード（Ｙ）のＨレベルの電位を高くするためには、上記の容量素子（Ｃ２）の容量値を大きくする必要があるが、そうすると回路面積が増大するという問題が生じる。

本発明は上記の課題を解決するためのものであり、シフトレジスタ回路の回路面積の増大を抑制しつつ、また特殊な駆動制御装置を用いることなく、誤動作を防止して動作信頼性を向上させることを目的とする。

本発明に係るシフトレジスタ回路は、入力端子、出力端子、リセット端子および第１クロック端子と、第１クロック端子に入力される第１クロック信号を出力端子に供給する第１トランジスタと、前記出力端子を放電する第２トランジスタと、前記入力端子に接続した制御電極を有し、前記第１トランジスタの制御電極が接続する第１ノードを充電する第３トランジスタと、前記リセット端子に接続した制御電極を有し、前記第１ノードを放電する第４トランジスタと、前記第２トランジスタの制御電極が接続する第２ノードに接続された制御電極を有し、前記第１ノードを放電する第５トランジスタと、前記第１ノードを入力端とする第１インバータ回路と、前記第１インバータ回路の出力を受け、前記第２トランジスタの制御電極が接続する第２ノードに信号を出力する第１バッファ回路とを備えるものである。

本発明によれば、第１インバータの出力が、第１バッファ回路を介して第２ノードに供給されるので、当該第２ノードに高い振幅の電圧を高速に供給することができ、シフトレジスタの出力抵抗を低減することができる。またバッファ回路は比較的小さい回路面積で大きな駆動能力を有することができるので、回路面積を増大も抑制することができる。さらに当該シフトレジスタ回路の駆動には、従来と異なる特殊な信号を用いる必要はない。

以下、本発明の実施の形態を図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。

＜実施の形態１＞
図１は、本発明の実施の形態１に係る表示装置の構成を示す概略ブロック図であり、表示装置の代表例として液晶表示装置１０の全体構成を示している。

液晶表示装置１０は、液晶アレイ部２０と、ゲート線駆動回路（走査線駆動回路）３０と、ソースドライバ４０とを備える。後の説明により明らかになるが、本発明に係るシフトレジスタは、ゲート線駆動回路３０に搭載される。

液晶アレイ部２０は、行列状に配設された複数の画素２５を含む。画素の行（以下「画素ライン」とも称する）の各々にはそれぞれゲート線ＧＬ₁，ＧＬ₂・・・（総称「ゲート線ＧＬ」）が配設され、また、画素の列（以下「画素列」とも称する）の各々にはそれぞれデータ線ＤＬ１，ＤＬ２・・・（総称「データ線ＤＬ」）がそれぞれ設けられる。図１には、第１行の第１列および第２列の画素２５、並びにこれに対応するゲート線ＧＬ₁およびデータ線ＤＬ１，ＤＬ２が代表的に示されている。

各画素２５は、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられる画素スィッチ素子２６と、画素ノードＮｐおよび共通電極ノードＮＣの間に並列に接続されるキャパシタ２７および液晶表示素子２８とを有している。画素ノードＮｐと共通電極ノードＮＣとの間の電圧差に応じて、液晶表示素子２８中の液晶の配向性が変化し、これに応答して液晶表示素子２８の表示輝度が変化する。これにより、データ線ＤＬおよび画素スイッチ素子２６を介して画素ノードＮｐへ伝達される表示電圧によって、各画素の輝度をコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素ノードＮｐと共通電極ノードＮＣとの間に印加することによって、中間的な輝度を得ることができる。従って、上記表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。

ゲート線駆動回路３０は、所定の走査周期に基づき、ゲート線ＧＬを順に選択して駆動する。画素スイッチ素子２６のゲート電極は、それぞれ対応するゲート線ＧＬと接続される。特定のゲート線ＧＬが選択されている間は、それに接続する各画素において、画素スイッチ素子２６が導通状態になり画素ノードＮｐが対応するデータ線ＤＬと接続される。そして、画素ノードＮｐへ伝達された表示電圧がキャパシタ２７によって保持される。一般的に、画素スイッチ素子２６は、液晶表示素子２８と同一の絶縁体基板（ガラス基板、樹脂基板等）上に形成されるＴＦＴで構成される。

ソースドライバ４０は、Ｎビットのデジタル信号である表示信号ＳＩＧによって段階的に設定される表示電圧を、データ線ＤＬへ出力するためのものである。ここでは一例として、表示信号ＳＩＧは６ビットの信号であり、表示信号ビットＤＢ０〜ＤＢ５から構成されるものとする。６ビットの表示信号ＳＩＧに基づくと、各画素において、２⁶＝６４段階の階調表示が可能となる。さらに、Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の３つの画素により１つのカラー表示単位を形成すれば、約２６万色のカラー表示が可能となる。

また、図１に示すように、ソースドライバ４０は、シフトレジスタ５０と、データラッチ回路５２，５４と、階調電圧生成回路６０と、デコード回路７０と、アナログアンプ８０とから構成されている。

表示信号ＳＩＧにおいては、各々の画素２５の表示輝度に対応する表示信号ビットＤＢ０〜ＤＢ５がシリアルに生成される。すなわち、各タイミングにおける表示信号ビットＤＢ０〜ＤＢ５は、液晶アレイ部２０中のいずれか１つの画素２５における表示輝度を示している。

シフトレジスタ５０は、表示信号ＳＩＧの設定が切り換わる周期に同期したタイミングで、データラッチ回路５２に対して、表示信号ビットＤＢ０〜ＤＢ５の取り込みを指示する。データラッチ回路５２は、シリアルに生成される表示信号ＳＩＧを順に取り込み、１つの画素ライン分の表示信号ＳＩＧを保持する。

データラッチ回路５４に入力されるラッチ信号ＬＴは、データラッチ回路５２に１つの画素ライン分の表示信号ＳＩＧが取り込まれるタイミングで活性化する。データラッチ回路５４はそれに応答して、そのときデータラッチ回路５２に保持されている１つの画素ライン分の表示信号ＳＩＧを取り込む。

階調電圧生成回路６０は、高電圧ＶＤＨおよび低電圧ＶＤＬの間に直列に接続された６３個の分圧抵抗で構成され、６４段階の階調電圧Ｖ１〜Ｖ６４をそれぞれ生成する。

デコード回路７０は、データラッチ回路５４に保持されている表示信号ＳＩＧをデコードし、当該デコード結果に基づいて各デコード出力ノードＮｄ₁，Ｎｄ₂・・・（総称「デコード出力ノードＮｄ」）に出力する電圧を、階調電圧Ｖ１〜Ｖ６４のうちから選択して出力する。

その結果、デコード出力ノードＮｄには、データラッチ回路５４に保持された１つの画素ライン分の表示信号ＳＩＧに対応した表示電圧（階調電圧Ｖ１〜Ｖ６４のうちの１つ）が同時に（パラレルに）出力される。なお、図１においては、第１列目および第２列目のデータ線ＤＬ１，ＤＬ２に対応するデコード出力ノードＮｄ₁，Ｎｄ₂が代表的に示されている。

アナログアンプ８０は、デコード回路７０からデコード出力ノードＮｄ₁，Ｎｄ₂・・・に出力された各表示電圧に対応したアナログ電圧を、それぞれデータ線ＤＬ１，ＤＬ２・・・に出力する。

ソースドライバ４０が、所定の走査周期に基づいて、一連の表示信号ＳＩＧに対応する表示電圧を１画素ライン分ずつデータ線ＤＬへ繰り返し出力し、ゲート線駆動回路３０がその走査周期に同期してゲート線ＧＬ₁，ＧＬ₂・・・を順に駆動することにより、液晶アレイ部２０に表示信号ＳＩＧに基づいた画像の表示が成される。

なお、図１には、ゲート線駆動回路３０およびソースドライバ４０が液晶アレイ部２０と一体的に形成された液晶表示装置１０の構成を例示したが、ゲート線駆動回路３０およびソースドライバ４０については、液晶アレイ部２０の外部回路として設けることも可能である。

図２は、ゲート線駆動回路３０の構成を示す図である。このゲート線駆動回路３０は、縦続接続（カスケード接続）した複数の単位シフトレジスタＳＲ₁，ＳＲ₂，ＳＲ₃，ＳＲ₄・・・で構成されるシフトレジスタから成っている。（以下、単位シフトレジスタＳＲ₁，ＳＲ₂・・・を「単位シフトレジスタＳＲ」と総称する）。単位シフトレジスタＳＲは、１つの画素ラインすなわち１つのゲート線ＧＬごとに１つずつ設けられる。

また図２に示すクロック発生器３１は、各々位相が異なる３相のクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３をゲート線駆動回路３０の単位シフトレジスタＳＲに入力するものである。これらクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３は、表示装置の走査周期に同期したタイミングで順番に活性化するよう制御されている。

それぞれの単位シフトレジスタＳＲは、入力端子ＩＮ、出力端子ＯＵＴ、第１クロック端子ＣＫ１およびリセット端子ＲＳＴを有している。図２のように、各単位シフトレジスタＳＲの第１クロック端子ＣＫ１およびリセット端子ＲＳＴには、クロック発生器３１が出力するクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３のうちのいずれか供給される。単位シフトレジスタＳＲの出力端子ＯＵＴにはそれぞれゲート線ＧＬが接続する。つまり、出力端子ＯＵＴからの出力信号は、ゲート線ＧＬを活性化するための水平（又は垂直）走査パルスとなる。

第１段目（第１ステージ）の単位シフトレジスタＳＲ₁の入力端子ＩＮには、画像信号の各フレーム期間の先頭に対応するスタートパルスＳＰが入力される。第２段以降の単位シフトレジスタＳＲの入力端子ＩＮにはその前段の出力信号が入力される。即ち、第２段以降の単位シフトレジスタＳＲの入力端子ＩＮは、自身の前段の単位シフトレジスタＳＲの出力端子ＯＵＴに接続されている。

この構成のゲート線駆動回路３０においては、各単位シフトレジスタＳＲは、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３に同期して、前段から入力される入力信号（前段の出力信号）をシフトさせながら、対応するゲート線ＧＬ並びに自身の次段の単位シフトレジスタＳＲへと伝達する（単位シフトレジスタＳＲの動作の詳細は後述する）。その結果、一連の単位シフトレジスタＳＲは、所定の走査周期に基づいたタイミングでゲート線ＧＬを順に活性化させる、いわゆるゲート線駆動ユニットとして機能する。

ここで、本発明の説明を容易にするために、従来の単位シフトレジスタについて説明する。図３は、従来の単位シフトレジスタＳＲの構成を示す回路図である。なおゲート線駆動回路３０においては、縦続接続された各単位シフトレジスタＳＲの構成は実質的にどれも同じであるので、以下では１つの単位シフトレジスタＳＲの構成についてのみ代表的に説明する。また、この単位シフトレジスタＳＲを構成するトランジスタは、全て同一導電型の電界効果トランジスタであるが、ここでは全てＮ型ＴＦＴであるものとする。

図３の如く、従来の単位シフトレジスタＳＲは、既に図２で示した入力端子ＩＮ、出力端子ＯＵＴ、第１クロック端子ＣＫ１およびリセット端子ＲＳＴの他に、低電位側電源電位ＶＳＳが供給される第１電源端子Ｓ１、高電位側電源電位ＶＤＤが供給される第２電源端子Ｓ２を有している。以下の説明では、低電位側電源電位ＶＳＳが回路の基準電位（＝０Ｖ）とするが、実使用では画素に書き込まれるデータの電圧を基準にして基準電位が設定され、例えば高電位側電源電位ＶＤＤは１７Ｖ、低電位側電源電位ＶＳＳは−１２Ｖなどと設定される。

単位シフトレジスタＳＲの出力段は、出力端子ＯＵＴと第１クロック端子ＣＫ１との間に接続するトランジスタＱ１と、出力端子ＯＵＴと第１電源端子Ｓ１との間に接続するトランジスタＱ２とにより構成されている。以下、トランジスタＱ１のゲート（制御電極）が接続するノードを「ノードＮ１」、トランジスタＱ２のゲートノードを「ノードＮ２」と称する。

トランジスタＱ１のゲート・ソース間（即ち出力端子ＯＵＴとノードＮ１との間）には容量素子Ｃ１が設けられている。またノードＮ１と入力端子ＩＮとの間には、ダイオード接続されたトランジスタＱ３が接続している。ノードＮ１と第１電源端子Ｓ１との間には、トランジスタＱ４並びにトランジスタＱ５が接続する。トランジスタＱ４のゲートはリセット端子ＲＳＴに接続し、トランジスタＱ５のゲートはノードＮ２に接続する。

ノードＮ２と第２電源端子Ｓ２との間には、ダイオード接続されたトランジスタＱ６が接続し、ノードＮ２と第１電源端子Ｓ１との間にはトランジスタＱ７が接続する。トランジスタＱ７のゲートはノードＮ１に接続する。トランジスタＱ７は、トランジスタＱ６よりも駆動能力（電流を流す能力）が十分大きく設定されている。即ち、トランジスタＱ７のオン抵抗はトランジスタＱ６のオン抵抗よりも小さい。よってトランジスタＱ７のゲート電位が上昇するとノードＮ２の電位は下降し、反対にトランジスタＱ７のゲート電位が下降するとノードＮ２の電位は上昇する。即ちトランジスタＱ６，Ｑ７は、ノードＮ１を入力端としノードＮ２を出力端とするインバータを構成している。当該インバータは、トランジスタＱ６，Ｑ７のオン抵抗値の比によってその動作が規定されるものであり、「レシオ型インバータ」と呼ばれる。また当該インバータは、出力端子ＯＵＴをプルダウンさせるためにトランジスタＱ２を駆動する「プルダウン駆動回路」として機能している。

図３の単位シフトレジスタＳＲの具体的な動作を説明する。ゲート線駆動回路３０を構成する各単位シフトレジスタＳＲの動作は実質的にどれも同じであるので、ここでは第ｎ段目の単位シフトレジスタＳＲ_nの動作を代表的に説明する。

簡単のため、当該単位シフトレジスタＳＲ_nの第１クロック端子ＣＫ１にクロック信号ＣＬＫ１が入力され、リセット端子ＲＳＴにクロック信号ＣＬＫ３が入力されるものとして説明を行う（例えば図２における、単位シフトレジスタＳＲ₁，ＳＲ₄などがこれに該当する）。さらにクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３のＨ（High）レベルの電位は高電位側電源電位ＶＤＤであり、Ｌ（Low）レベルの電位は低電位側電源電位ＶＳＳであるとする。また単位シフトレジスタＳＲを構成する各トランジスタのしきい値電圧は全て等しいものと仮定し、その値をＶｔｈとする。また、第ｉ段目の単位シフトレジスタＳＲ_iの出力信号Ｇを符号Ｇ_iで表すことにする。

まず初期状態として、ノードＮ１がＬレベル（ＶＳＳ）であるとする（以下、この状態を「リセット状態」と称す）。図３の単位シフトレジスタＳＲでは、ノードＮ１がＬレベルのとき、ノードＮ２はＨレベル（ＶＤＤ−Ｖｔｈ）である。また、第１クロック端子ＣＫ１（クロック信号ＣＬＫ１）、リセット端子ＲＳＴ（クロック信号ＣＬＫ３）、入力端子ＩＮ（前段の出力信号Ｇ_n-1）は何れもＬレベルであるとする。リセット状態では、トランジスタＱ１がオフ（遮断状態）、トランジスタＱ２がオン（導通状態）であるので、出力端子ＯＵＴ（出力信号Ｇ_n）は、第１クロック端子ＣＫ１（クロック信号ＣＬＫ１）のレベルに関係なくＬレベルに保たれる。即ち、この単位シフトレジスタＳＲ_nが接続するゲート線ＧＬ_nは非選択状態にある。

その状態から、単位シフトレジスタＳＲ_nの入力端子ＩＮに入力される前段の出力信号Ｇ_n-1（第１段目の場合はスタートパルスＳＰ）がＨレベルになると、トランジスタＱ３がオンになる。このときノードＮ２はＨレベルなのでトランジスタＱ５もオンしているが、トランジスタＱ３はトランジスタＱ５よりも駆動能力が十分大きく設定されており、トランジスタＱ３のオン抵抗はトランジスタＱ５のオン抵抗に比べ十分低いため、ノードＮ１のレベルは上昇する。

それによりトランジスタＱ７が導通し始めノードＮ２のレベルは下降する。そうなるとトランジスタＱ５の抵抗が高くなり、ノードＮ１のレベルが急速に上昇してトランジスタＱ７を充分にオンにする。その結果ノードＮ２はＬレベル（ＶＳＳ）になり、トランジスタＱ５がオフになってノードＮ１がＨレベル（ＶＤＤ−Ｖｔｈ）になる。このようにノードＮ１がＨレベルの状態（以下「セット状態」と称す）では、ノードＮ２はＬレベルになるので、トランジスタＱ１がオン、トランジスタＱ２がオフの状態となる。その後、前段の出力信号Ｇ_n-1はＬレベルに戻るが、トランジスタＱ３がオフになるのでノードＮ１はフローティング状態（高インピーダンス状態）でＨレベルに保たれ、セット状態が維持される。

セット状態では、トランジスタＱ１がオン、トランジスタＱ２がオフであるため、次いで第１クロック端子ＣＫ１のクロック信号ＣＬＫ１がＨレベルになると、出力端子ＯＵＴのレベルが上昇する。このとき容量素子Ｃ１およびトランジスタＱ１のゲート・チャネル間容量を介した結合により、ノードＮ１のレベルは特定の電圧だけ昇圧される（このためノードＮ１は「昇圧ノード」と称されることもある）。

従って出力端子ＯＵＴのレベルが上昇してもトランジスタＱ１のゲート・ソース間電圧はしきい値電圧（Ｖｔｈ）よりも大きく保たれ、当該トランジスタＱ１は低インピーダンスに維持される。それにより、出力信号Ｇ_nのレベルはクロック信号ＣＬＫ１のレベルに追随して素早く変化することができる。またトランジスタＱ１のゲート・ソース間電圧が充分大きければ、トランジスタＱ１は非飽和領域での動作（非飽和動作）を行うので、しきい値電圧分の損失は生じず、出力端子ＯＵＴはクロック信号ＣＬＫ１と同レベルにまで上昇する。よって出力信号Ｇ_nは、クロック信号ＣＬＫ１がＨレベルの期間だけＨレベルになり、ゲート線ＧＬ_nを活性化して選択状態にする。そして、クロック信号ＣＬＫ１がＬレベルに戻ると、それに追随して出力信号Ｇ_nも素早くＬレベルになり、ゲート線ＧＬ_nは放電され非選択状態に戻る。

その後、リセット端子ＲＳＴのクロック信号ＣＬＫ３がＨレベルになると、トランジスタＱ４がオンになるためノードＮ１がＬレベルのリセット状態に戻る。応じて、トランジスタＱ７がオフになり、ノードＮ２はＨレベルになる。即ち単位シフトレジスタＳＲ_nは上記の初期状態に戻る。

以上の動作をまとめると、単位シフトレジスタＳＲ_nは、入力端子ＩＮに信号（スタートパルスＳＰまたは前段の出力信号Ｇ_n-1）が入力されない間はリセット状態にあり、トランジスタＱ１がオフ、トランジスタＱ２がオンを維持するため、出力端子ＯＵＴ（ゲート線ＧＬ_n）は低インピーダンスのＬレベル（ＶＳＳ）に維持される。そして入力端子ＩＮに信号が入力されると、単位シフトレジスタＳＲ_nはセット状態に切り替わる。セット状態ではトランジスタＱ１がオン、トランジスタＱ２がオフであるため、第１クロック端子ＣＫ１の信号（クロック信号ＣＬＫ１）がＨレベルになる期間、出力信号Ｇ_nがＨレベルになる。そしてその後、リセット端子ＲＳＴに信号（クロック信号ＣＬＫ３）が入力されると、元のリセット状態に戻る。

このように動作する複数の単位シフトレジスタＳＲが、図２のように縦続接続した多段のシフトレジスタ（ゲート線駆動回路３０）によれば、第１段目の単位シフトレジスタＳＲ₁にスタートパルスＳＰが入力されると、それを切っ掛けにして、出力信号Ｇが、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３に同期してシフトされながら、単位シフトレジスタＳＲ₂，ＳＲ₃・・・と順番に伝達される（図４のタイミング図参照）。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ₁，ＧＬ₂，ＧＬ₃・・・を順に駆動することができる。

上の例では、複数の単位シフトレジスタＳＲが３相クロックに基づいて動作する例を示したが、２相クロック信号を使用して動作させることも可能である。図５はその場合におけるゲート線駆動回路３０の構成を示す図である。

この場合も、ゲート線駆動回路３０は、縦続接続した複数の単位シフトレジスタＳＲにより構成される。即ち、各単位シフトレジスタＳＲの入力端子ＩＮには、その前段の単位シフトレジスタＳＲの出力端子ＯＵＴが接続する。但し、第１段目の単位シフトレジスタＳＲ１の入力端子ＩＮには、スタートパルスＳＰが入力信号として入力される。

この場合におけるクロック発生器３１は、互いに逆相の（活性期間が重ならない）２相クロックであるクロック信号ＣＬＫ，／ＣＬＫを出力するものである。それぞれの単位シフトレジスタＳＲの第１クロック端子ＣＫ１には、前後に隣接する単位シフトレジスタＳＲに互いに逆相のクロック信号が入力されるよう、そのクロック信号ＣＬＫ，／ＣＬＫの片方が入力される。また図５に示すように、各単位シフトレジスタＳＲのリセット端子ＲＳＴには、その後段（この例では次段）の単位シフトレジスタＳＲの出力端子ＯＵＴが接続される。

図５のように構成されたゲート線駆動回路３０における単位シフトレジスタＳＲの動作を説明する。ここでも、第ｎ段目の単位シフトレジスタＳＲ_nの動作を代表的に説明する。簡単のため、当該単位シフトレジスタＳＲ_nの第１クロック端子ＣＫ１にクロック信号ＣＬＫが入力されるものとして説明を行う（例えば、図５における単位シフトレジスタＳＲ₁，ＳＲ₃などがこれに該当する）。クロック信号ＣＬＫ，／ＣＬＫのＨレベルの電位はＶＤＤであり、Ｌ（Low）レベルの電位はＶＳＳであるとする。

まず初期状態として、ノードＮ１がＬレベル（ＶＳＳ）のリセット状態を仮定する。このときノードＮ２はＨレベル（ＶＤＤ−Ｖｔｈ）である。また、第１クロック端子ＣＫ１（クロック信号ＣＬＫ）、リセット端子ＲＳＴ（次段の出力信号Ｇ_n+1）、入力端子ＩＮ（前段の出力信号Ｇ_n-1）は何れもＬレベルであるとする。

その状態から、前段の出力信号Ｇ_n-1（第１段目の場合はスタートパルスＳＰ）がＨレベルになると、それが当該単位シフトレジスタＳＲ_nの入力端子ＩＮに入力されトランジスタＱ３がオンになり、ノードＮ１のレベルは上昇する。それによりトランジスタＱ７が導通し始め、ノードＮ２のレベルは下降する。そうなるとトランジスタＱ５の抵抗が高くなり、ノードＮ１のレベルが急速に上昇してトランジスタＱ７を充分にオンにする。その結果ノードＮ２はＬレベル（ＶＳＳ）になり、トランジスタＱ５がオフになってノードＮ１がＨレベル（ＶＤＤ−Ｖｔｈ）になる。その結果、トランジスタＱ１がオン、トランジスタＱ２がオフとなるセット状態になる。

そして、クロック信号ＣＬＫがＨレベルになり出力端子ＯＵＴのレベルが上昇すると、容量素子Ｃ１およびトランジスタＱ１のゲート・チャネル間容量による結合によりノードＮ１のレベルは特定の電圧だけ昇圧される。従って、出力信号Ｇ_nのレベルは第１クロック端子ＣＫ１のレベルに追随して変化し、クロック信号ＣＬＫがＨレベルである間は出力信号Ｇ_nもＨレベルになってゲート線ＧＬ_nが活性化される（選択状態になる）。その後、クロック信号ＣＬＫがＬレベルに戻ると出力信号Ｇ_nもＬレベルに戻り、ゲート線ＧＬ_nは非選択状態に戻る。

出力信号Ｇ_nが単位シフトレジスタＳＲ_n+1に伝達された後、次段の出力信号Ｇ_n+1がＨレベルになると、それがリセット端子ＲＳＴに入力されてトランジスタＱ４がオンになりノードＮ１がＬレベルになる。それに伴ってトランジスタＱ７がオフになるのでノードＮ２はＨレベルになる。即ち、当該単位シフトレジスタＳＲ_nはリセット状態に戻り、トランジスタＱ１がオフ、トランジスタＱ２がオンになる。

このように、ゲート線駆動回路３０が図５のように構成されている場合においても、それぞれの単位シフトレジスタＳＲの動作は、リセット端子ＲＳＴに入力される信号が前段の出力信号Ｇ_n-1であることを除けば図２のように構成した場合とほぼ同じである。

このように動作する複数の単位シフトレジスタＳＲが、図５のように縦続接続した多段のシフトレジスタ（ゲート線駆動回路３０）によれば、第１段目の単位シフトレジスタＳＲ₁にスタートパルスＳＰが入力されると、それを切っ掛けにして、出力信号Ｇがクロック信号ＣＬＫ，／ＣＬＫに同期したタイミングでシフトされながら、単位シフトレジスタＳＲ₂，ＳＲ₃・・・と順番に伝達される。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ₁，ＧＬ₂，ＧＬ₃・・・を順に駆動することができる。

但し、図５の構成では、各単位シフトレジスタＳＲは、リセット端子ＲＳＴに次段の単位シフトレジスタＳＲの出力信号Ｇ_n+1が入力されるので、次段の単位シフトレジスタＳＲが少なくとも一度動作した後でなければリセット状態（すなわち上記の初期状態）にならない。各単位シフトレジスタＳＲは、リセット状態を経なければ図６に示したような通常動作を行うことができない。従って図５の構成の場合には、通常動作に先立って、ダミーの入力信号を単位シフトレジスタＳＲの第１段目から最終段まで伝達させるダミー動作を行わせる必要がある。あるいは、各単位シフトレジスタＳＲのノードＮ２と第２電源端子Ｓ２（高電位側電源）との間にリセット用のトランジスタを別途設け、通常動作の前に強制的にノードＮ２を充電するリセット動作を行ってもよい。但し、その場合はリセット用の信号ラインが別途必要になる。

ここで、先に述べた従来の単位シフトレジスタＳＲにおける誤動作の問題を詳細に説明する。以下では、単位シフトレジスタＳＲを構成する各トランジスタはａ−ＳｉＴＦＴであるとする。

図６の最下段に、図５のゲート線駆動回路３０における単位シフトレジスタＳＲ₁のノードＮ２の電圧波形を示す。上記のように、入力端子ＩＮの信号（スタートパルスＳＰあるいは前段の出力信号Ｇ_n-1）がＨレベルに成ると、ノードＮ２はＬレベルに遷移するが、すぐにリセット端子ＲＳＴの信号（次段の出力信号Ｇ_n+1）によってＨレベルに戻され、その後約１フレーム期間（約１６ｍｓ）Ｈレベルに維持される（図示は省略するが、この振る舞いは図２のケースでも同様である）。つまりトランジスタＱ２およびトランジスタＱ５のゲートは、約１フレーム期間継続的（直流的）に正バイアスされる。よって単位シフトレジスタＳＲがａ−ＳｉＴＦＴにより構成されている場合には、トランジスタＱ２，Ｑ５はしきい値電圧が正方向にシフトして駆動能力が低下する問題が生じる。

リセット状態におけるトランジスタＱ５の駆動能力が低下すると、例えばトランジスタＱ１のゲートとソース／ドレイン間のオーバラップ容量に起因してノードＮ１に生じたノイズ等による電荷を素早く放電することができず、ノードＮ１のレベルが上昇する恐れがある。そうなるとオフ状態にあるトランジスタＱ１の抵抗値が下がり、クロック信号ＣＬＫがＨレベルになったときに不要に出力端子ＯＵＴに電荷が供給されるようになる。さらにこのときトランジスタＱ２の駆動能力が低下していると、ノイズにより生じた出力端子ＯＵＴの電荷を素早く放電できず、出力端子ＯＵＴのレベルが上昇する。つまり、非選択状態にあるべきゲート線が選択状態になるという誤動作が生じ、液晶表示装置１０の表示不具合が発生する。

先に述べたように、特許文献１の駆動方法を用いればこの問題を回避することが可能であるが、そのためには特殊仕様の駆動制御装置を用いる必要がある。またトランジスタＱ２に対して特許文献２の手法を適用し、容量素子を用いてノードＮ２のレベルをクロック信号によりスイングさせれば特殊仕様の駆動制御装置は不要になる。しかし、トランジスタＱ２はゲート幅が大きいため、ノードＮ２の電位を充分に高くするためには大容量の容量素子が必要になるので、回路面積の増大が懸念される。以下、これらの問題を解決可能である、本発明に係るシフトレジスタ回路について説明する。

図７は、実施の形態１に係る単位シフトレジスタＳＲの構成を示す回路図である。以下の各実施の形態において、単位シフトレジスタＳＲを構成するトランジスタは、全て同一導電型の電界効果トランジスタである。そして以下の説明では、それらは全てＮチャネル型トランジスタ（Ｎ型ＴＦＴ）であるものとする。Ｎ型ＴＦＴは、ゲートがＨレベルになると活性（オン）状態となり、Ｌレベルで非活性（オフ）状態となる。但し本発明は、Ｐ型トランジスタで構成された単位シフトレジスタＳＲに対しても適用可能である。Ｐ型トランジスタの場合は、ゲートがＬレベルになると活性（オン）状態となり、Ｈレベルで非活性（オフ）状態となる。

図７のように、当該単位シフトレジスタＳＲは、出力端子ＯＵＴと第１クロック端子ＣＫ１との間に接続するトランジスタＱ１と、出力端子ＯＵＴと第１電源端子Ｓ１との間に接続するトランジスタＱ２とを有している。即ちトランジスタＱ１は、第１クロック端子ＣＫ１に入力されるクロック信号を出力端子ＯＵＴに供給するものであり、トランジスタＱ２は、出力端子ＯＵＴに低電位側電源電位ＶＳＳを供給することで、出力端子ＯＵＴを放電するものである。以下においても、トランジスタＱ１のゲート（制御電極）が接続するノードを「ノードＮ１」、トランジスタＱ２のゲートノードを「ノードＮ２」と称する。

トランジスタＱ１のゲートとソースとの間、すなわちノードＮ１と出力端子ＯＵＴとの間には容量素子Ｃ１が設けられている。この容量素子Ｃ１は、出力端子ＯＵＴのレベル上昇に伴うノードＮ１の昇圧効果を高めるためのものである。但し、容量素子Ｃ１は、トランジスタＱ１のゲート・チャネル間容量が充分大きい場合にはそれで置き換えることができるので、そのような場合には省略してもよい。

ノードＮ１と入力端子ＩＮとの間には、ゲートが入力端子ＩＮに接続するトランジスタＱ３が接続している（つまりトランジスタＱ３はダイオード接続されている）。ノードＮ１と第１電源端子Ｓ１との間には、ゲートがリセット端子ＲＳＴに接続するトランジスタＱ４と、ゲートがトランジスタＱ２のゲート（ノードＮ２）に接続したトランジスタＱ５とが互いに並列に接続している。以上の構成は図３に示した従来の単位シフトレジスタＳＲと同様である。

図３に示した従来の単位シフトレジスタＳＲでは、出力端子ＯＵＴをプルダウンさせるためにトランジスタＱ２を駆動するプルダウン駆動回路として、ノードＮ１を入力端、ノードＮ２を出力端とするインバータ回路（トランジスタＱ７，Ｑ８）が用いられていたが、本実施の形態に係る単位シフトレジスタＳＲは、それとは異なる構成のプルダウン駆動回路を有している。

本実施の形態の単位シフトレジスタＳＲのプルダウン駆動回路は、ノードＮ１を入力端とするインバータ回路と、当該インバータ回路の出力を受け、その駆動能力を高めた信号をノードＮ２に出力するバッファ回路とを備えている。図７を参照し、当該インバータ回路は、第１クロック端子ＣＫ１と第１電源端子Ｓ１との間に直列接続された容量素子Ｃ２およびトランジスタＱ８から成る。トランジスタＱ８のゲートは当該インバータ回路の入力端であるノードＮ１に接続される。容量素子Ｃ２は容量性負荷として機能し、トランジスタＱ８はドライバ素子として機能する。当該インバータ回路の出力端は、容量素子Ｃ２とトランジスタＱ８との接続ノード（以下「ノードＮ３」）となる。但し、以上の構成から分かるように、このインバータ回路においては、第１クロック端子ＣＫ１に入力されるクロック信号が電源となる。そして容量素子Ｃ２はそのクロック信号をノードＮ３に結合させる結合容量として機能する。

一方、バッファ回路は、第１クロック端子ＣＫ１と第１電源端子Ｓ１との間に直列接続されたトランジスタＱ９，Ｑ１０により構成される。トランジスタＱ９は、第１クロック端子ＣＫ１とノードＮ２との間に接続し、そのゲートはノードＮ３に接続する。トランジスタＱ１０は、ノードＮ２と第１電源端子Ｓ１との間に接続し、そのゲートはノードＮ１に接続する。ノードＮ１はインバータ回路の入力端、ノードＮ３はその出力端であるので、トランジスタＱ９，Ｑ１０はプッシュプル動作を行うトーテムポール型バッファ回路として機能する。但し、以上の構成から分かるように、このバッファ回路の電源も第１クロック端子ＣＫ１に入力されるクロック信号となる。

さらに本実施の形態のプルダウン駆動回路は、ノードＮ２と第１電源端子Ｓ１との間に接続し、ゲートが第２クロック端子ＣＫ２に接続したトランジスタＱ１１を備えている。このトランジスタＱ１１は、第２クロック端子ＣＫ２に入力されるクロック信号より制御され、ノードＮ２に低電位側電源電位ＶＳＳを供給することで、当該ノードＮ２を放電するものである。第２クロック端子ＣＫ２には、第１クロック端子ＣＫ１とは位相の異なる（活性期間が重ならない）クロック信号が入力される。例えば図５のように、単位シフトレジスタＳＲがクロック信号ＣＬＫ，／ＣＬＫの２相クロックを用いて駆動される場合、第１クロック端子ＣＫ１にクロック信号ＣＬＫが入力される単位シフトレジスタＳＲでは、その第２クロック端子ＣＫ２にはクロック信号／ＣＬＫが入力される。逆に第１クロック端子ＣＫ１にクロック信号／ＣＬＫが入力される単位シフトレジスタＳＲでは、その第２クロック端子ＣＫ２にはクロック信号ＣＬＫが入力される。

以下、図７に示した本実施の形態に係る単位シフトレジスタＳＲの動作を説明する。図７の単位シフトレジスタＳＲも、上に示した図２および図５のどちらの構成のゲート線駆動回路３０にも適用可能であるが、ここでは図５のように接続してゲート線駆動回路３０を構成している場合の動作を示す。

ここでも第ｎ段目の単位シフトレジスタＳＲ_nの動作を代表的に説明する。図８は、第ｎ段目の単位シフトレジスタＳＲ_n、その前段（第ｎ−１段）の単位シフトレジスタＳＲ_n-1およびその後段（第ｎ＋１段）の単位シフトレジスタＳＲ_n+1の接続関係を表した回路図である。また図９は、単位シフトレジスタＳＲ_nの動作を説明するためのタイミング図であり、第ｎ段の単位シフトレジスタＳＲ_nが、ゲート線ＧＬ_nの選択期間に出力信号Ｇ_nをＨレベルにし、非選択期間にＬレベルに維持するメカニズムが示されている。以下、図８および図９を参照して、図７に示した本実施の形態に係る単位シフトレジスタＳＲの動作を説明する。

簡単のため、単位シフトレジスタＳＲ_nの第１クロック端子ＣＫ１にはクロック信号ＣＬＫが入力され、単位シフトレジスタＳＲ_n-1，ＳＲ_n+1の第１クロック端子ＣＫ１にはクロック信号／ＣＬＫが入力されるものとして説明を行う。また第ｉ段目の単位シフトレジスタＳＲ_iの出力端子ＯＵＴからの出力信号Ｇを符号Ｇ_iで表す。またクロック信号ＣＬＫ，／ＣＬＫのＨレベルのレベルは互いに等しいと仮定し、そのＨレベルの電位は高電位側電源電位ＶＤＤであり、Ｌレベルの電位は低電位側電源電位ＶＳＳであるとする。さらに、単位シフトレジスタＳＲを構成するトランジスタのしきい値電圧は全て等しいと仮定し、その値をＶｔｈとする。

まず単位シフトレジスタＳＲ_nの初期状態として、ノードＮ１がＬレベル（ＶＳＳ）のリセット状態を仮定する。また、単位シフトレジスタＳＲ_nの第１クロック端子ＣＫ１（クロック信号ＣＬＫ）、第２クロック端子ＣＫ２（クロック信号／ＣＬＫ）、リセット端子ＲＳＴ（次段の出力信号Ｇ_n+1）、入力端子ＩＮ（前段の出力信号Ｇ_n-1）および出力端子ＯＵＴ（出力信号Ｇ_n）の何れもＬレベルであるとする。

図９を参照し、時刻ｔ₁でクロック信号／ＣＬＫが立ち上がると共に、前段の単位シフトレジスタＳＲ_n-1の出力信号Ｇ_n-1がＨレベルになったとする。するとトランジスタＱ１１がオンし、時刻ｔ₁の直前でＨレベル（ほぼＶＤＤ−Ｖｔｈ）になっていたノードＮ２をプルダウン、即ちＬレベル（ＶＳＳ）にする。応じてトランジスタＱ２，Ｑ５はオフとなる。また前段の出力信号Ｇ_n-1がＨレベルになったことにより、ノードＮ１はトランジスタＱ３を介して充電され、Ｈレベル（ＶＤＤ−Ｖｔｈ）になる。またそれに応じてトランジスタＱ１，Ｑ８，Ｑ１０はオンとなる。それによりノードＮ２，Ｎ３は低インピーダンスのＬレベルになる。

次いで時刻ｔ₂でクロック信号／ＣＬＫが立ち下がると、それと共に前段の出力信号Ｇ_n-1がＬレベルになる。するとトランジスタＱ３はオフになり、ノードＮ１はフローティング状態でＶＤＤ−Ｖｔｈのレベルに保持される。またクロック信号／ＣＬＫがＬレベルになるのでトランジスタＱ１１もオフになるが、トランジスタＱ１０はオンのままであるのでノードＮ２のＬレベルは変化しない。

そして時刻ｔ₃でクロック信号ＣＬＫが立ち上がると、このときトランジスタＱ１はオン、トランジスタＱ２はオフであるので、出力端子ＯＵＴ（出力信号Ｇ_n）のレベルが上昇し始める。このとき、トランジスタＱ１のゲート・チャネル間容量および容量素子Ｃ１を介する結合によって、ノードＮ１が昇圧される。従って、トランジスタＱ１は非飽和領域で動作し、出力信号Ｇ_nのレベルは、トランジスタＱ１のしきい値電圧Ｖｔｈ分の電圧損失を伴わずに、Ｈレベル（ＶＤＤ）になる。この結果ノードＮ１のレベルは、ほぼ２×ＶＤＤ−Ｖｔｈにまで上昇する。

一方、単位シフトレジスタＳＲ_nのプルダウン駆動回路では、時刻ｔ₃でクロック信号ＣＬＫがＨレベルになることで、容量素子Ｃ２およびトランジスタＱ８から成るインバータ回路およびトランジスタＱ９，Ｑ１０から成るバッファ回路に電源が供給される。但しこの時点では、インバータ回路の入力端であるノードＮ１はＨレベルなのでトランジスタＱ８はオンしており、その出力端であるノードＮ３はＬレベルから変化しない。そのためバッファ回路においても、トランジスタＱ９がオフ、トランジスタＱ１０がオンであるので、バッファ回路の出力端であるノードＮ２もＬレベルから変化しない。よってトランジスタＱ２，Ｑ５のオフも維持される。

但し詳細には、クロック信号ＣＬＫが立ち上がったとき、容量素子Ｃ２を介する結合により、ノードＮ３のレベルは上昇しようとする。ノードＮ３の寄生容量は小さいため、そのレベルはＶＤＤ近くまで上昇する場合もあるが、トランジスタＱ８がオンしているので、図９に示すようにその上昇はごく瞬時的である。よってノードＮ３のレベル上昇によりトランジスタＱ９がオンしたとしても一瞬のことである。しかもトランジスタＱ１０がオンしているので、トランジスタＱ９が一瞬の間オンしても、それによるノードＮ２のレベル上昇は僅かであり、ノードＮ２はＬレベルに維持される。よってトランジスタＱ２，Ｑ５のオフも維持され、出力端子ＯＵＴおよびノードＮ１の電荷がそれぞれトランジスタＱ２，Ｑ５を介して放出されることも殆どない。

また出力信号Ｇ_nは、ゲート線ＧＬ_nに出力されると共に、前段の単位シフトレジスタＳＲ_n-1のリセット端子ＲＳＴおよび単位シフトレジスタＳＲ_n+1の入力端子ＩＮにも入力される。よって出力信号Ｇ_nがＨレベルになると、単位シフトレジスタＳＲ_n-1では、トランジスタＱ４がオンになりノードＮ１が放電されてＬレベルになるので、そのトランジスタＱ１，Ｑ８，Ｑ１０はオフになる（即ち単位シフトレジスタＳＲ_n-1はリセット状態になる）。一方、単位シフトレジスタＳＲ_n+1では、トランジスタＱ３がオンになり、ノードＮ１がＶＤＤ−Ｖｔｈに充電され、そのトランジスタＱ１，Ｑ８，Ｑ１０がオンになる（即ち単位シフトレジスタＳＲ_n+1はセット状態になる）。

そして時刻ｔ₄でクロック信号ＣＬＫが立ち下がると、単位シフトレジスタＳＲｎのトランジスタＱ１はオンしているので、出力信号Ｇ_nも追随して立ち下がり、クロック信号ＣＬＫと同じＬレベル（ＶＳＳ）となる。このとき容量素子Ｃ１とトランジスタＱ１のゲート・チャネル間容量を介する結合により、ノードＮ１の電圧も追随して低下し、ノードＮ１のレベルはＶＤＤ−Ｖｔｈとなる。

一方、プルダウン駆動回路では、クロック信号ＣＬＫがＬレベルになることで、インバータ回路およびバッファ回路へ電源が供給されなくなる。但しこの時点では、インバータ回路の出力（ノードＮ３）およびバッファ回路の出力（ノードＮ２）は共にＬレベルであるので、クロック信号ＣＬＫがＬレベルになっても、ノードＮ２，Ｎ３のレベルに変化は無い。

なお詳細には、クロック信号ＣＬＫが立ち下がったとき、容量素子Ｃ２を介する結合によりノードＮ３のレベルが下降しようとする。しかしトランジスタＱ８がオンしているので、図９に示すようにノードＮ３のレベル降下は瞬時的である。またこのノードＮ３のレベル変化は、ＶＳＳからさらに低いレベルになるものなので、オフ状態のトランジスタＱ９の動作には影響しない。また出力信号Ｇ_nが立ち下がったとき、ノードＮ２においても、主としてトランジスタＱ２，Ｑ５のゲート・ドレイン間容量を介する結合により、瞬時的に負側に下降する。このレベル変化も、ＶＳＳからさらに低いレベルになるものなので、オフ状態のトランジスタＱ２，Ｑ５の動作には影響せず、従ってシフトレジスタの動作には影響しない。

時刻ｔ₅で、クロック信号／ＣＬＫが立ち上がるのと共に、次段の出力信号Ｇ_n+1も立ち上がると、単位シフトレジスタＳＲ_nのトランジスタＱ４，Ｑ１１がオンになる。するとノードＮ１はＬレベルになり、単位シフトレジスタＳＲ_nはリセット状態に戻る。また、ノードＮ２は低インピーダンスでＬレベル（ＶＳＳ）になる。

続く時刻ｔ₆で、クロック信号／ＣＬＫが立ち下がるのと共に、次段の出力信号Ｇ_n+1も立ち下がると、トランジスタＱ１１，Ｑ４がオフになるので、ノードＮ１，Ｎ２は共に高インピーダンスのＬレベルとなる。

そして時刻ｔ₇でクロック信号ＣＬＫが立ち上がると、プルダウン駆動回路において、インバータ回路およびバッファ回路に電源が供給される。この時点では、インバータ回路の入力端であるノードＮ１はＬレベルなのでトランジスタＱ８はオフであり、インバータ回路の出力端であるノードＮ３はＨレベルになる。応じてバッファ回路では、トランジスタＱ９がオン、トランジスタＱ１０がオフとなるので、バッファ回路の出力端であるノードＮ２はＨレベルになる。

より詳細に説明すると、クロック信号ＣＬＫが立ち上がったときに、容量素子Ｃ２を介する結合によりノードＮ３のレベルが上昇しようとする。このときトランジスタＱ８はオフしているので、ノードＮ３は昇圧されてＨレベルになる。容量素子Ｃ２の容量値をノードＮ３の寄生容量（主にトランジスタＱ９のゲート容量）の容量値よりも十分大きく設定した場合、ノードＮ３のレベルはほぼＶＤＤとなる。このノードＮ３のレベル上昇によりトランジスタＱ９はオンする。このときトランジスタＱ１０はオフしているので、ノードＮ２のレベルはＨレベル（ほぼＶＤＤ−Ｖｔｈ）となる。その結果、単位シフトレジスタＳＲ_nのトランジスタＱ２，Ｑ５はオンになる。

他方、トランジスタＱ１のゲート・ドレイン間のオーバラップ容量と、トランジスタＱ５のオン抵抗とは微分回路を構成するため、ノードＮ１のレベルはクロック信号ＣＬＫの立ち上がりに追随して上昇する。このときのノードＮ１のレベルは、クロック信号ＣＬＫをノードＮ１に結合させて当該ノードＮ１を昇圧しようとする容量成分（トランジスタＱ１のゲート・ドレイン間のオーバラップ容量）と、ノードＮ１の寄生容量（トランジスタＱ１のゲート・ソース間容量、トランジスタＱ８，Ｑ１０のゲート容量など）および容量素子Ｃ１とによってクロック信号ＣＬＫのＨレベル（ＶＤＤ）を分割した一定のレベルにまで瞬時的に上昇し、その後一定の時定数で低下するスパイク状の波形となる。なお、トランジスタＱ５のオン抵抗を充分小さく設定され、このスパイク状の電圧によりトランジスタＱ１がオンすることは防止されており、出力端子ＯＵＴはＬレベルに維持される。

そして時刻ｔ₈でクロック信号ＣＬＫが立ち下がると、プルダウン駆動回路において、インバータ回路およびバッファ回路に電源が供給されなくなる。インバータ回路では電源レベル（クロック信号ＣＬＫ）が下降すると、容量素子Ｃ２を介して時刻ｔ₇のときとは正負が逆の結合が生じ、当該インバータ回路の出力端であるノードＮ３がＬレベルに引き下げられる。またバッファ回路では、トランジスタＱ９がオフになるがトランジスタＱ１０もオフであるので、当該バッファ回路の出力端であるノードＮ２はフローティング状態でＨレベルに維持される。従って、トランジスタＱ２，Ｑ５はオンを維持する。

またノードＮ１には、時刻ｔ₇のときとは逆の負のスパイク電圧が生じるが、トランジスタＱ５がオンしているので、ノードＮ１に生じた負のレベルはトランジスタＱ５を通して速やかに放電され、ノードＮ１のレベルはＶＳＳに戻る。

そして時刻ｔ₉でクロック信号／ＣＬＫが立ち上がると、トランジスタＱ１１がオンし、ノードＮ２が放電されてＬレベル（ＶＳＳ）になる。応じてトランジスタＱ２，Ｑ５はオフになる。それにより、出力端子ＯＵＴは高インピーダンス状態となるが、出力端子ＯＵＴに接続されるゲート線ＧＬの容量（ゲート線容量）が大きいため、出力信号Ｇ_nは安定してＬレベルを維持する。

以降、次のフレーム期間に前段の単位シフトレジスタＳＲ_n-1の出力信号Ｇ_n-1がＨレベルになるまで、時刻ｔ₆〜ｔ₉の動作が繰り返される。従って、単位シフトレジスタＳＲ_nにおいては、ゲート線ＧＬ_nの非選択期間の間、トランジスタＱ２，Ｑ５のゲート（ノードＮ２）のレベルが、クロック信号ＣＬＫの立ち上がりに同期してＨレベル（ＶＤＤ）になり、クロック信号／ＣＬＫの立ち上がりに同期してＬレベル（ＶＤＤ）になるようにスイングされる。

即ち、出力端子ＯＵＴを放電するトランジスタＱ２、およびノードＮ１を放電するトランジスタＱ５のゲートが継続的にバイアスされることが防止され、それらのしきい値電圧のシフト（Ｖｔｈシフト）が軽減されて、駆動能力の低下が抑制される。従って、リセット状態において、ノードＮ１に生じたノイズ等による電荷をトランジスタＱ５が素早く放電することができ、トランジスタＱ１の抵抗値は高く保たれる。また、トランジスタＱ２の駆動能力の低下が防止されることにより、非選択状態における出力端子ＯＵＴの抵抗（出力抵抗）を小さくすることができるので、非選択時のゲート線の電圧がより安定して表示装置の表示品質が向上する。

また以上の動作に用いられている制御信号（スタートパルスＳＰ、クロック信号ＣＬＫ，／ＣＬＫ）は、汎用的な駆動制御装置から出力可能な信号であり特殊なものではない。つまり本実施の形態に単位シフトレジスタＳＲを動作させるのに、特殊な駆動制御装置を用いる必要は無いことが分かる。

本実施の形態に係る単位シフトレジスタＳＲのプルダウン駆動回路は、容量性負荷のインバータ回路と、その出力を受けて動作するバッファ回路を備えている。バッファ回路は、トランジスタＱ９，Ｑ１０から成るプッシュプル動作のトーテムポール型であるので、比較的小さい回路面積で高い駆動能力を有している。従って、トランジスタＱ２，Ｑ５のゲート（ノードＮ２）に高い振幅の電圧を供給することができ、シフトレジスタの出力抵抗およびノードＮ１のプルダウン抵抗の低減を、回路面積を増大を抑制しつつ実現できる。

なお以上の説明においては、クロック信号ＣＬＫがＨレベルになる期間と／ＣＬＫがＨレベルになる期間との間に一定の間隔を設けているが、この期間は無くてもよい。即ち、クロック信号ＣＬＫが立ち上がるのと同時にクロック信号／ＣＬＫが立ち下がり、クロック信号ＣＬＫが立ち下がるのと同時にクロック信号／ＣＬＫが立ち上がるような２相クロックでよい。

＜実施の形態２＞
図１０は本発明の実施の形態２に係る単位シフトレジスタＳＲの構成を示す回路図である。同図においては、図７に示したものと同様の機能を有する要素には同一符号を付してある。当該単位シフトレジスタＳＲでは、トランジスタＱ１０のゲートを、ノードＮ１ではなく出力端子ＯＵＴに接続している。そのことを除いては図７の回路と同様である。

実施の形態２の単位シフトレジスタＳＲ_nの動作は、実施の形態１で説明したものとほぼ同じである。但し、実施の形態１ではトランジスタＱ１０がノードＮ１がＨレベルの期間（図９における時刻ｔ₁〜時刻ｔ₅）にオンしてノードＮ２をＬレベルにするのに対し、本実施の形態では出力信号Ｇ_nがＨレベルの期間（時刻ｔ₃〜時刻ｔ₄）にオンになる。即ち、本実施の形態におけるトランジスタＱ１０は、出力信号Ｇ_nが立ち上がったときに、トランジスタＱ２のゲート・ドレイン間のオーバラップ容量によりノードＮ２のレベルが上昇してトランジスタＱ２がオンするのを防止し、出力信号Ｇ_nのＨレベルの電位の低下を防止するよう動作する。

トランジスタＱ１０がオンする期間が実施の形態１の場合に比べて短いものとなるが、例えば図８のように２相クロック信号ＣＬＫ，／ＣＬＫにより単位シフトレジスタＳＲを駆動する場合には、ノードＮ１がＨレベルになるとき、それと同じタイミングでトランジスタＱ１０がオンしなくても、トランジスタＱ１１がオンしてノードＮ２をＬレベルにするので、実質的な単位シフトレジスタＳＲの動作は実施の形態１と同じになる。

図１０の単位シフトレジスタＳＲでは、トランジスタＱ１０のゲート容量がノードＮ１の寄生容量とならないので、その分だけノードＮ１の寄生容量を小さくすることができ、出力信号Ｇ_nの出力時におけるノードＮ１の昇圧レベルを高くすることができる。その結果、出力信号Ｇ_nの立ち上がり速度を速くすることができる。

＜実施の形態３＞
図１１は、実施の形態３に係る単位シフトレジスタの構成を示す回路図である。同図においても図７に示したものと同様の機能を有する要素には同一符号を付してある。トランジスタＱ８のゲートノード、即ちインバータ回路の入力端を「ノードＮ１Ａ」と定義すると、実施の形態１（図７）においてはトランジスタＱ１のゲート（ノードＮ１）とノードＮ１Ａとの間は直接接続されていたが、図１１の単位シフトレジスタＳＲでは、ノードＮ１とノードＮ１Ａとの間に、ゲートをノードＮ１Ａに接続してダイオード接続させたトランジスタＱ１２を介在させている。さらに、ノードＮ１Ａと入力端子ＩＮとの間に、ゲートを入力端子ＩＮに接続してダイオード接続させたトランジスタＱ１３を接続させている。

本実施の形態の単位シフトレジスタＳＲ_nでは、前段の出力信号Ｇ_n-1が入力されたとき、ノードＮ１がトランジスタＱ３を介してＨレベル（ＶＤＤ−Ｖｔｈ）に充電される一方で、同じようにノードＮ１ＡもトランジスタＱ１３を介してＨレベル（ＶＤＤ−Ｖｔｈ）に充電される。

ダイオード接続したトランジスタＱ１２は、ノードＮ１Ａ側がアノード、ノードＮ１側がカソードとなるので、ノードＮ１ＡからノードＮ１への方向を順方向とする一方向性のスイッチング素子として機能する。出力信号Ｇ_nの立ち上がりによりノードＮ１が昇圧されるときには、トランジスタＱ１２から成るダイオードは逆バイアス状態となるので、ノードＮ１からノードＮ１Ａへは電流は流れない。つまりノードＮ１からノードＮ１Ａへの充電は阻止される。よって出力信号Ｇ_nノードＮ１が昇圧される過程では、トランジスタＱ８，Ｑ１０のゲート容量はノードＮ１の寄生容量とはならない。従って、ノードＮ１の昇圧時におけるノードＮ１の寄生容量が小さくなるため、実施の形態１よりもノードＮ１の昇圧レベルをより高くすることができ、出力信号Ｇ_nの出力時におけるノードＮ１の昇圧レベルを高くすることができる。その結果、出力信号Ｇ_nの立ち上がり速度を速くすることができる。

なお本実施の形態においても、実施の形態２を適用し、トランジスタＱ１０のゲートを出力端子ＯＵＴに接続しても良い。

＜実施の形態４＞
図１２は、実施の形態４に係る単位シフトレジスタの構成を示す回路図である。同図においても図７に示したものと同様の機能を有する要素には同一符号を付してある。本実施の形態においては図７の回路に対し、トランジスタＱ８に代えて、ノードＮ３と第１電源端子Ｓ１との間に直列接続したトランジスタＱ８Ａ，Ｑ８Ｂを設ける。トランジスタＱ８Ａ，Ｑ８Ｂのゲートはバッファ回路の入力端であり、共にノードＮ１に接続される。さらに、トランジスタＱ８Ａ，Ｑ８Ｂ間の接続ノードを「ノードＮ４」と定義すると、当該ノードＮ４とクロック信号ＣＬＫとの間に、ゲートがノードＮ３に接続したトランジスタＱ１４が設けられる。

即ち、本実施の形態の単位シフトレジスタＳＲにおいては、プルダウン駆動回路のインバータ回路は、容量素子Ｃ２を負荷素子、トランジスタＱ８Ａ、Ｑ８Ｂをドライバ素子、トランジスタＱ１４を当該インバータ回路のしきい値電圧の調整素子とする、いわゆる「シュミットトリガ回路」となっている。

実施の形態１の単位シフトレジスタＳＲでは、図９に示したように、出力信号Ｇ_nがＬレベルを維持する期間（ゲート線ＧＬ_nの非選択期間；時刻ｔ₆以降）において、クロック信号ＣＬＫが立ち上がるときに、ノードＮ１に正方向のスパイク電圧が発生する。このスパイク電圧がトランジスタＱ８のしきい値電圧すなわちインバータ回路のしきい値電圧を超えると、トランジスタＱ８がオンしてノードＮ３のレベルが低下する。そうなると、トランジスタＱ９が充分にオンにならず、ノードＮ２のＨレベルが低下してトランジスタＱ５を充分にオンできなくなる。この結果、スパイク電圧のレベルがさらに高くなるという悪循環になり、最終的にノードＮ１のレベルがトランジスタＱ１をオンさせるレベルにまで達する場合がある。

それに対し本実施の形態では、インバータ回路としてシュミットトリガ型のインバータを用いることにより、当該インバータ回路のしきい値電圧を高くし、スパイク電圧によりノードＮ２のレベルが低下しないようにしている。それにより上記の問題が解決される。

本実施の形態では、インバータ回路をシュミットトリガ回路としたが、さらにバッファ回路にもシュミットトリガ回路を用いてもよい。そのようにした変形例を図１３に示す。即ち、トランジスタＱ１０に代えて、ノードＮ２と第１電源端子Ｓ１との間に直列接続したトランジスタＱ１０Ａ，Ｑ１０Ｂを設ける。トランジスタＱ１０Ａ，Ｑ１０Ｂのゲートは共にノードＮ１に接続させる。そしてトランジスタＱ１０Ａ，Ｑ１０Ｂ間の接続ノードを、ノードＮ４に接続する。それにより、バッファ回路のしきい値電圧も高くなり、ノードＮ１のスパイク電圧の影響をより小さくできる。

なお本実施の形態においても、実施の形態２を適用し、トランジスタＱ１０のゲートを出力端子ＯＵＴに接続してもよい。また実施の形態３を適用し、ノードＮ１とインバータの入力端（トランジスタＱ８Ａ，Ｑ８Ｂのゲート）との間に、図１１に示したトランジスタＱ１２，Ｑ１３から成る回路を接続してもよい。

＜実施の形態５＞
図１４は、実施の形態５に係る単位シフトレジスタの構成を示す回路図である。同図においても図７に示したものと同様の機能を有する要素には同一符号を付してある。本実施の形態においては図７の回路に対し、出力端子ＯＵＴと第１電源端子Ｓ１との間にトランジスタＱ１５をさらに設け、そのゲートを第２クロック端子ＣＫ２に接続させたものである。即ち、トランジスタＱ１５は、第２クロック端子ＣＫ２に入力されるクロック信号より制御され、出力端子ＯＵＴを放電（プルダウン）するものである。

図９に示したように図７の回路では、単位シフトレジスタＳＲ_nの非選択期間におけるノードＮ２のレベルは、クロック信号ＣＬＫの立ち上がりに同期してＨレベルになり、クロック信号／ＣＬＫの立ち上がりに同期してＬレベルになるようスイングする。つまり、クロック信号ＣＬＫの立ち上がりからクロック信号／ＣＬＫの立ち上がりまでの間はトランジスタＱ２がオンして出力端子ＯＵＴを低インピーダンスのＬレベルにするが、それ以外の期間はトランジスタＱ２がオフになり出力端子ＯＵＴは高インピーダンス状態（フローティング状態）のＬレベルになる。

それに対し、図１４の単位シフトレジスタＳＲ_nによれば、第２クロック端子ＣＫ２に入力されるクロック信号／ＣＬＫがＨレベルになる間も、トランジスタＱ１５がオンして出力端子ＯＵＴを低インピーダンスのＬレベルにする。よって図７の回路よりも、非選択期間に出力端子ＯＵＴが高インピーダンス状態のＬレベルになる期間を短くでき、出力信号Ｇ_nのＬレベルが安定化するという効果が得られる。

＜実施の形態６＞
上記のように実施の形態５によれば、非選択期間に出力端子ＯＵＴが高インピーダンス状態のＬレベルになる期間を短くできる。しかし図９の例のように、クロック信号ＣＬＫがＨレベルになる期間（活性期間）と、クロック信号／ＣＬＫがＨレベルになる期間との間に一定の間隔がある場合、非選択期間に出力端子ＯＵＴが高インピーダンス状態のＬレベルになる期間は全く無くなるわけではない。例えば、図１４に示した単位シフトレジスタＳＲ_nにあっては、クロック信号／ＣＬＫの立ち下がりからクロック信号ＣＬＫの立ち上がりまでの間は、図１７（ａ）に示すようにノードＮ２とクロック信号／ＣＬＫの両方がＬレベルになる期間が存在し、その間はトランジスタＱ２，Ｑ１５ともオフになるので、出力端子ＯＵＴが高インピーダンス状態になる。

図１５は、実施の形態６に係る単位シフトレジスタの構成を示す回路図である。同図においては図７および図１４に示したものと同様の機能を有する要素には同一符号を付してある。本実施の形態においては図１４の回路に対し、トランジスタＱ１５のゲートをトランジスタＱ１６，Ｑ１７から構成されるインバータ回路３２に接続させたものである。

トランジスタＱ１５のゲートノードを「ノードＮ５」と定義すると、インバータ回路３２において、トランジスタＱ１６はノードＮ５と第２クロック端子ＣＫ２との間にダイオード接続している。またトランジスタＱ１７は、ノードＮ５と第１電源端子Ｓ１との間に接続し、そのゲートは第１クロック端子ＣＫ１に接続している。この構成から分かるように、このインバータ回路３２は、第１クロック端子ＣＫ１を入力端、ノードＮ５を出力端としており、また第２クロック端子ＣＫ２に入力されるクロック信号がその電源になっている。

インバータ３２においては、第２クロック端子ＣＫ２に入力されるクロック信号に応じてトランジスタＱ１６がノードＮ５を充電し、第１クロック端子ＣＫ１に入力されるクロック信号に応じてトランジスタＱ１７がノードＮ５を放電する。その結果、ノードＮ５には、図１７（ｂ）に示すように第２クロック端子ＣＫ２に入力されるクロック信号の立ち上がりに同期してＨレベル（ＶＤＤ−Ｖｔｈ）になり、第１クロック端子ＣＫ１に入力されるクロック信号の立ち上がりに同期してＬレベル（ＶＳＳ）になる信号が現れる。つまりノードＮ５には、非選択状態におけるノードＮ２の電圧波形に相補な波形の信号が供給される。

このように、インバータ回路２３は、単位シフトレジスタＳＲを駆動するためのクロック信号を用いて、非選択状態におけるノードＮ２の電圧波形に相補な波形のクロック信号を生成する。以下、当該インバータ回路３２を「クロック変換回路」と称する。

従って本実施の形態に係る単位シフトレジスタＳＲのトランジスタＱ１５は、クロック変換回路３２によって、第２クロック端子ＣＫ２に入力されるクロック信号の立ち上がり応じてオンにされ、第１クロック端子ＣＫ１に入力されるクロック信号の立ち上がりに応じてオフにされるように駆動される。よって非選択期間においては、トランジスタＱ２，Ｑ１５は交互にオンし、その両方が共にオフになることはない。その結果、非選択期間において、ノードＮ２，Ｎ５の両方がＬレベルになる期間が存在しなくなり、出力端子ＯＵＴを常に低インピーダンス状態のＬレベルにすることができる。

なお、クロック変換回路３２は、縦続接続された全ての単位シフトレジスタＳＲに個々に設ける必要は無く、１つのクロック変換回路３２を複数の単位シフトレジスタＳＲで共有することができる。例えば２相クロック信号ＣＬＫ，／ＣＬＫで駆動されるシフトレジスタの場合であれば、トランジスタＱ１６，Ｑ１７のゲートにそれぞれクロック信号／ＣＬＫ，ＣＬＫが供給される第１のクロック変換回路３２Ａ（図１６（ａ））と、トランジスタＱ１６，Ｑ１７のゲートにそれぞれクロック信号ＣＬＫ，／ＣＬＫが供給される第２のクロック変換回路３２Ｂ（図１６（ｂ））とが、各々少なくと１つずつ設けられていればよい。その場合、クロック変換回路３２Ａを、第１クロック端子ＣＫ１にクロック信号ＣＬＫが入力される複数の単位シフトレジスタＳＲで共有させ、クロック変換回路３２Ｂを、第１クロック端子ＣＫ１にクロック信号／ＣＬＫが入力される複数の単位シフトレジスタＳＲに共有させる。そうすることにより、クロック変換回路３２を設けることによる回路面積の増大が格段に少なくなる。

なお、クロック変換回路３２の構成は図１６に示したものに限られない。例えば図１８（ａ），（ｂ）に示すようにトランジスタＱ１７のソースをトランジスタＱ１６のドレインに接続させ、トランジスタＱ１７のソースにゲートとは逆相の（活性期間が重ならない）のクロック信号を入力させてもよい。この場合、トランジスタＱ１７がオフする間、そのゲートがソースに対して負にバイアスされるのと等価な状態になる。それにより、正方向へシフトしたトランジスタＱ１７のしきい値電圧が負方向へ戻って回復する。その結果、トランジスタＱ１７のＶｔｈシフトが緩和されて駆動能力の低下が抑制される。よってトランジスタＱ１７としてサイズの小さいトランジスタを使用することができ、回路面積の縮小化に寄与できる。

＜実施の形態７＞
例えば図７の単位シフトレジスタＳＲでは、縦続接続させたときに出力信号Ｇが次段のトランジスタＱ３のゲートおよびドレインに入力される（図８参照）。言い換えれば、各単位シフトレジスタＳＲのノードＮ１は、自身の前段の出力信号Ｇを用いて充電される。ノードＮ１は、サイズの大きいトランジスタＱ１のゲートが接続していることもあり、その寄生容量は比較的大きい。従って、当該寄生容量に基づく時定数のために出力信号Ｇの立ち上がり速度が遅くなりやすい。

図１９は、実施の形態７に係る単位シフトレジスタの構成を示す回路図である。同図においても図７に示したものと同様の機能を有する要素には同一符号を付してある。本実施の形態においては図７の回路に対し、トランジスタＱ３のドレインを、高電位側電源電位ＶＤＤが供給される第２電源端子Ｓ２に接続させている。

図１９の単位シフトレジスタＳＲでは、ノードＮ１は高電位側電源電位ＶＤＤを供給する電源により充電され、出力信号ＧはトランジスタＱ３のゲートだけに供給される。それにより各単位シフトレジスタＳＲの出力信号Ｇの負荷が軽減され、出力信号Ｇの立ち上がり速度を高速化できる。さらに、ノードＮ１の充電速度も速くできるので、当該ノードＮ１を充分に高いレベルに充電することができるようになり、そのことによっても出力信号Ｇの立ち上がり速度が高速化される。

＜実施の形態８＞
図１９の単位シフトレジスタＳＲ_nでは、ゲート線ＧＬ_nの非選択期間おいて、クロック信号ＣＬＫがＬレベルの間にトランジスタＱ５がオフする期間（ノードＮ２がＬレベルになる期間）がある。そのときノードＮ１は高インピーダンス状態のＬレベルになる。図１９のようにトランジスタＱ３のドレインに電位ＶＤＤを供給する電源が接続されていると、表示装置に入射する外光あるいは表示パネルのバックライト光の影響により、トランジスタＱ３を通して第２電源端子Ｓ２からノードＮ１へ光リーク電流が流れるので、ノードＮ１が高インピーダンス状態であればそのレベルが上昇する。

そのようにノードＮ１のレベルが上昇して、第１クロック端子ＣＫ１のクロック信号ＣＬＫが立ち上がると、トランジスタＱ１のゲート・ドレイン間のオーバラップ容量を介する結合により、ノードＮ１のレベルはさらに上昇する。それによりトランジスタＱ１がオンとなると、出力信号Ｇ_nがＨレベルになるという誤動作が生じる。本実施の形態ではこの問題を解決することができる単位シフトレジスタＳＲを提供する。

図２０は、実施の形態８に係る単位シフトレジスタＳＲの構成を示す回路図である。同図において、図１９に示したものと同様の機能を有する要素には同一符号を付してある。本実施の形態においては図１９の回路に対し、トランジスタＱ１８〜Ｑ２１から成る回路が設けられている。このトランジスタＱ１８〜Ｑ２１から成る回路は、ゲート線ＧＬ_nの非選択期間おいて第１クロック端子ＣＫ１がＨレベルになる間、ノードＮ１を低インピーダンスのＬレベルにするように動作する。

図２０に示すように、トランジスタＱ１８は、ノードＮ１と第１電源端子Ｓ１との間に接続している。トランジスタＱ１８のゲートノードを「ノードＮ６」と定義すると、トランジスタＱ１９は、ノードＮ６と第２電源端子Ｓ２との間に接続し、そのゲートは第２クロック端子ＣＫ２に接続される。トランジスタＱ２０は、ノードＮ６と第１電源端子Ｓ１との間に接続し、そのゲートは入力端子ＩＮに接続している。トランジスタＱ２１もノードＮ６と第１電源端子Ｓ１との間に接続しているが、そのゲートは第１クロック端子ＣＫ１に接続している。

トランジスタＱ２０は、トランジスタＱ１９に対してオン抵抗が充分小さく設定されている。即ち、トランジスタＱ１９，Ｑ２０は、トランジスタＱ１９を負荷素子、トランジスタＱ２０をドライバ素子とするレシオ型のインバータ回路を構成している。従って、例えば単位シフトレジスタＳＲ_nにおいて、前段の出力信号Ｇ_n-1がＨレベルになったとき、第２クロック端子ＣＫ２のクロック信号／ＣＬＫもＨレベルになるのでトランジスタＱ１９，Ｑ２０は共にオンするが、このインバータ回路の出力端であるノードＮ６はＬレベルになる。

ゲート線ＧＬ_nの非選択期間においては、出力信号Ｇ_n-1がＬレベルでありトランジスタＱ２０はオフになっているので、単位シフトレジスタＳＲ_nのノードＮ６は、クロック信号ＣＬＫが立ち上がってからクロック信号／ＣＬＫが立ち上がるまでの間Ｌレベルになり、クロック信号／ＣＬＫが立ち上がってからクロック信号ＣＬＫが立ち上がるまでの間Ｈレベルになるように、レベルがスイングされる。つまり非選択期間においては、ノードＮ２とノードＮ６の信号波形は互いに相補な関係になり、ノードＮ５とトランジスタＱ１８とが交互にオンして、ノードＮ１を低インピーダンスのＬレベルにする。よって、光リーク電流に起因したノードＮ１のレベル上昇が防止される。さらに、トランジスタＱ１８のゲートが継続的にバイアスされることが防止されているので、そのＶｔｈシフトが抑制されるという効果も得られる。

そして前段の出力信号Ｇ_n-1がＨレベルになると、トランジスタＱ２０がオンになる。上記のようにトランジスタＱ２０はトランジスタＱ１９よりも充分にオン抵抗が小さいので、ノードＮ６はトランジスタＱ１９のオン／オフに関係なくＬレベルにプルダウンされる。応じてトランジスタＱ１８はオフになり、ノードＮ１はトランジスタＱ３を介して充電されてＨレベルになる。

その後、前段の出力信号Ｇ_n-1がＬレベルに戻っても、それと同時にクロック信号／ＣＬＫもＬレベルになるのでノードＮ６はＬレベルに維持される。さらに出力信号Ｇ_nがＨレベルになる期間でも、クロック信号ＣＬＫによりトランジスタＱ２１がオンになるのでノードＮ６はＬレベルに維持され、トランジスタＱ１８はオフに維持される。つまりトランジスタＱ１８は、ノードＮ１の充電期間およびゲート線ＧＬ_nの選択期間、継続してオフであるので、トランジスタＱ１８〜Ｑ２１から成る回路は単位シフトレジスタＳＲ_nが出力信号Ｇ_nを出力するための動作には影響しない。従って、本実施の形態に係る単位シフトレジスタＳＲ_nは、図１９の回路と同様の動作を行うことができる。

このように本実施の形態においては、トランジスタＱ１８は、入力端子ＩＮに入力される信号がＨレベルの期間（活性期間）はオフを維持し、それ以外の期間では、第２クロック端子ＣＫ２に入力されるクロック信号の立ち上がりに応じてオンになり、第１クロック端子ＣＫ１に入力されるクロック信号の立ち上がりに応じてオフになるように駆動される。

なお、図２０においてはトランジスタＱ１９のドレインを、トランジスタＱ３のドレインと同じく電位ＶＤＤを供給する電源に接続させたが、それぞれ異なる電源に接続させてもよい。また図２１の如く、ゲートと同じく第２クロック端子ＣＫ２に接続させてもよい（即ちトランジスタＱ１９を、ノードＮ６と第２クロック端子ＣＫ２との間にダイオード接続させてもよい）。その場合、ノードＮ６が第２クロック端子ＣＫ２に入力されるクロック信号により充電されることとなるが、上記と同様の動作を行うことができ、同様の効果を得ることができる。

＜実施の形態９＞
図２２は、実施の形態９に係る単位シフトレジスタの構成を示す回路図である。同図においても図２０に示したものと同様の機能を有する要素には同一符号を付してある。本実施の形態においては図２０の回路において、トランジスタＱ２１に代えて、ノードＮ６と第２クロック端子ＣＫ２との間に接続したトランジスタＱ２１Ａが設けられる。トランジスタＱ２１ＡのゲートはノードＮ６に接続されている（即ちトランジスタＱ２１Ａはダイオード接続されている）。また図２１に例示した変形例のようにトランジスタＱ１９は、ノードＮ６と第２クロック端子ＣＫ２との間にダイオード接続させている。

本実施の形態の単位シフトレジスタＳＲ_nにおいては、クロック信号／ＣＬＫがＨレベルのときはトランジスタＱ１９がオンになりノードＮ６を充電してＨレベルし、クロック信号／ＣＬＫがＬレベルのときはトランジスタＱ２１ＡがオンになりノードＮ６を放電してＬレベル（Ｖｔｈ）にする。また前段の出力信号Ｇ_n-1がＨレベルになる期間（活性期間）は、トランジスタＱ２０がオンしてノードＮ６をＬレベルに維持する。つまり、本実施の形態のトランジスタＱ１８は、入力端子ＩＮに入力される信号の活性期間はオフを維持し、それ以外の期間では、第２クロック端子ＣＫ２のクロック信号に対応してオン／オフが切り換わる（当該クロック信号の活性期間にオンする）ように駆動される。

第１クロック端子ＣＫ１と第２クロック端子ＣＫ２とには、互いに逆相のクロック信号が入力されるので、結果的にトランジスタＱ２１Ａは、図２０におけるトランジスタＱ２１とほぼ同様に動作することとなる。従って、実施の形態８とほぼ同様の効果が得られる。

＜実施の形態１０＞
図２３は、実施の形態１０に係る単位シフトレジスタの構成を示す回路図である。同図においても図２０に示したものと同様の機能を有する要素には同一符号を付してある。本実施の形態においては図２２の回路に対し、トランジスタＱ１９，Ｑ２１Ａに代えて容量素子Ｃ３を設けている。即ち、容量素子Ｃ３およびトランジスタＱ２０は、容量性負荷のインバータ回路を構成している。

また容量素子Ｃ３は、第２クロック端子ＣＫ２とノードＮ６とを容量結合させる。従って、例えばシフトレジスタＳＲ_nの容量素子Ｃ２は、クロック信号／ＣＬＫの立ち上がり時にノードＮ６のレベルを上昇させ、立ち下がり時にはノードＮ６のレベルを引き下げる。結果として容量素子Ｃ３は、図２２におけるトランジスタＱ１９，Ｑ２１Ａと同様の働きをすることとなる。

つまり本実施の形態においても、トランジスタＱ１８は、入力端子ＩＮに入力される信号の活性期間はオフを維持し、それ以外の期間では第２クロック端子ＣＫ２のクロック信号に対応してオン／オフが切り換わる（当該クロック信号の活性期間にオンする）ように駆動される。従って、本実施の形態に係る単位シフトレジスタＳＲは、実施の形態８とほぼ同様に動作し、同様の効果を得ることができる。

＜実施の形態１１＞
図２４は、実施の形態１１に係る単位シフトレジスタの構成を示す回路図である。同図においても図２０に示したものと同様の機能を有する要素には同一符号を付してある。本実施の形態においては図２０の回路に対し、トランジスタＱ１８のソースを、入力端子ＩＮに接続させると共に、ゲート（ノードＮ６）を第２クロック端子ＣＫ２に接続させている。

本実施の形態に係る単位シフトレジスタＳＲ_nによれば、前段の出力信号Ｇ_n-1がＨレベルになりノードＮ１がトランジスタＱ３を介して充電される間、トランジスタＱ１８のゲート（クロック信号／ＣＬＫ）がＨレベルになるが、ソース（前段の出力信号Ｇ_n-1）もＨレベルであるので、当該トランジスタＱ１８はオンせず、ノードＮ１はＨレベルに充電される。また前段の出力信号Ｇ_n-1がＬレベルになった後の非選択期間では、トランジスタＱ１８のソースがＬレベルとなるので、クロック信号／ＣＬＫがＨレベルになる度にトランジスタＱ１８がオンし、ノードＮ１を低インピーダンスのＬレベルにする。

つまり本実施の形態においても、トランジスタＱ１８は、入力端子ＩＮに入力される信号の活性期間はオフを維持し、それ以外の期間では第２クロック端子ＣＫ２のクロック信号に対応してオン／オフが切り換わる（当該クロック信号の活性期間にオンする）ように駆動される。従って、本実施の形態に係る単位シフトレジスタＳＲは、実施の形態８とほぼ同様に動作し、同様の効果を得ることができる。よって、非選択期間における光リーク電流によるレベル上昇を防止することができる。

なお図２４の回路では、クロック信号／ＣＬＫが立ち下がってから、クロック信号ＣＬＫが立ち上がるまでの間に、ノードＮ１が高インピーダンス状態になる期間がある。その期間におけるノードＮ１のレベル上昇を防止するためには、トランジスタＱ１８のゲート（ノードＮ６）に、図１６または図１８に示したクロック変換回路３２の出力信号を入力すればよい（図２５参照）。

そうすることによりトランジスタＱ１８は、実施の形態８と全く同じように、入力端子ＩＮに入力される信号がＨレベルの期間（活性期間）はオフを維持し、それ以外の期間では、第２クロック端子ＣＫ２に入力されるクロック信号の立ち上がりに応じてオンになり、第１クロック端子ＣＫ１に入力されるクロック信号の立ち上がりに応じてオフになるように駆動される。つまり非選択期間において、トランジスタＱ１８がトランジスタＱ５と相補的に動作するようになるので、ノードＮ１が高インピーダンス状態になる期間をなくすことができる。

＜実施の形態１２＞
図２６は、実施の形態１２に係る単位シフトレジスタの構成を示す回路図である。同図においても図７に示したものと同様の機能を有する要素には同一符号を付してある。本実施の形態においては図７の回路に対し、トランジスタＱ１１のソースを、第１電源端子Ｓ１に代えて、第１クロック端子ＣＫ１に接続させている。

図７の単位シフトレジスタＳＲ_nにおいては、トランジスタＱ１１のゲートがクロック信号／ＣＬＫによって繰り返し正バイアスされるので、Ｖｔｈシフトが起こりやすい。それに対し本実施の形態に係る単位シフトレジスタＳＲ_nでは、トランジスタＱ１１のゲート・ソース間のバイアスが、クロック信号／ＣＬＫがＨレベルのときには正バイアス、クロック信号ＣＬＫがＨレベルのときには負バイアスに切り換わる。よってトランジスタＱ１１のＶｔｈシフトが緩和され、ノードＮ２の放電を低インピーダンスで行うことが可能になるという効果が得られる。

なお本実施の形態は、上記の各実施の形態においてトランジスタＱ１１のソースが第１電源端子Ｓ１に接続された単位シフトレジスタＳＲのいずれにも適用することが可能である。

＜実施の形態１３＞
図２７は、実施の形態１３に係る単位シフトレジスタの構成を示す回路図である。同図においても図７に示したものと同様の機能を有する要素には同一符号を付してある。本実施の形態においては図７の回路に対し、トランジスタＱ２、Ｑ５のソースを、第１電源端子Ｓ１に代えて、第２クロック端子ＣＫ２に接続させている。

図７の単位シフトレジスタＳＲ_nにおいては、図９に示したように、トランジスタＱ２、Ｑ５のゲート（ノードＮ２）がクロック信号ＣＬＫの立ち上がりに応じて、繰り返し正バイアスされるので、それらのＶｔｈシフトが起こりやすい。それに対し本実施の形態に係る単位シフトレジスタＳＲ_nでは、トランジスタＱ２、Ｑ５のゲート・ソース間のバイアスが、クロック信号ＣＬＫがＨレベルのときには正バイアス、クロック信号／ＣＬＫがＨレベルのときには負バイアスに切り換わる。よってトランジスタＱ２、Ｑ５のＶｔｈシフトが緩和され、出力端子ＯＵＴおよびノードＮ１の放電を低インピーダンスで行うことが可能になるという効果が得られる。

なお本実施の形態では、トランジスタＱ２、Ｑ５の両方のソースを、第２クロック端子ＣＫ２に接続させた例を示したが、そのうち片方のソースのみを第２クロック端子ＣＫ２に接続させてもよい。また本実施の形態は、上記の各実施の形態においてトランジスタＱ２、Ｑ５のソースが第１電源端子Ｓ１に接続された単位シフトレジスタＳＲのいずれにも適用することが可能である。

＜実施の形態１４＞
図２８は、実施の形態１４に係る単位シフトレジスタの構成を示す回路図である。同図においても図２０に示したものと同様の機能を有する要素には同一符号を付してある。本実施の形態においては図２０の回路に対し、トランジスタＱ２０のゲートを、入力端子ＩＮに代えて、ノードＮ１に接続させている。

本実施の形態の単位シフトレジスタＳＲ_nでは、前段の出力信号Ｇ_n-1がＨレベルになると、ノードＮ１がトランジスタＱ３により充電されてそのレベルが上昇して、それによりトランジスタＱ２０がオンになる。その後は図２０と同様にノードＮ６がＬレベルになり、トランジスタＱ１８がオフになってノードＮ１がＨレベルになる。つまり、トランジスタＱ２０が、単位シフトレジスタＳＲ_n-1により直接制御されるのではなく、自身のノードＮ１の電圧により制御される。

従って図２０の回路に比べ、出力信号Ｇの配線レイアウトが容易になり、回路面積の縮小化に寄与できる。また本実施の形態は、上記の各実施の形態において入力端子ＩＮがトランジスタＱ２０のゲートに接続された単位シフトレジスタＳＲのいずれにも適用することが可能である。

＜実施の形態１５＞
図２９は、実施の形態１５に係る単位シフトレジスタの構成を示す回路図である。同図においても図２０に示したものと同様の機能を有する要素には同一符号を付してある。本実施の形態においては図２０の回路に対し、トランジスタＱ２１のソースを、第１電源端子Ｓ１に代えて、第２クロック端子ＣＫ２に接続させている。

図２０の単位シフトレジスタＳＲ_nにおいては、トランジスタＱ２１のゲートがクロック信号ＣＬＫによって繰り返し正バイアスされるので、それらのＶｔｈシフトが起こりやすい。それに対し本実施の形態に係る単位シフトレジスタＳＲ_nでは、トランジスタＱ２１のゲート・ソース間のバイアスが、クロック信号ＣＬＫがＨレベルのときには正バイアス、クロック信号／ＣＬＫがＨレベルのときには負バイアスに切り換わる。よってトランジスタＱ２１のＶｔｈシフトが緩和され、ノードＮ６の放電を低インピーダンスで行うことが可能になるという効果が得られる。

なお本実施の形態は、上記の各実施の形態においてトランジスタＱ２１のソースが第１電源端子Ｓ１に接続された単位シフトレジスタＳＲのいずれにも適用することが可能である。

＜実施の形態１６＞
図３０は、実施の形態１６に係る単位シフトレジスタの構成を示す回路図である。同図においても図２０に示したものと同様の機能を有する要素には同一符号を付してある。本実施の形態においては図２０の回路に対し、トランジスタＱ１８のソースを、第１電源端子Ｓ１に代えて、第１クロック端子ＣＫ１に接続させている。

図２０の単位シフトレジスタＳＲ_nにおいては、トランジスタＱ１８のゲートがクロック信号／ＣＬＫの立ち上がりに応じて、繰り返しに正バイアスされるので、それらのＶｔｈシフトが起こりやすい。それに対し本実施の形態に係る単位シフトレジスタＳＲ_nでは、トランジスタＱ１８のゲート・ソース間のバイアスが、クロック信号／ＣＬＫがＨレベルのときには正バイアス、クロック信号ＣＬＫがＨレベルのときには負バイアスに切り換わる。よってトランジスタＱ１８のＶｔｈシフトが緩和され、ノードＮ１の放電を低インピーダンスで行うことが可能になるという効果が得られる。

なお本実施の形態は、上記の各実施の形態においてトランジスタＱ１８のソースが第１電源端子Ｓ１に接続された単位シフトレジスタＳＲのいずれにも適用することが可能である。

＜実施の形態１７＞
例えば図７の回路において、出力信号Ｇの立ち上がりに応じてノードＮ１が昇圧されたとき、トランジスタＱ５のドレイン（ノードＮ１）とソース（第１電源端子Ｓ１）との間に高い電圧が印加されるので、トランジスタＱ５の耐電圧特性によってはドレイン・ソース間にリーク電流が流れ、昇圧されたノードＮ１のレベルが低下する可能性がある。その対策としては、図３１の如くトランジスタＱ５のソースと第１電源端子Ｓ１との間に、ノードＮ２に接続したトランジスタＱ５Ａを介在させ（即ち、ノードＮ１と第１電源端子Ｓ１との間にトランジスタＱ５，Ｑ５Ａを直列に接続させる）、ノードＮ１の電圧をトランジスタＱ５Ａ，Ｑ５Ｂで分圧することが考えられる。

しかし図３１の回路では、実施の形態１３を適用してトランジスタＱ５Ａのソースを第２クロック端子ＣＫ２に接続したとしても、トランジスタＱ５，Ｑ５Ａ両方のＶｔｈシフトを緩和することはできない。なぜなら図３１の回路では、単位シフトレジスタＳＲの非選択期間はトランジスタＱ５，Ｑ５Ａが同時にオフするので、トランジスタＱ５のソース（「ノードＮ７」と定義）に対し正にバイアスすることができず、ゲートがソースに対して負にバイアスされないためである。本実施の形態ではその対策を施したものを示す。

図３２は、実施の形態１７に係る単位シフトレジスタの構成を示す回路図である。同図においても図７および図３１に示したものと同様の機能を有する要素には同一符号を付してある。本実施の形態においては図３１の回路に実施の形態１３を適用し、トランジスタＱ５Ａのソースを、第２クロック端子ＣＫ２に接続させている。そしてトランジスタＱ５，Ｑ５Ａ間の接続ノード（ノードＮ７）と、第２クロック端子ＣＫ２（トランジスタＱ５Ａのソース）との間に、トランジスタＱ５Ｂを接続させ、そのゲートは第２クロック端子ＣＫ２に接続させる（即ちトランジスタＱ５Ｂはダイオード接続している）。

本実施の形態によれば、単位シフトレジスタＳＲ_nの非選択状態において、クロック信号ＣＬＫがＨレベルのときには、トランジスタＱ５，Ｑ５Ａは共にオンするのでノードＮ７はＬレベルになり、トランジスタＱ５，Ｑ５Ａは共にゲート・ソース間が正バイアスされる。そしてクロック信号／ＣＬＫがＨレベルのときには、トランジスタＱ５，Ｑ５Ａが共にオフになるが、ノードＮ７はトランジスタＱ５ＢによってＨレベル（ＶＤＤ−Ｖｔｈ）にされるので、トランジスタＱ５，Ｑ５Ａは共にゲート・ソース間が負バイアスされる。従って、トランジスタＱ５、Ｑ５Ａに対して、Ｖｔｈシフトが緩和されノードＮ１の放電が低インピーダンスで可能になるという実施の形態１３の効果が得られる。

なお、トランジスタＱ５Ｂは、／ＣＬＫがＨレベルのときは導通してノードＮ７をＨレベルにバイアスするが、／ＣＬＫがＬの時は非導通になるのでノードＮ７の電位には影響を与えない。従ってトランジスタＱ５Ｂは、トランジスタＱ５、Ｑ５ＡにおけるノードＮ１を放電する動作、および昇圧されたノードＮ１の電圧を分圧して保持する動作には影響しない。

なお本実施の形態は、上記の各実施の形態においてトランジスタＱ５のソースが第１電源端子Ｓ１に接続された単位シフトレジスタＳＲのいずれにも適用することが可能である。

＜実施の形態１８＞
図３３は、実施の形態１８に係る単位シフトレジスタの構成を示す回路図である。同図においても図２０および図２３に示したものと同様の機能を有する要素には同一符号を付してある。本実施の形態においては図２３の回路に対し、容量素子Ｃ３およびトランジスタＱ２０から成るインバータ回路の出力を直接ノードＮ６に供給させるのではなく、その間にトランジスタＱ２２，Ｑ２３からなるバッファ回路を設けた構成となっている。

容量素子Ｃ３とトランジスタＱ２２とから構成される回路は、入力端子ＩＮを入力端とする容量性負荷のインバータ回路であり、トランジスタＱ２２，Ｑ２３から成る回路は、当該インバータ回路の出力（容量素子Ｃ３とトランジスタＱ２２との間の接続ノード（ノードＮ８）の電位）を受けるバッファ回路である。当該バッファ回路は、プッシュプル動作のトーテムポール型バッファ回路である。これはレシオレス型回路であり、低消費電力で大きな駆動能力を有している。従って本実施の形態は、ノードＮ１を高速に放電してリセット状態にする必要がある場合に有効である。

図３３から分かるように、トランジスタＱ８〜Ｑ１１および容量素子Ｃ２から成る回路と、トランジスタＱ２０〜Ｑ２３および容量素子Ｃ３から成る回路とは同じ構成であり、且つ、第１クロック端子ＣＫ１と第２クロック端子ＣＫ２との接続関係が互いに逆になっている。そのため非選択期間においては、ノードＮ６には、ノードＮ２に対して相補な信号が現れることとなる。但し、入力端子ＩＮに入力される信号がＨレベルの期間（活性期間）には、トランジスタＱ２１がオンしてノードＮ６をＬレベルにする。

つまり本実施の形態においては、実施の形態８と同様に、トランジスタＱ１８は、入力端子ＩＮに入力される信号がＨレベルの期間（活性期間）はオフを維持し、それ以外の期間では、第２クロック端子ＣＫ２に入力されるクロック信号の立ち上がりに応じてオンになり、第１クロック端子ＣＫ１に入力されるクロック信号の立ち上がりに応じてオフになるように駆動される。よって非選択期間において、トランジスタＱ１８がトランジスタＱ５と相補的に動作するようになるので、ノードＮ１が高インピーダンス状態になる期間をなくすことができる。

なお図３３の回路に対しても、実施の形態１４を適用し、トランジスタＱ２０，Ｑ２３のゲートをノードＮ１に接続させてもよい。

＜実施の形態１９＞
図３４は、実施の形態１９に係る単位シフトレジスタの構成を示す回路図である。同図においても図７に示したものと同様の機能を有する要素には同一符号を付してある。本実施の形態においては図７の回路に対し、トランジスタＱ９のドレインを、第１クロック端子ＣＫ１に代えて、所定の高電位側電源電位ＶＤＤ１が供給される第３電源端子Ｓ３に接続させる。

本実施の形態によれば、各単位シフトレジスタＳＲにおいて第１クロック端子ＣＫ１に入力されるクロック信号（クロック信号ＣＬＫまたはクロック信号／ＣＬＫ）の負荷容量が減少するので、クロック信号の立ち上がりおよび立ち下がりの速度が高速化される。従って、シフトレジスタを高速で動作させるために、クロック信号を高速化（即ち高周波数化）することが容易となるという効果が得られる。

なお、電位ＶＤＤ１は、ノードＮ３がＨレベルになったときにトランジスタＱ９が飽和領域で動作する電位であればよい。すなわち電位ＶＤＤ１は、ノードＮ３の電圧をＶ（Ｎ３）とすると、
ＶＤＤ１≧Ｖ（Ｎ３）−Ｖｔｈ
の条件を満たすものであればよい。

なお本実施の形態は、上記の各実施の形態の単位シフトレジスタＳＲに対しても適用することが可能である。また、第３電源端子Ｓ３に供給されるＶＤＤ１は、上記の各実施の形態において第２電源端子Ｓ２に供給される電位ＶＤＤと同じであってもよい。その場合には、第３電源端子Ｓ３と第２電源端子Ｓ２とを、同一の端子で構成することができ、回路を簡略化することができる。

＜実施の形態２０＞
図３５は、実施の形態２０に係る単位シフトレジスタの構成を示す回路図である。本実施の形態においては実施の形態５の単位シフトレジスタＳＲ（図１４）に対し、トランジスタＱ２を省略したものである。

図１４の回路におけるトランジスタＱ２，Ｑ１５は、オンになるタイミングが異なるものの、共に非選択期間において出力端子ＯＵＴを放電（プルダウン）するものである。よって図３５のようにトランジスタＱ２を省略しても、非選択期間における単位シフトレジスタＳＲ_nの出力端子ＯＵＴは、クロック信号／ＣＬＫがＨレベルになるタイミングで繰り返し低インピーダンス状態のＬレベルにされるので、当該単位シフトレジスタＳＲ_nの誤動作は防止される。

また、トランジスタＱ５のゲートは、上記の各実施の形態と同様にトランジスタＱ９，Ｑ１０から成るバッファ回路の出力端となっている。よって本実施の形態においても、トランジスタＱ５のゲートには高い振幅の電圧を供給されるので、当該単位シフトレジスタＳＲ_nのノードＮ１のプルダウン抵抗の低減は実現される。

さらに、バッファ回路の出力端にトランジスタＱ２のゲートが接続されない分、当該出力端にかかる負荷容量が小さくなる。従ってトランジスタＱ９，Ｑ１０の駆動能力は、上記の各実施の形態の場合よりも小さくてもよく、トランジスタＱ９，Ｑ１０のサイズを小さくすることができ、本発明の単位シフトレジスタＳＲの形成面積の縮小化に寄与できる。

別の言い方をすると本実施の形態は、出力端子ＯＵＴのプルダウントランジスタとして、ゲートがバッファ回路の出力端に接続したトランジスタＱ２を、ゲートが第２クロック端子ＣＫ２に接続したトランジスタＱ１５に置き換えたものである。本実施の形態は、上記の各実施の形態に対しても適用可能である。

＜実施の形態２１＞
図３６は、実施の形態２１に係る単位シフトレジスタの構成を示す回路図である。本実施の形態においては実施の形態２０の回路（図３５）に対し、トランジスタＱ１５のソースを、第１電源端子Ｓ１に代えて、第１クロック端子ＣＫ１に接続させている。

図７の単位シフトレジスタＳＲ_nにおいては、トランジスタＱ１５のゲートがクロック信号／ＣＬＫによって繰り返し正バイアスされるので、Ｖｔｈシフトが起こりやすい。それに対し本実施の形態に係る単位シフトレジスタＳＲ_nでは、トランジスタＱ１５のゲート・ソース間のバイアスが、クロック信号／ＣＬＫがＨレベルのときには正バイアス、クロック信号ＣＬＫがＨレベルのときには負バイアスに切り換わる。よってトランジスタＱ１５のＶｔｈシフトが緩和され、ノードＮ２の放電を低インピーダンスで行うことが可能になるという効果が得られる。

本発明の実施の形態に係る表示装置の構成を示す概略ブロック図である。単位シフトレジスタを用いたゲート線駆動回路の構成例を示すブロック図である。従来の単位シフトレジスタの構成を示す回路図である。ゲート線駆動回路の動作を示すタイミング図である。単位シフトレジスタを用いたゲート線駆動回路の構成例を示すブロック図である。ゲート線駆動回路の動作を示すタイミング図である。実施の形態１に係る単位シフトレジスタの構成を示す回路図である。実施の形態１に係る単位シフトレジスタが縦続接続されたときの接続関係を表した回路図である。実施の形態１に係る単位シフトレジスタの動作を示すタイミング図である。実施の形態２に係る単位シフトレジスタの構成を示す回路図である。実施の形態３に係る単位シフトレジスタの構成を示す回路図である。実施の形態４に係る単位シフトレジスタの構成を示す回路図である。実施の形態４に係る単位シフトレジスタの変形例を示す回路図である。実施の形態５に係る単位シフトレジスタの構成を示す回路図である。実施の形態６に係る単位シフトレジスタの構成を示す回路図である。実施の形態６におけるクロック変換回路の構成を示す回路図である。実施の形態６におけるクロック変換回路の動作を示すタイミング図である。実施の形態６におけるクロック変換回路の変形例を示す回路図である。実施の形態７に係る単位シフトレジスタの構成を示す回路図である。実施の形態８に係る単位シフトレジスタの構成を示す回路図である。実施の形態８に係る単位シフトレジスタの変形例を示す回路図である。実施の形態９に係る単位シフトレジスタの構成を示す回路図である。実施の形態１０に係る単位シフトレジスタの構成を示す回路図である。実施の形態１１に係る単位シフトレジスタの構成を示す回路図である。実施の形態１１に係る単位シフトレジスタの変形例を示す回路図である。実施の形態１２に係る単位シフトレジスタの構成を示す回路図である。実施の形態１３に係る単位シフトレジスタの構成を示す回路図である。実施の形態１４に係る単位シフトレジスタの構成を示す回路図である。実施の形態１５に係る単位シフトレジスタの構成を示す回路図である。実施の形態１６に係る単位シフトレジスタの構成を示す回路図である。実施の形態１７に係る単位シフトレジスタが解決する課題を説明するための図である。実施の形態１７に係る単位シフトレジスタの構成を示す回路図である。実施の形態１８に係る単位シフトレジスタの構成を示す回路図である。実施の形態１９に係る単位シフトレジスタの構成を示す回路図である。実施の形態２０に係る単位シフトレジスタの構成を示す回路図である。実施の形態２１に係る単位シフトレジスタの構成を示す回路図である。

符号の説明

１０液晶表示装置、３０ゲート線駆動回路、３１クロック発生器、３２クロック変換回路、Ｃ１〜Ｃ３容量素子、Ｇ出力信号、ＧＬゲート線、Ｑ１〜Ｑ２４トランジスタ、ＲＳＴリセット端子、Ｓ１第１電源端子、Ｓ２第２電源端子、Ｓ３第３電源端子、ＳＰスタートパルス、ＳＲ単位シフトレジスタ、ＩＮ入力端子、ＯＵＴ出力端子。

Claims

入力端子、出力端子、リセット端子および第１クロック端子と、
第１クロック端子に入力される第１クロック信号を出力端子に供給する第１トランジスタと、
前記出力端子を放電する第２トランジスタと、
前記入力端子に接続した制御電極を有し、前記第１トランジスタの制御電極が接続する第１ノードを充電する第３トランジスタと、
前記リセット端子に接続した制御電極を有し、前記第１ノードを放電する第４トランジスタと、
所定の第２ノードに接続された制御電極を有し、前記第１ノードを放電する第５トランジスタと、
前記第１ノードを入力端とする第１インバータ回路と、
前記第１インバータ回路の出力を受け、前記第２ノードに信号を出力する第１バッファ回路とを備える
ことを特徴とするシフトレジスタ回路。
請求項１記載のシフトレジスタ回路であって、
前記第１クロック信号とは位相の異なる第２クロック信号が入力される第２クロック端子に接続した制御電極を有し、前記第２ノードを放電する第６トランジスタをさらに備える
ことを特徴とするシフトレジスタ回路。
請求項２記載のシフトレジスタ回路であって、
前記第６トランジスタは、
前記第１クロック端子と前記第２ノードとの間に接続されている
ことを特徴とするシフトレジスタ回路。
請求項２または請求項３記載のシフトレジスタ回路であって、
前記第２および第５トランジスタの少なくとも片方は、
前記第２クロック端子と前記第１ノードとの間に接続されている
ことを特徴とするシフトレジスタ回路。
請求項２または請求項３記載のシフトレジスタ回路であって、
前記第５トランジスタは、
前記第１ノードと所定の第３ノードとの間に接続されており、
当該シフトレジスタ回路は、
前記第３ノードと前記第２クロック端子との間に接続し、前記第２ノードに接続した制御電極を有する第７トランジスタと、
前記第３ノードと前記第２クロック端子との間に接続し、前記第２クロック端子に接続した制御電極を有する第８トランジスタとをさらに備える
ことを特徴とするシフトレジスタ回路。
請求項１から請求項５のいずれか記載のシフトレジスタ回路であって、
前記第１インバータ回路は、
前記第１ノードに接続した制御電極を有し、当該第１インバータ回路の出力端を放電する第９トランジスタと、
前記第１インバータ回路の出力端と前記第１クロック端子との間に接続した第１容量素子とを備える
ことを特徴とするシフトレジスタ回路。
請求項１から請求項６のいずれか記載のシフトレジスタ回路であって、
前記第１バッファ回路は、
前記第１インバータ回路の出力端に接続した制御電極を有し、前記第２ノードを充電する第１０トランジスタと、
前記第１ノードまたは前記出力端子に接続した制御電極を有し、前記第２ノードを放電する第１１トランジスタとをさらに備える
ことを特徴とするシフトレジスタ回路。
請求項７記載のシフトレジスタ回路であって、
前記第１０トランジスタは、
前記第１クロック端子と前記第２ノードとの間に接続されている
ことを特徴とするシフトレジスタ回路。
請求項７記載のシフトレジスタ回路であって、
前記第１０トランジスタは、
一定の電源電位が供給される電源端子と前記第２ノードとの間に接続されている
ことを特徴とするシフトレジスタ回路。
請求項１から請求項７のいずれか記載のシフトレジスタ回路であって、
前記第１ノードと前記第１インバータ回路の入力端との間に介在し、当該第１ノードから当該第１バッファ回路の入力端への充電を阻止する一方向性のスイッチング素子と、
前記入力端子に接続した制御電極を有し、前記第１インバータ回路の入力端を充電する第１２トランジスタとをさらに備える
ことを特徴とするシフトレジスタ回路。
請求項１から請求項１０のいずれか記載のシフトレジスタ回路であって、
前記第１インバータ回路は、シュミットトリガ型のインバータである
ことを特徴とするシフトレジスタ回路。
請求項１から請求項１１のいずれか記載のシフトレジスタ回路であって、
前記第２トランジスタの制御電極は、前記第２ノードに接続している
ことを特徴とするシフトレジスタ回路。
請求項１２記載のシフトレジスタ回路であって、
前記第２トランジスタとは別に、前記出力端子を放電する第１３トランジスタをさらに備え、
前記第１３トランジスタの制御電極は、
前記第１クロック信号とは位相の異なる第３クロック信号が入力される第３クロック端子に接続されている
ことを特徴とするシフトレジスタ回路。
請求項１２記載のシフトレジスタ回路であって、
前記第２トランジスタとは別に、前記出力端子を放電する第１３トランジスタをさらに備え、
前記第１３トランジスタは、
前記第１クロック信号とは位相の異なる第３クロック信号に応じてオンになり、前記第１クロック信号に応じてオフになるように駆動される
ことを特徴とするシフトレジスタ回路。
請求項１４記載のシフトレジスタ回路であって、
前記第１３トランジスタを駆動する回路は、
前記第３クロック信号が入力される第３クロック端子に接続した制御電極を有し、前記第１３トランジスタの制御電極を充電する第１４トランジスタと、
前記第１クロック端子に接続した制御電極を有し、前記第１３トランジスタの制御電極を放電する第１５トランジスタとを備える
ことを特徴とするシフトレジスタ回路。
請求項１５記載のシフトレジスタ回路であって、
前記第１５トランジスタは、
前記第１３トランジスタの制御電極と前記第３クロック端子との間に接続されている
ことを特徴とするシフトレジスタ回路。
請求項１２から請求項１６のいずれか記載のシフトレジスタ回路であって、
前記第１３トランジスタは、
前記出力端子と前記第１クロック端子との間に接続されている
ことを特徴とするシフトレジスタ回路。
請求項１から請求項１１のいずれか記載のシフトレジスタ回路であって、
前記第２トランジスタの制御電極は、
前記第１クロック信号とは位相の異なる第３クロック信号が入力される第３クロック端子に接続されている
ことを特徴とするシフトレジスタ回路。
請求項１８記載のシフトレジスタ回路であって、
前記第２トランジスタは、
前記出力端子と前記第１クロック端子との間に接続されている
ことを特徴とするシフトレジスタ回路。
請求項１から請求項１９のいずれか記載のシフトレジスタ回路であって、
前記第３トランジスタは、
前記第１ノードと前記入力端子との間にダイオード接続されている
ことを特徴とするシフトレジスタ回路。
請求項１から請求項１９のいずれか記載のシフトレジスタ回路であって、
前記第３トランジスタは、
一定の電源電位が供給される電源端子と前記第１ノードとの間に接続されている
ことを特徴とするシフトレジスタ回路。
請求項１から請求項２１のいずれか記載のシフトレジスタ回路であって、
前記第４および第５トランジスタとは別に、前記第１ノードを放電する第１６トランジスタをさらに備え、
前記第１６トランジスタは、
前記入力端子に入力される信号の活性期間はオフを維持し、それ以外の期間では、前記第１クロック信号とは位相の異なる第４クロック信号に応じてオンになり、前記第１クロック信号に応じてオフになるように駆動される
ことを特徴とするシフトレジスタ回路。
請求項２２記載のシフトレジスタ回路であって、
前記第１６トランジスタは、
前記第１ノードと前記第１クロック信号との間に接続されている
ことを特徴とするシフトレジスタ回路。
請求項２２または請求項２３記載のシフトレジスタ回路であって、
前記第１６トランジスタを駆動する回路は、
前記第４クロック信号が入力される第４クロック端子に接続した制御電極を有し、前記第１６トランジスタの制御電極が接続する第４ノードを充電する第１７トランジスタと、
前記第１クロック端子に接続した制御電極を有し、前記第４ノードを放電する第１８トランジスタと、
前記入力端子または前記第１ノードに接続した制御電極を有し、前記第４ノードを放電する第１９トランジスタとを備える
ことを特徴とするシフトレジスタ回路。
請求項２４記載のシフトレジスタ回路であって、
前記第１８トランジスタは、
前記第４ノードと前記第４クロック端子との間に接続されている
ことを特徴とするシフトレジスタ回路。
請求項２２記載のシフトレジスタ回路であって、
前記第１６トランジスタは、
前記第１ノードと前記入力端子との間に接続しており、
前記第１６トランジスタを駆動する回路は、
前記第４クロック信号が入力される第４クロック端子に接続した制御電極を有し、前記第１６トランジスタの制御電極が接続する第４ノードを充電する第１７トランジスタと、
前記第１クロック端子に接続した制御電極を有し、前記第４ノードを放電する第１８トランジスタとを備える
ことを特徴とするシフトレジスタ回路。
請求項２６記載のシフトレジスタ回路であって、
前記第１８トランジスタは、
前記第４クロック端子と前記第４ノードとの間に接続されている
ことを特徴とするシフトレジスタ回路。
請求項２２または請求項２３記載のシフトレジスタ回路であって、
前記第１６トランジスタを駆動する回路は、
前記入力端子を入力端とする第２インバータ回路と、
前記第２インバータ回路の出力を受け、前記第１６トランジスタの制御電極が接続する第４ノードに信号を出力する第２バッファ回路と、
前記第１クロック端子に接続した制御電極を有し、前記第４ノードを放電する第１７トランジスタを備えており、
前記第２インバータ回路は、
前記入力端子に接続した制御電極を有し、当該第２インバータ回路の出力端である第５ノードを放電する第１８トランジスタと、
前記第５ノードと前記第４クロック端子との間に接続した第３容量素子とを備え、
前記第２バッファ回路は、
前記第５ノードに接続した制御電極を有し、前記第４ノードを充電する第１６トランジスタと、
前記入力端子に接続した制御電極を有し、前記第４ノードを放電する第２０トランジスタとをさらに備える
ことを特徴とするシフトレジスタ回路。
請求項１から請求項２１のいずれか記載のシフトレジスタ回路であって、
前記第４および第５トランジスタとは別に、前記第１ノードを放電する第１６トランジスタをさらに備え、
前記第１６トランジスタは、
前記入力端子に入力される信号の活性期間はオフを維持し、それ以外の期間では、前記第１クロック信号とは位相の異なる第４クロック信号に対応してオン／オフが切り換わるように駆動される
ことを特徴とするシフトレジスタ回路。
請求項２９記載のシフトレジスタ回路であって、
前記第１６トランジスタは、
前記第１ノードと前記第１クロック信号との間に接続されている
ことを特徴とするシフトレジスタ回路。
請求項２９または請求項３０記載のシフトレジスタ回路であって、
前記第１６トランジスタを駆動する回路は、
前記第４クロック信号が入力される第４クロック端子に接続した制御電極を有し、前記第１６トランジスタの制御電極が接続する第４ノードと前記第４クロック端子との間に接続する第１７トランジスタと、
前記第４ノードに接続した制御電極を有し、当該第４ノードと前記第４クロック端子との間に接続する第１８トランジスタと、
前記入力端子または前記第１ノードに接続した制御電極を有し、前記第４ノードを放電する第１９トランジスタとを備える
ことを特徴とするシフトレジスタ回路。
請求項２９または請求項３０記載のシフトレジスタ回路であって、
前記第１６トランジスタを駆動する回路は、
前記第４クロック信号が入力される第４クロック端子と前記第１６トランジスタの制御電極が接続する第４ノードとの間に接続する第２容量素子と、
前記入力端子または前記第１ノードに接続した制御電極を有し、前記第４ノードを放電する第１６トランジスタとを備える
ことを特徴とするシフトレジスタ回路。
請求項２９記載のシフトレジスタ回路であって、
前記第１６トランジスタは、
前記第４クロック信号が入力される制御電極を有し、前記記第１ノードと前記入力端子との間に接続している
ことを特徴とするシフトレジスタ回路。
請求項１から請求項３３のいずれか記載のシフトレジスタ回路が複数個縦続接続して成るシフトレジスタ回路。
請求項３４記載のシフトレジスタ回路をゲート線駆動回路とする画像表示装置。