JP2005222688A - シフトレジスター及びこれを備えた表示装置 - Google Patents

Abstract

【課題】 高い信頼性を有するシフトレジスター及びシフトレジスターを備えた表示装置を提供する。
【解決手段】 本発明は、シフトレジスター及びこれを備えた表示装置に関し、シフトレジスターは、複数のステージを含み、各ステージのゲート信号を順次に出力し、各ステージは、外部信号によって制御信号を出力する入力部、入力部に接続され、外部から供給される第１クロック信号及び制御信号によってゲート信号を出力する出力部、そして出力部に接続され、第１クロック信号及び制御信号によって伝達信号を生成する信号生成部を含み、外部信号は隣接したステージの伝達信号である。本発明によると、ａ-Ｓｉ ＴＦＴの臨界電圧（Ｖｔｈ）のばらつきによる誤動作を防止することができ、相対的に広い温度環境で信頼性を高めることができる。
【選択図】 図４

Description

本発明はシフトレジスター及びこれを備えた表示装置に関し、より詳しくは、高い信頼性を有するシフトレジスターに関する。

最近、液晶表示装置は、ＴＣＰ（ｔａｐｅ ｃａｒｒｉｅｒ ｐａｃｋａｇｅ）またはＣＯＧ（ｃｈｉｐ ｏｎ ｇｌａｓｓ）などの方法でゲート駆動ＩＣを装着しているが、製造原価や機構設計的の側面から前記製品の構造には限界がある。

前記の限界を克服するために、ゲート駆動ＩＣを装着しない構造（Ｇａｔｅ ＩＣ Ｌｅｓｓ構造）を採用しているが、これは、非晶質シリコン薄膜トランジスタ（以下、ａ-Ｓｉ ＴＦＴ）を利用してＴＦＴ駆動パルスを発生させるシフトレジスターでゲート駆動ＩＣのような動作を行うものである。

図１は従来のシフトレジスターのブロック図である。

図１を参照すれば、Ｎ個のゲート信号（または走査信号）（ＧＯＵＴ_１、ＧＯＵＴ_２、・・・ＧＯＵＴ_Ｎ）を出力するシフトレジスターは、Ｎ個のステージ（段）を含む。

第１ステージは、タイミング制御部（図示せず）からのスキャン開始信号（ＳＴＶ）及び第１クロック信号（ＣＫＶ）を受信して、第１ゲート線の出力信号（ＧＯＵＴ_１）を出力し、前記出力信号（ＧＯＵＴ_１）は第２ステージの入力端子（ＩＮ）に入力される。

また、前記第２ステージは、前記第１ステージからの出力信号（ＧＯＵＴ_１）及び第２クロック信号（ＣＫＶＢ）を受信して、第２ゲート線の出力信号（ＧＯＵＴ_２）を出力し、前記出力信号（ＧＯＵＴ_２）は第３ステージの入力端子（ＩＮ）に入力される。

前記と同じ方法で、第Ｎステージは、第（Ｎ−１）ステージからの出力信号（ＧＯＵＴ_{［Ｎ−１］}）及び第２クロック信号（ＣＫＶＢ）を受信して、Ｎ番目のゲート線の出力信号（ＧＯＵＴ_Ｎ）を出力端子（ＯＵＴ）を通じて出力する。

図２は図１のシフトレジスターの回路図である。

図２を参照すれば、前記のシフトレジスターの各ステージは、プルアップ部１１０、プルダウン部１２０、プルアップ駆動部１３０、及びプルダウン駆動部１４０を含み、スキャン開始信号（ＳＴＶ）または以前のステージの出力信号に応じてゲート信号（または走査信号）を出力する。例えば、第１ステージは、タイミング制御部（図示せず）から提供されるスキャン開始信号（ＳＴＶ）に応じてゲート信号を出力し、残りのステージは、以前のステージから提供されるゲート信号に応じてゲート信号を出力する。

図３は図１及び図２に示したシフトレジスターの信号波形図である。

図２及び図３を参照すると、シフトレジスターは、２水平周期（２Ｈ）を１周期として、第１クロック信号（ＣＫＶ）及び前記第１クロック信号（ＣＫＶ）と位相が反転する第２クロック信号（ＣＫＶＢ）とのうちのいずれか一つを受信して、ゲート線にゲート信号を順次に出力する。この時、前記第１及び第２クロック信号（ＣＫＶ、ＣＫＶＢ）は、ＴＦＴを駆動するための電圧、例えば−８Ｖから２４Ｖまでスイングする振幅を有する信号である。

図２に示したように、プルダウン駆動部１４０は、各ステージの出力信号、つまりゲート信号を出力した後で、ステージの残りの動作期間の間はノード（Ｎ１）をオフの状態に維持する役割を果たす。このように長期間の間オフの状態を維持することによるＴＦＴ特性の変化及び温度環境によるＴＦＴ誤動作により、表示装置の特性が劣化する問題点がある。

そこで、本発明の目的は、このような従来の問題点を解決することであって、高い信頼性を有するシフトレジスターを提供することにある。

また、本発明の他の目的は、高い信頼性を有する前記シフトレジスターを備えた表示装置を提供することにある。

このような技術的課題を解決するための本発明の一実施例によるシフトレジスターは、複数のステージを含み、各ステージのゲート信号を順次に出力するものであって、各ステージは、外部信号に応じて制御信号を出力する入力部、入力部に接続され、外部から供給される第１クロック信号及び制御信号によってゲート信号を出力する出力部、そして出力部に接続され、第１クロック信号及び制御信号によって伝達信号を生成する信号生成部を含み、外部信号は隣接したステージの伝達信号である。

本発明によるシフトレジスターを備えた表示装置は、複数のゲート線、複数のデータ線、複数の表示素子、及び複数のスイッチング素子を有する表示パネル、画像データ、複数のゲート制御信号、及び複数のデータ制御信号を出力するタイミング制御部、複数のゲート制御信号によって複数のゲート線にゲート信号を順次に出力するシフトレジスター、そして複数のデータ制御信号によって複数のデータ線にデータ信号を出力するデータ駆動回路を含み、シフトレジスターは、複数のゲート線に対応して当該ゲート線にゲート信号を出力し、ゲート信号とは別個の伝達信号を生成する複数のステージを含み、各ステージは、第１クロック信号、第２クロック信号、隣接したステージの伝達信号、及び次のステージのゲート信号に基づいてゲート信号を生成する。

本発明によると、シフトレジスターの各ステージの入力信号として二つのクロック信号を使用することによって、高い信頼性を有するシフトレジスターを実現することができる。

また、本発明によると、シフトレジスターの各ステージの入力信号として以前のステージのキャリー信号を使用することによって、高い信頼性を有するシフトレジスターを実現することができる。

また、本発明によると、高い信頼性を有するシフトレジスターを備えた表示装置を実現することができる。

添付した図面を参考にして、本発明の実施例について、本発明が属する技術分野における当業者が容易に実施することができるように具体的に説明する。

それでは、本発明の実施例によるシフトレジスター及びこれを備えた表示装置について、図面を参考にして詳細に説明する。

図４は本発明の一実施例による表示装置の概略図である。

図４を参照すれば、本実施例による表示装置は、表示パネル１００、タイミング制御部２００、階調生成部３００、電源生成部４００、シフトレジスター５００、及びデータ駆動回路６００を含む。

タイミング制御部２００は、外部から供給されるデジタル画像データ及び制御信号を受信して、シフトレジスター５００及びデータ駆動回路６００を制御する複数の制御信号を発生させて、その制御信号によってデジタル画像データをデータ駆動回路６００に供給する。タイミング制御部２００からシフトレジスター５００に供給される制御信号は、ＦＰＣ（ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃａｂｌｅ）またはＴＣＰを通じて表示パネル上の配線に沿って供給される。具体的に、制御信号は、データ駆動回路６００が備えられたＦＰＣまたはＴＣＰの一端を通じて表示パネル上の配線に沿ってシフトレジスター５００の第１端に伝送される。

また、データ駆動回路６００は、タイミング制御部２００から供給されるデジタル画像データを制御信号によってアナログ電圧に変換して、表示パネル上に形成された複数のデータ線に供給する。

また、シフトレジスター５００は、表示パネル上に形成された複数のゲート線を制御するための駆動パルスを発生させる。図４に示したように、シフトレジスター５００は、表示パネル１００上に形成され、外部から互いに異なる位相を有する二つのクロック信号、つまり第１クロック信号及び第２クロック信号を受信して、表示特性を劣化させない良好な動作を実現することができる。

また、電源生成部４００は、タイミング制御部２００、階調生成部３００、シフトレジスター５００、及びデータ駆動回路６００に必要な電源電圧を供給する。例えば、電源生成部４００は、デジタル電源電圧（ＤＶｄｄ）、アナログ電源電圧（ＡＶｄｄ）、及びゲートオン／オフ電圧（Ｖｏｎ、Ｖｏｆｆ）を発生させて、前記の構成要素に各々供給する。

表示パネル１００は、複数のゲート線、複数のデータ線、複数の表示素子、及び表示素子を制御する複数のスイッチング素子から構成され、階調生成部３００は、カラー表現のための基準電圧を示し、外部から供給されるアナログ電圧によって複数の基準電圧を構成する。一般に、製品の特性、つまり解像度や大きさなどによって互いに異なる個数の基準電圧を構成する。

図５は本発明の第１実施例によるシフトレジスター５００のブロック図である。

図５を参照すると、シフトレジスター５００は、Ｎ個のゲート信号（または走査信号）（ＧＯＵＴ_１、ＧＯＵＴ_２、・・・、ＧＯＵＴ_Ｎ）を出力するＮ個のステージ（ＡＳＲＣ１、ＡＳＲＣ２、ＡＳＲＣ３、・・・、ＡＳＲＣＮ）及びダミーゲート信号（ＧＤＵＭＭＹ）を出力する一つのダミーステージ（ＡＳＲＣＮ+１）を含む。ここで、シフトレジスター５００は、複数のゲート線（図示せず）及びデータ線（図示せず）によって定義される領域に形成されたスイッチング素子（図示せず）を有する表示パネル（図示せず）上に形成される。

シフトレジスター５００の第１ステージ（ＡＳＲＣ１）は、第１及び第２クロック端（ＣＫ１、ＣＫ２）を通じて外部から提供される第１及び第２クロック信号（ＣＫＶ、ＣＫＶＢ）、第１及び第３制御端（ＣＴ１、ＣＴ３）を通じて提供されるスキャン開始信号（ＳＴＶ）、そして第２制御端（ＣＴ２）を通じて提供される第２ステージ（ＡＳＲＣ２）のゲート信号（ＧＯＵＴ_２）を各々受信して、第１ゲート線のゲート信号（ＧＯＵＴ_１）を出力端子（ＯＵＴ）を通じて出力して、前記第２ステージ（ＡＳＲＣ２）の第１制御端（ＣＴ１）に出力する。

前記第２ステージ（ＡＳＲＣ２）は、前記第１及び第２クロック端（ＣＫ１、ＣＫ２）を通じて外部から提供される第１及び第２クロック信号（ＣＫＶ、ＣＫＶＢ）、第１制御端（ＣＴ１）を通じて提供される前記第１ステージ（ＡＳＲＣ１）のゲート信号（ＧＯＵＴ_１）、第２制御端（ＣＴ２）を通じて提供される第３ステージ（ＡＳＲＣ３）のゲート信号（ＧＯＵＴ３）、そして第３制御端（ＣＴ３）を通じて提供されるスキャン開始信号（ＳＴＶ）を各々受信して、第２ゲート線のゲート信号（ＧＯＵＴ_２）を出力端子（ＯＵＴ）を通じて出力して、前記第３ステージ（ＡＳＲＣ３）の第１制御端（ＣＴ１）に出力する。

前記と同じ方法で、第Ｎステージ（ＡＳＲＣＮ）は、第１及び第２クロック端（ＣＫ１、ＣＫ２）を通じて外部から提供される第１及び第２クロック信号（ＣＫＶ、ＣＫＶＢ）、第１制御端（ＣＴ１）を通じて提供される以前のステージのゲート信号、第２制御端（ＣＴ２）を通じてダミーステージ（ＡＳＲＣＮ+１）から提供されるダミーゲート信号（ＧＤＵＭＭＹ）、そして第３制御端（ＣＴ３）を通じて提供されるスキャン開始信号（ＳＴＶ）を各々受信して、Ｎ番目のゲート線のゲート信号（ＧＯＵＴ_Ｎ）を出力端子（ＯＵＴ）を通じて出力して、前記ダミーステージ（ＡＳＲＣＮ+１）の第１制御端（ＣＴ１）に出力する。

第１及び第２クロック信号（ＣＫＶ、ＣＫＶＢ）は、シフトレジスター５００の各ステージごとに第１及び第２クロック端（ＣＫ１、ＣＫ２）に交互に印加される。つまり、第１ステージ（ＡＳＲＣ１）には、前記第１クロック端（ＣＫ１）を通じて第１クロック信号（ＣＫＶ）が印加されて第２クロック端（ＣＫ２）を通じて前記第２クロック信号（ＣＫＶＢ）が印加され、第２ステージ（ＡＳＲＣ２）には、第１クロック端（ＣＫ１）を通じて第２クロック信号（ＣＫＶＢ）が印加されて第２クロック端（ＣＫ２）を通じて第１クロック信号（ＣＫＶ）が印加される。

図６は本発明の第２実施例によるシフトレジスター５００のブロック図である。

図６を参照すれば、シフトレジスター５００は、Ｎ個のゲート信号（または走査信号）（ＧＯＵＴ_１、ＧＯＵＴ_２、・・・ＧＯＵＴ_Ｎ）を出力するＮ個のステージ（ＡＳＲＣ１、ＡＳＲＣ２、ＡＳＲＣ３、・・・）及びダミーゲート信号（ＧＤＵＭＭＹ）を出力する一つのダミーステージ（図示せず）を含む。ここで、シフトレジスター５００は、第１実施例と同様に、表示パネル１００上に形成される。

シフトレジスター５００の第１ステージ（ＡＳＲＣ１）は、第１クロック端（ＣＫ１）を通じて提供される第１クロック信号（ＣＫＶ）、第２クロック端（ＣＫ２）を通じて提供される第２クロック信号（ＣＫＶＢ）、スキャン開始信号（ＳＴＶ）、及び第２ステージのゲート信号（ＧＯＵＴ_２）を受信して、第１ゲート線のゲート信号（ＧＯＵＴ_１）を出力端子（ＯＵＴ）を通じて出力し、また、前記第１クロック信号（ＣＫＶ）を受信して、第１ステージ（ＡＳＲＣ１）のキャリー信号端（ＣＲ）を通じてキャリー信号を出力する。

第２ステージは、第１クロック端（ＣＫ１）を通じて提供される第２クロック信号（ＣＫＶＢ）、第２クロック端（ＣＫ２）を通じて提供される第１クロック信号（ＣＫＶ）、第１ステージのキャリー信号、第３ステージのゲート信号（ＧＯＵＴ３）を受信して、第２ゲート線のゲート信号（ＧＯＵＴ_２）を出力端子（ＯＵＴ）を通じて出力し、また、前記第２クロック信号（ＣＫＶＢ）を受信して、前記第２ステージ（ＡＳＲＣ２）のキャリー信号端（ＣＲ）を通じてキャリー信号を出力する。

前記と同じ方法で、シフトレジスター５００の第Ｎステージは、第１クロック端（ＣＫ１）または前記第２クロック端（ＣＫ２）を通じて提供される第１及び第２クロック信号（ＣＫＶ、ＣＫＶＢ）、第（Ｎ−１）ステージのキャリー信号、及びダミーステージのダミーゲート信号（ＧＤＵＭＭＹ）を受信して、Ｎ番目のゲート線のゲート信号（ＧＯＵＴ_Ｎ）を出力端子（ＯＵＴ）を通じて出力する。

各ステージには、第１及び第２クロック信号（ＣＫＶ、ＣＫＶＢ）を第１クロック端（ＣＫ１）または前記第２クロック端（ＣＫ２）を通じて交互に印加する。また、各ステージは、最隣接ステージ、つまり直前または直後のステージの出力信号を受信すると記載しているが、他の隣接ステージ、例えば次に隣接または次の次に隣接するステージの出力信号を受信することもできる。例えば、第Ｎステージの場合、第（Ｎ＋２）または第（Ｎ−２）またはそれらより離れたステージのゲート信号を受信することができる。

図７は図６に示したシフトレジスター５００の各ステージの回路図である。

図７を参照すれば、本実施例によるシフトレジスター５００の各ステージは、入力部５１０、プルアップ駆動部５２０、信号生成部５３０、出力部５４０、及びプルダウン駆動部５５０を含む。図面には、複数のステージのうちの第Ｎステージを示した。

入力部５１０は、ドレイン及びゲートが共通に接続され、以前のステージ、つまり第（Ｎ−１）ステージのキャリー信号（ＣＲ[Ｎ−１]）を受信するＮＭＯＳトランジスタ（Ｔ１）を含み、キャリー信号（ＣＲ[Ｎ−１]）によってソースを通じて第１制御信号（ＣＮＴＲ１）を出力する。

プルアップ駆動部５２０は、ドレインを通じて第１クロック信号（ＣＫＶ）を受信してソースを通じて出力する一対のトランジスタ（Ｔ２、Ｔ３）を含む。トランジスタ（Ｔ２）のゲートはソースと接続されており、トランジスタ（Ｔ３）のゲートは第１及び第２キャパシタ（Ｃ１、Ｃ２）を通じて各々ドレイン及びソースと接続されている。

信号生成部５３０は、ドレインを通じて第１クロック信号（ＣＫＶ）を受信し、ゲートが入力部５１０の出力（ＣＮＴＲ１）に接続され、ゲート及びソースが第３キャパシタ（Ｃ３）に連結されるＮＭＯＳトランジスタ（Ｔ４）を含み、第１制御信号（ＣＮＴＲ１）及び第１クロック信号（ＣＫＶ）によってキャリー信号（ＣＲ[Ｎ]）を出力する。

出力部５４０は、ゲートが入力部５１０の出力（ＣＮＴＲ１）と接続され、ドレインを通じて第１クロック信号（ＣＫＶ）を受信し、ゲート及びソースが第４キャパシター（Ｃ４）に接続されるＮＭＯＳトランジスタ（Ｔ５）を含み、第１制御信号（ＣＮＴＲ１）及び第１クロック信号（ＣＫＶ）によってゲート信号（ＯＵＴ[Ｎ]）を出力する。

プルダウン駆動部５５０は、第（Ｎ−１）ステージのキャリー信号（ＣＲ[Ｎ−１]）と低電位レベル（Ｖｓｓ）との間に直列に連結されている三個のＮＭＯＳトランジスタ（Ｔ６、Ｔ７、Ｔ８）、入力部５１０の出力（ＣＮＴＲ１）と低電位レベル（Ｖｓｓ）との間で並列にされて接続されている一対のＮＭＯＳトランジスタ（Ｔ９、Ｔ１０）、プルアップ駆動部５２０の二つのトランジスタ（Ｔ２、Ｔ３）の出力と低電位レベル（Ｖｓｓ）との間に各々接続されている一対のＮＭＯＳトランジスタ（Ｔ１１、Ｔ１２）、そして出力部５４０の出力と低電位レベル（Ｖｓｓ）との間で並列にされて接続されている一対のＮＭＯＳトランジスタ（Ｔ１３、Ｔ１４）を含む。

トランジスタ（Ｔ６、Ｔ８）のゲートには第２クロック信号（ＣＫＶＢ）が入力され、トランジスタ（Ｔ７）のゲートには第１クロック信号（ＣＫＶ）が入力される。また、トランジスタ（Ｔ６）とトランジスタ（Ｔ７）との間のノードは入力部５１０の出力（ＣＮＴＲ１）に接続されており、トランジスタ（Ｔ７）とトランジスタ（Ｔ８）との間のノードは出力部５４０の出力（ＯＵＴ[Ｎ]）に接続されている。

トランジスタ（Ｔ９）のゲートにはダミーステージのゲート信号（ＯＵＴ[ＤＵＭ]）が入力され、トランジスタ（Ｔ１０）のゲートには第（Ｎ＋１）ステージのゲート信号（ＯＵＴ[Ｎ+１]）が入力され、トランジスタ（Ｔ１１、Ｔ１２）のゲートは共通に出力部５４０の出力に接続されている。

トランジスタ（Ｔ１３）のゲートは、プルアップ駆動部５２０のトランジスタ（Ｔ３）の出力に接続されており、トランジスタ（Ｔ１４）のゲートには第（Ｎ＋１）ステージのゲート信号（ＯＵＴ[Ｎ+１]）が入力される。

前記のように、シフトレジスター５００の各ステージには第１及び第２クロック信号（ＣＫＶ、ＣＫＶＢ）が全て入力され、第１及び第２クロック信号（ＣＫＶ、ＣＫＶＢ）は、各ステージごとに二つのクロック端に交互に入力される。

図８は図６及び図７に示されたシフトレジスター５００の出力波形図である。

図８を参照すると、シフトレジスター５００の各ステージから出力されるゲート信号（ＧＯＵＴ１、ＧＯＵＴ２、ＧＯＵＴ３・・・）は、矩形波に近似した同一な傾きを有し、約２５ボルトの同一レベルを有する。

図８に示された波形からわかるように、各ステージ内に信号生成部５３０を備えることによって、ａ-Ｓｉ ＴＦＴの臨界電圧（Ｖｔｈ）が正常である時はもちろん、温度変化によって臨界電圧が変化しても、本発明によるシフトレジスターが正常に動作することが分かる。

前記シフトレジスターは、液晶表示装置、有機ＥＬなどの様々な平板表示装置にも適用することができるのは当業者に自明である。

以上で説明したように、本発明によれば、シフトレジスターの各ステージに第１クロック信号（ＣＫＶ）及び第２クロック信号（ＣＫＶＢ）を全て入力し、またキャリー信号を生成する別途の信号生成部を備えることによって、ａ-Ｓｉ ＴＦＴの臨界電圧（Ｖｔｈ）に鈍感なシフトレジスター及びこれを備えた表示装置を提供することができる。つまり、ａ-Ｓｉ ＴＦＴの臨界電圧（Ｖｔｈ）のばらつきによる誤動作を防止することができるので、相対的に広い温度環境で信頼性を高めることができる。

以上で、本発明の好ましい実施例について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲で定義している本発明の基本概念を利用した当業者の様々な変形及び改良形態も、本発明の権利範囲に属する。

従来のシフトレジスターのブロック図である。 図１に示したシフトレジスターの各ステージの回路図である。 図１及び図２に示したシフトレジスターの信号波形図である。 本発明の一実施例によるシフトレジスターを備えた液晶表示装置を示した概略図である。 本発明の第１実施例によるシフトレジスターのブロック図である。 本発明の第２実施例によるシフトレジスターのブロック図である。 図６に示したシフトレジスターの各ステージの回路図である。 図６及び図７に示したシフトレジスターの出力波形図である。

符号の説明

１００ 表示パネル
２００ タイミング制御部
３００ 階調生成部
４００ 電源生成部
５００ シフトレジスター
５１０ 入力部
５２０ プルアップ駆動部
５３０ 信号生成部
５４０ 出力部
５５０ プルダウン駆動部
６００ データ駆動回路

Claims (15)

1. 複数のステージを含み、各ステージのゲート信号を順次に出力するシフトレジスターであって、
   前記各ステージは、
   外部信号によって制御信号を出力する入力部と、
   前記入力部に接続され、外部から供給される第１クロック信号及び前記制御信号によってゲート信号を出力する出力部と、
   前記出力部に接続され、前記第１クロック信号及び前記制御信号によって伝達信号を生成する信号生成部と
   を含み、
   前記外部信号は隣接したステージからの伝達信号である、
   ことを特徴とするシフトレジスター。
2. 前記第１クロック信号によって動作するプルアップ駆動部と、
   前記入力部、前記プルアップ駆動部、及び前記出力部に接続され、前記第１クロック信号、第２クロック信号、前記外部信号、及び次のステージのゲート信号によって動作するプルダウン駆動部と
   をさらに含むことを特徴とする請求項１に記載のシフトレジスター。
3. 前記伝達信号はキャリー信号であることを特徴とする、請求項２に記載のシフトレジスター。
4. 隣接したステージ間では前記第１クロック信号及び第２クロック信号は互いに反対であることを特徴とする、請求項２または３に記載のシフトレジスター。
5. 前記第１クロック信号及び前記第２クロック信号は互いに位相が反転していることを特徴とする、請求項４に記載のシフトレジスター。
6. 前記入力部は、共通に接続されて前記外部信号を受信するドレイン及びゲートを有する第１ＮＭＯＳトランジスタを含むことを特徴とする、請求項２ないし５の何れかに記載のシフトレジスター。
7. 前記出力部は、前記入力部の第１ＮＭＯＳトランジスタのソースと電極と接続されるゲート、前記第１クロック信号を受信するドレイン、及び前記ゲート及び第１キャパシターに接続されるソースを有する第２ＮＭＯＳトランジスタを含むことを特徴とする、請求項２ないし６の何れかに記載のシフトレジスター。
8. 前記信号生成部は、前記第１クロック信号を受信するドレイン、前記出力部に接続されるゲート、及び前記ゲート及び第１キャパシターに接続されるソースを有する第３ＮＭＯＳトランジスタを含むことを特徴とする、請求項２ないし７の何れかに記載のシフトレジスター。
9. 前記プルアップ駆動部は、
   共に接続されて前記第１クロック信号を受信するドレイン及びゲート、及び前記プルダウン駆動部に接続されるソースを有する第４ＮＭＯＳトランジスタと、
   前記第１クロック信号を受信するドレイン、前記プルダウン駆動部に接続されるゲート及びソースを有する第５ＮＭＯＳトランジスタと
   を含むことを特徴とする、請求項２ないし８の何れかに記載のシフトレジスター。
10. 前記プルダウン駆動部は、
    前記外部信号と低電位レベルとの間に順次に直列に接続されている第６、第７、第８ＮＭＯＳトランジスタ、前記入力部の出力と前記低電位レベルとの間において並列にされて接続されている第９及び第１０ＮＭＯＳトランジスタ、前記第４トランジスタの出力と前記低電位レベルとの間に接続されている第１１ＮＭＯＳトランジスタ、前記第５トランジスタの出力と前記低電位レベルとの間に接続されている第１２ＮＭＯＳトランジスタ、および前記出力部の出力と前記低電位レベルとの間において並列にされて接続されている第１３及び第１４ＮＭＯＳトランジスタを含み、
    前記第６及び第８トランジスタは前記第２クロック信号を受信するゲートを有し、前記第７トランジスタは前記第１クロック信号を受信するゲートを有し、前記第６トランジスタと前記第７トランジスタとの間のノードは前記入力部の出力に接続されており、前記第７トランジスタと前記第８トランジスタとの間のノードは前記出力部の出力に接続されており、
    前記第９トランジスタはダミーステージのゲート信号を受信するゲートを有し、前記第１０トランジスタは次のステージのゲート信号を受信するゲートを有し、
    前記第１１及び第１２トランジスタは共に前記出力部の出力に接続されるゲートを有し、
    前記第１３トランジスタは前記第５トランジスタの出力に接続されるゲートを有し、前記第１４トランジスタは次のステージのゲート信号を受信するゲートを有する、
    ことを特徴とする請求項２ないし９の何れかに記載のシフトレジスター。
11. 外部から供給される画像データを表示する表示装置であって、
    複数のゲート線、複数のデータ線、複数の表示素子、及び複数のスイッチング素子を有する表示パネルと、
    画像データ、複数のゲート制御信号、及び複数のデータ制御信号を出力するタイミング制御部と、
    前記複数のゲート制御信号によって前記複数のゲート線にゲート信号を順次に出力するシフトレジスターと、
    前記複数のデータ制御信号によって前記複数のデータ線にデータ信号を出力するデータ駆動回路と
    を含み、
    前記シフトレジスターは、前記複数のゲート線に対応して当該ゲート線に前記ゲート信号を出力し且つ前記ゲート信号とは別個の伝達信号を生成する複数のステージを含み、 それぞれの前記ステージは、第１クロック信号、第２クロック信号、隣接したステージの伝達信号、及び次のステージのゲート信号に基づいて前記ゲート信号を生成する
    ことを特徴とする表示装置。
12. 前記シフトレジスターは前記パネル上に形成されることを特徴とする、請求項１１に記載の表示装置。
13. 前記複数のゲート制御信号は前記表示パネル上に形成された配線を通じて前記シフトレジスターに供給されることを特徴とする、請求項１１または１２に記載の表示装置。
14. 前記第１クロック信号及び前記第２クロック信号は互いに位相が反転していることを特徴とする、請求項１１ないし１３の何れかに記載の表示装置。
15. 前記伝達信号はキャリー信号であることを特徴とする、請求項１１ないし１４の何れかに記載の表示装置。

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