CN102915714B - 一种移位寄存器、液晶显示栅极驱动装置和液晶显示装置 - Google Patents

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Abstract

本发明实施例提供了一种移位寄存器、液晶显示栅极驱动装置和液晶显示装置，用以解决现有的移位寄存器在非工作时间内，控制信号输出端输出的信号中有较大的噪声问题。它包括：上拉模块，用于在控制信号输入端接收到的信号的控制下接通时钟信号输入端和控制信号输出端；复位模块，用于在复位信号输入端接收到的信号的控制下将上拉结点和控制信号输出端复位；下拉模块，用于在时钟信号输入端接收到的信号和所述上拉结点的信号的控制下接通所述控制信号输出端与低电压信号输入端，所述上拉结点为所述上拉模块、所述复位模块与所述下拉模块相连的连结点。

Description

一种移位寄存器、液晶显示栅极驱动装置和液晶显示装置
技术领域
本发明涉及液晶显示领域，尤其涉及一种移位寄存器、液晶显示栅极驱动装置和液晶显示装置。
背景技术
液晶显示面板由二维的液晶像素矩阵构成，液晶显示面板的驱动装置包括栅极驱动装置和数据驱动装置，数据驱动装置将输入的显示数据按顺序锁存并转换成模拟信号，依次扫描液晶显示面板的数据线；栅极驱动装置包括若干个移位寄存器，每一级移位寄存器的控制信号输出端的信号都会被传输至其上一级移位寄存器的复位信号输入端以及其下一级移位寄存器的控制信号输入端。每级移位寄存器将输入的时钟信号转换为开启或关闭信号从它的控制信号输出端输出到与其对应的栅极线上。
现有的移位寄存器中典型的结构如图1所示，图2为图1所示的移位寄存器的工作时序图。它的工作原理如下：
在第1阶段，控制信号输入端INPUT为高电位，复位信号输入端RESETIN为低电位，晶体管T103导通，晶体管T101、晶体管T102、晶体管T104截至，电容C102通过晶体管T103充电，因此连接点P处为高电位；
在第2阶段，控制信号输入端INPUT为低电位，复位信号输入端RESETIN为低电位，时钟信号输入端CLKIN为高电位，晶体管T101导通，因此控制信号输出端OUTPUT输出高电平信号；由于晶体管T102、晶体管T103、晶体管T104截至，连接点P此时浮空，控制信号输出端OUTPUT为高电位，通过电容C102向连接点P耦合，所以连接点P处的电位在第一阶段的基础上继续升高；
在第3阶段，控制信号输入端INPUT为低电位，复位信号输入端RESETIN输入高电平信号，晶体管T102和T104导通，晶体管T101、晶体管T103截止，电容C102放电，连接点P为低电位，由于T102的源极连接低电压信号输入端VSSIN，因此，控制信号输出端OUTPUT为低电位；
在第4阶段，控制信号输入端INPUT为低电位，复位信号输入端RESETIN为低电位，因此，晶体管T101、晶体管T102、晶体管T103和晶体管T104均截至，控制信号输出端OUTPUT输出的信号保持低电位；
在第5阶段，控制信号输入端INPUT输入信号为低电位，复位信号输入端RESETIN为低电位，晶体管T101、晶体管T102、晶体管T103和晶体管T104保持第4阶段的状态，因此，控制信号输出端OUTPUT仍为低电位。
在这五个阶段中，第1阶段控制信号输入端INPUT输入高电平信号，第2阶段控制信号输出端OUTPUT输出高电平信号，完成一次移位，第3阶段复位信号输入端RESETIN输入高电平信号完成复位操作，因此可以将第1、2、3阶段定义为移位寄存器的工作时间，第4、5阶段定义为移位寄存器的非工作时间。
可以看出，在非工作时间内，控制信号输入端INPUT、复位信号输入端RESETIN和控制信号输出端OUTPUT均为低电平，当时钟信号输入端CLKIN为高电位时，会通过晶体管T101的栅极和漏极之间的寄生电容耦合到连接点P，使得晶体管T101的漏电流增大，导致控制信号输出端OUTPUT的电位升高，并且由于在非工作时间内晶体管T103、晶体管T104和晶体管T102均截至，控制信号输出端OUTPUT的电压无法降低，从而使控制信号输出端OUTPUT的输出信号产生较大的耦合噪声。
综上所述，现有的移位寄存器由于在非工作时间内，时钟信号输入端CLKIN为高电位时，时钟信号输入端CLKIN的高电平信号会通过晶体管T101的栅极和漏极之间的寄生电容耦合到控制信号输出端OUTPUT，而控制信号输出端OUTPUT在非工作时间内处于浮空状态，使得由时钟信号输入端CLKIN的高电平信号耦合到控制信号输出端OUTPUT的噪声无法消除，而该噪声随着控制信号输出端OUTPUT的信号一起输出，导致控制信号输出端OUTPUT输出的信号中有较大的噪声。
发明内容
本发明实施例提供了一种移位寄存器及液晶显示器的栅极驱动装置，用以解决现有的移位寄存器在非工作时间内，控制信号输出端输出的信号中有较大的噪声问题。
基于上述问题，本发明实施例提供的一种移位寄存器，包括上拉模块和复位模块，所述移位寄存器还包括下拉驱动单元和下拉单元；
所述上拉模块，用于在控制信号输入端接收到的信号的控制下接通时钟信号输入端和控制信号输出端；
所述复位模块，用于在复位信号输入端接收到的信号的控制下将上拉结点和控制信号输出端复位；
所述下拉驱动单元，用于在时钟信号输入端接收到的信号和上拉结点的信号的控制下输出驱动信号给下拉单元；
所述下拉单元，用于在下拉驱动单元输出的驱动信号的控制下接通控制信号输出端与低电压信号输入端；
所述上拉结点为所述上拉模块、所述复位模块与所述下拉驱动单元和所述下拉单元相连的连结点；
所述上拉模块包括：第一晶体管T1、第三晶体管T3和电容C1，所述第一晶体管T1的栅极和漏极均连接控制信号输入端，所述第一晶体管T1的源极分别连接所述下拉模块和所述电容C1的一端，所述电容C1的另一端连接控制信号输出端，所述第三晶体管T3的栅极连接所述第一晶体管T1的源极，所述第三晶体管T3的漏极连接时钟信号输入端，所述第三晶体管T3的源极连接控制信号输出端；
所述复位模块包括：第二晶体管T2和第四晶体管T4，所述第二晶体管T2的栅极连接复位信号输入端，所述第二晶体管T2的漏极连接所述下拉模块，所述第二晶体管T2的源极连接低电压信号输入端，所述第四晶体管T4的栅极连接复位信号输入端，所述第四晶体管T4的漏极连接控制信号输出端，所述第四晶体管T4的源极连接低电压信号输入端；
所述下拉驱动单元包括：第五晶体管T5和第六晶体管T6，第五晶体管T5的漏极和栅极与所述时钟信号输入端相连，第五晶体管T5的源极与第六晶体管T6的漏极相连，第六晶体管T6的栅极与所述上拉模块相连，第六晶体管T6的源极与低电压信号输入端连接；第五晶体管T5和第六晶体管T6的尺寸之比为预设值；
所述下拉单元包括：第七晶体管T7，第七晶体管T7的栅极连接第六晶体管T6漏极，第七晶体管T7的漏极连接所述控制信号输出端，第七晶体管T7的源极连接所述低电压信号输入端。
本发明实施例还提供一种液晶显示栅极驱动装置，所述装置包括多级本发明实施例提供的移位寄存器；除第一级移位寄存器和最后一级移位寄存器外，每一级移位寄存器的控制信号输出端均连接自身的上一级移位寄存器的复位信号输入端和自身的下一级移位寄存器的控制信号输入端，第一级移位寄存器的控制信号输入端连接初始触发信号端，最后一级移位寄存器的复位信号端悬空或者直接连接该级移位寄存器的控制信号输出端或者连接增加的冗余移位寄存器的控制信号输出端。
本发明实施例还提供一种液晶显示装置，包括本发明实施例提供的液晶显示栅极驱动装置。
本发明实施例的有益效果包括：
本发明实施例提供了一种移位寄存器及液晶显示器的栅极驱动装置，该移位寄存器在非工作时间内，其中的下拉模块在时钟信号输入端接收到的信号和上拉结点的信号的控制下接通控制信号输出端与低电压信号输入端，即将控制信号输出端下拉至低电位，使控制信号输出端不再浮空，时钟信号输入端的高电平信号耦合到控制信号输出端的噪声的电位被降至低电位，从而消除时钟信号输入端的高电平信号耦合到控制信号输出端的噪声，进而减小控制信号输出端输出的信号中的噪声。
附图说明
图1为现有技术中的移位寄存器的结构示意图；
图2为现有技术中的移位寄存器的工作时序图；
图3为本发明实施例提供的移位寄存器的示意图之一；
图4为本发明实施例提供的移位寄存器的示意图之二；
图5为本发明实施例提供的移位寄存器的示意图之三；
图6为本发明实施例提供的移位寄存器的示意图之四；
图7为本发明实施例提供的移位寄存器的工作时序图；
图8a为本发明实施例提供的液晶显示栅极驱动装置的结构示意图之一；
图8b为本发明实施例提供的液晶显示栅极驱动装置的结构示意图之二；
图8c为本发明实施例提供的液晶显示栅极驱动装置的结构示意图之三。
具体实施方式
下面结合说明书附图，对本发明实施例提供的一种移位寄存器及液晶显示器的栅极驱动装置的具体实施方式进行说明。
本发明实施例提供的移位寄存器，如图3所示，具体包括上拉模块11、复位模块12和下拉模块13；
上拉模块11，用于在控制信号输入端INPUT接收到的信号的控制下接通时钟信号输入端CLKIN和控制信号输出端OUTPUT；
当上拉模块11从时钟信号输入端CLKIN接收到低电平信号、从控制信号输入端INPUT接收到高电平信号后且在时钟信号输入端CLKIN接收的信号由低电平信号变为高电平信号时向控制信号输出端OUTPUT输出高电平信号；
复位模块12，用于在复位信号输入端RESETIN接收到的信号的控制下将上拉结点PU和控制信号输出端OUTPUT复位；
当复位模块12从复位信号输入端RESETIN接收到高电平信号时将上拉结点PU和控制信号输出端OUTPUT复位至低电位；
下拉模块13，用于在时钟信号输入端CLKIN接收到的信号和所述上拉结点PU的信号的控制下接通所述控制信号输出端OUTPUT与低电压信号输入端VSSIN，所述上拉结点PU为所述上拉模块11、所述复位模块12与所述下拉模块13相连的连结点；
当下拉模块13从时钟信号输入端CLKIN接收到高电平信号且从上拉结点PU接收到低电平信号时，接通控制信号输出端OUTPUT与低电压信号输入端VSSIN；当下拉模块13从上拉结点PU接收到高电平信号时，断开控制信号输出端OUTPUT与低电压信号输入端VSSIN的连接。
进一步地，如图4所示，本发明实施例提供的移位寄存器的下拉模块13包括下拉驱动单元131和下拉单元132；
下拉驱动单元131，用于在时钟信号输入端CLKIN接收到的信号和上拉结点PU的信号的控制下输出驱动信号给下拉单元；
当下拉驱动单元131从时钟信号输入端CLKIN接收到高电平信号且从上拉结点PU接收到低电平信号时，向下拉单元132输出高电平信号，即连接点PD为高电位；当下拉驱动单元131从时钟信号输入端CLKIN接收到高电平信号且从上拉结点PU接收到高电平信号时，向下拉单元132输出低电平信号，即连接点PD为低电位；
下拉单元132，用于在下拉驱动单元131输出的驱动信号的控制下接通控制信号输出端OUTPUT与低电压信号输入端VSSIN；
当下拉单元132从下拉驱动单元131接收到高电平信号时，接通控制信号输出端OUTPUT与低电压信号输入端VSSIN；当下拉单元132从下拉驱动单元131接收到低电平信号时，断开控制信号输出端OUTPUT与低电压信号输入端VSSIN的连接。
进一步地，如图5所示，本发明实施例提供的移位寄存器的下拉驱动单元131包括第五晶体管T5和第六晶体管T6；
第五晶体管T5的漏极和栅极与时钟信号输入端CLKIN相连，第五晶体管T5的源极与第六晶体管T6的漏极相连，第六晶体管T6的栅极与上拉模块11相连，即与上拉结点PU相连，第六晶体管T6的源极与低电压信号输入端VSSIN连接；第五晶体管T5和第六晶体管T6的尺寸之比为预设值，例如，第五晶体管T5和第六晶体管T6的尺寸之比可以为1：4，当时钟信号输入端CLKIN输入端为高电位且上拉结点PU为低电位时，第六晶体管T6的漏极为高电位，即连接点PD为高电位；当时钟信号输入端CLKIN为高电位且上拉结点PU为高电位时，第六晶体管T6的漏极为低电位，即连接点PD为低电位。
进一步地，如图5所示，本发明实施例提供的移位寄存器的下拉单元132包括第七晶体管T7，第七晶体管T7的栅极连接第六晶体管T6漏极，即与连接点PD相连，第七晶体管T7的漏极连接控制信号输出端OUTPUT，第七晶体管T7的源极连接低电压信号输入端VSSIN。这样第六晶体管T6的漏极为低电位，即连接点PD为低电位时，第七晶体管T7关断，控制信号输出端OUTPUT和低电压信号输入端VSSIN断开；第六晶体管T6的漏极为高电位，即连接点PD为高电位时，第七晶体管T7开启，控制信号输出端OUTPUT和低电压信号输入端VSSIN导通，控制信号输出端OUTPUT的电位被下拉至低电位，从而使移位寄存器在非工作时间内，时钟信号输入端CLKIN的高电平信号耦合到控制信号输出端OUTPUT的噪声的电位被降至低电位，消除时钟信号输入端CLKIN的高电平信号耦合到控制信号输出端OUTPUT的噪声，进而减小控制信号输出端OUTPUT输出的信号中的噪声。
较佳地，如图6所示，本发明实施例提供的移位寄存器的下拉单元132还包括第八晶体管T8，第八晶体管T8的栅极连接第六晶体管T6漏极，第八晶体管T8的漏极与上拉模块11在上拉结点PU处相连，第八晶体管T8的源极连接低电压控制信号输出端VSSIN。这样第六晶体管T6的漏极为低电位，即连接点PD为低电位时，第八晶体管T8关断，上拉结点PU和低电压信号输入端VSSIN断开；第六晶体管T6的漏极为高电位，即连接点PD为高电位时，第八晶体管T8开启，上拉结点PU和低电压信号输入端VSSIN导通，上拉结点PU的电位被下拉至低电位，即在移位寄存器的非工作时间内，时钟信号输入端CLKIN的高电平信号耦合到上拉结点PU的噪声的电位也会被降至低电位，从而消除上拉结点PU点的噪声对控制信号输出端OUTPUT的信号的影响，进一步减小控制信号输出端OUTPUT输出的信号中的噪声。
进一步地，如图6所示，本发明实施例提供的移位寄存器的上拉模块11包括第一晶体管T1、第三晶体管T3和电容C1，第一晶体管T1的栅极和漏极均连接控制信号输入端INPUT，第一晶体管T1的源极分别连接下拉模块13，即第六晶体管T6的栅极，和电容C1的一端，即第一晶体管T1的源极与上拉结点PU相连，电容C1的另一端连接控制信号输出端OUTPUT，第三晶体管T3的栅极连接第一晶体管T1的源极，第三晶体管T3的漏极连接时钟信号输入端CLKIN，第三晶体管T3的源极连接控制信号输出端OUTPUT。
进一步地，如图6所示，本发明实施例提供的移位寄存器的复位模块12包括第二晶体管T2和第四晶体管T4，第二晶体管T2的栅极连接复位信号输入端RESETIN，第二晶体管T2的漏极连接第一晶体管T1的源极，即第二晶体管T2的漏极连接下拉模块13，第二晶体管T2的源极连接低电压信号输入端VSSIN，第四晶体管T4的栅极连接复位信号输入端RESETIN，第四晶体管T4的漏极连接控制信号输出端OUTPUT，第四晶体管T4的源极连接低电压信号输入端VSSIN。
需要说明的是，对于液晶显示领域的晶体管来说，漏极和源极没有明确的区别，因此本发明实施例中所提到的晶体管的源极可以为晶体管的漏极，晶体管的漏极也可以为晶体管的源极。
为了进一步说明本发明实施例提供的移位寄存器，下面结合图7所示的时序图说明其工作原理。
如图7所示，本发明实施例提供的移位寄存器的工作时序可以分为五个阶段。
第1阶段：控制信号输入端INPUT输入高电平信号，第一晶体管T1导通，控制信号输入端INPUT通过第一晶体管T1给电容C1充电，使得上拉结点PU的电位被拉至高电位，第三晶体管T3开启；时钟信号输入端CLKIN输入低电平信号，第五晶体管T5关断，第六晶体管T6在上拉结点PU高电位的驱动下开启，第五晶体管T5与第六晶体管T6的连接点PD连接低电压信号输入端VSSIN为低电位，因此第七晶体管T7和第八晶体管T8关断；复位信号输入端RESETIN输入低电平信号，第二晶体管T2和第四晶体管T4关断；由于第三晶体管T3开启，因此时钟信号输入端CLKIN输入的低电平信号经过第三晶体管T3传输至控制信号输出端OUTPUT，控制信号输出端OUTPUT输出低电平信号。
第2阶段：控制信号输入端INPUT输入低电平信号，第一晶体管T1关断，但是由于电容C1已经将第1阶段时控制信号输入端INPUT输入的高电平信号存储下来，因此，上拉结点PU依然为高电位，第三晶体管T3保持开启，因此时钟信号输入端CLKIN输入的高电平信号经过第三晶体管T3传输至控制信号输出端OUTPUT，电容C1与控制信号输出端OUTPUT相连的一端的电位也由第1阶段的低电位变为高电位，由于电容自举效应，电容C1与上拉结点PU相连的一端的电位在第1阶段的基础上继续升高，即上拉结点PU的电位在第1阶段的基础上继续升高；复位信号输入端RESETIN输入低电平信号，第二晶体管T2和第四晶体管T4关断；时钟信号输入端CLKIN输入高电平信号，第五晶体管T5开启，第六晶体管T6在上拉结点PU高电压信号的驱动下开启；通过对第五晶体管T5和第六晶体管T6的尺寸设计，使连接点PD保持低电位，即第七晶体管T7和第八晶体管T8的栅极电位保持低电位，从而使第七晶体管T7和第八晶体管T8保持关断，即控制信号输出端OUTPUT和低电压信号输入端VSSIN不能导通，进而保证信号输出的稳定性。
第3阶段：控制信号输入端INPUT输入低电平信号，时钟信号输入端CLKIN输入低电平信号，复位信号输入端RESETIN输入高电平信号，第二晶体管T2开启导致上拉结点PU和低电压信号输入端VSSIN导通，上拉结点PU被复位至低电位，第四晶体管T4开启导致控制信号输出端OUTPUT和低电压信号输入端VSSIN导通，控制信号输出端OUTPUT被复位至低电位。
第4阶段：控制信号输入端INPUT输入低电平信号，第一晶体管T1关闭，上拉结点PU保持第3阶段的低电位，第六晶体管T6关断；时钟信号输入端CLKIN输入高电平信号，第五晶体管T5开启，因此第七晶体管T7和第八晶体管T8的栅极电位为高电位，第七晶体管T7和第八晶体管T8开启，使得上拉结点PU与低电压信号输入端VSSIN导通，控制信号输出端OUTPUT和低电压信号输入端VSSIN导通，从而消除时钟信号输入端CLKIN输入高电平信号时由于第三晶体管T3的栅极和漏极之间的寄生电容在上拉结点PU以及控制信号输出端OUTPUT产生的耦合噪声。其中第七晶体管T7的开启可以消除时钟信号输入端CLKIN输入的高电平信号在控制信号输出端OUTPUT产生的耦合噪声，降低控制信号输出端OUTPUT输出的信号中的噪声；而第八晶体管T8的开启可以消除时钟信号输入端CLKIN输入的高电平信号在上拉结点PU处产生的耦合噪声，从而消除该耦合噪声对控制信号输出端OUTPUT的影响，近一步降低控制信号输出端OUTPUT输出的信号中的噪声。
第5阶段：控制信号输入端INPUT输入低电平信号，第一晶体管T1关闭，上拉结点PU保持第3阶段的低电位，第六晶体管T6关断；时钟信号输入端CLKIN输入低电平信号，第五晶体管T5关断，因此第七晶体管T7和第八晶体管T8的栅极电位为低电位，第七晶体管T7和第八晶体管T8关断。
之后，依次重复第4阶段和第5阶段，直至本发明实施例提供的移位寄存器接收到控制信号输入端INPUT的高电平信号后再开始重新执行第1阶段。这样在第4阶段和第5阶段，即本发明实施例提供的移位寄存器的非工作时间内，第七晶体管T7和第八晶体管T8的栅极电位不断地在高电位和低电位之间切换控制第七晶体管T7和第八晶体管T8不断地开启和关断。
本发明实施例还提供一种液晶显示栅极驱动装置，该装置有三种实施方式。
第一种实施方式如图8a所示，在这种实施方式中，该液晶显示栅极驱动装置包括本发明实施例提供的移位寄存器SR1、移位寄存器SR2、移位寄存器SR3、…、移位寄存器SRn；移位寄存器SR2、移位寄存器SR3、…移位寄存器SRn-1的控制信号输出端OUTPUT的信号都会被传输至其上一级移位寄存器的复位信号输入端RESETIN以及其下一级移位寄存器的控制信号输入端INPUT。移位寄存器SR1的控制信号输入端INPUT接收初始触发STV信号，移位寄存器SRn的复位信号输入端RESETIN悬空。
第二种实施方式如图8b所示，在这种实施方式中，该液晶显示栅极驱动装置包括本发明实施例提供的移位寄存器SR1、移位寄存器SR2、移位寄存器SR3、…、移位寄存器SRn；移位寄存器SR2、移位寄存器SR3、…移位寄存器SRn-1的控制信号输出端OUTPUT的信号都会被传输至其上一级移位寄存器的复位信号输入端RESETIN以及其下一级移位寄存器的控制信号输入端INPUT。移位寄存器SR1的控制信号输入端INPUT接收初始触发STV信号，移位寄存器SRn的复位信号输入端RESETIN连接移位寄存器SRn的控制信号输出端OUTPUT。
第三种实施方式如图8c所示，在这种实施方式中，该液晶显示栅极驱动装置包括本发明实施例提供的移位寄存器SR1、移位寄存器SR2、移位寄存器SR3、…、移位寄存器SRn、移位寄存器SRn+1；移位寄存器SR2、移位寄存器SR3、…移位寄存器SRn的控制信号输出端OUTPUT的信号都会被传输至其上一级移位寄存器的复位信号输入端RESETIN以及其下一级移位寄存器的控制信号输入端INPUT。移位寄存器SR1的控制信号输入端INPUT接收初始触发STV信号，移位寄存器SRn+1为冗余移位寄存器，移位寄存器SRn+1的复位信号输入端RESETIN悬空，移位寄存器SRn+1的控制信号输出端OUTPUT并不连接栅极线，而仅为移位寄存器SRn的复位信号输入端RESETIN提供信号。
在上述任一种实施方式的液晶显示栅极驱动装置中，相邻两级的移位寄存器的时钟信号输入端CLKIN的信号位相相反，例如移位寄存器SR2的时钟信号输入端CLKIN输入时钟阻碍信号CLKB，移位寄存器SR1、移位寄存器SR3的时钟信号输入端CLKIN输入时钟信号CLK；其中，时钟阻碍信号CLKB与时钟信号CLK相反，即时钟阻碍信号CLKB为高电平时，时钟信号CLK为低电平，而时钟阻碍信号CLKB为低电平时，时钟信号CLK为高电平。除冗余寄存器外，每级移位寄存器将输入的时钟信号转换为开启或关闭信号从它的控制信号输出端输出到与其对应的栅极线上，例如，移位寄存器SR1将其时钟信号输入端CLKIN接收到的信号转换为开启或关闭信号从它的控制信号输出端OUTPUT输出到与其对应的栅极线上GL1上，移位寄存器SRn将其时钟信号输入端CLKIN接收到的信号转换为开启或关闭信号从它的控制信号输出端OUTPUT输出到与其对应的栅极线上GLn上。
本发明实施例还提供一种液晶显示装置，包括本发明实施例提供的液晶显示栅极驱动装置。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (4)

1.一种移位寄存器，包括上拉模块和复位模块，其特征在于，所述移位寄存器还包括下拉驱动单元和下拉单元；
所述上拉模块，用于在控制信号输入端接收到的信号的控制下接通时钟信号输入端和控制信号输出端；
所述复位模块，用于在复位信号输入端接收到的信号的控制下将上拉结点和控制信号输出端复位；
所述下拉驱动单元，用于在时钟信号输入端接收到的信号和上拉结点的信号的控制下输出驱动信号给下拉单元；
所述下拉单元，用于在下拉驱动单元输出的驱动信号的控制下接通控制信号输出端与低电压信号输入端；
所述上拉结点为所述上拉模块、所述复位模块与所述下拉驱动单元和所述下拉单元相连的连结点；
所述上拉模块包括：第一晶体管T1、第三晶体管T3和电容C1，所述第一晶体管T1的栅极和漏极均连接控制信号输入端，所述第一晶体管T1的源极分别连接所述下拉模块和所述电容C1的一端，所述电容C1的另一端连接控制信号输出端，所述第三晶体管T3的栅极连接所述第一晶体管T1的源极，所述第三晶体管T3的漏极连接时钟信号输入端，所述第三晶体管T3的源极连接控制信号输出端；
所述复位模块包括：第二晶体管T2和第四晶体管T4，所述第二晶体管T2的栅极连接复位信号输入端，所述第二晶体管T2的漏极连接所述下拉模块，所述第二晶体管T2的源极连接低电压信号输入端，所述第四晶体管T4的栅极连接复位信号输入端，所述第四晶体管T4的漏极连接控制信号输出端，所述第四晶体管T4的源极连接低电压信号输入端；
所述下拉驱动单元包括：第五晶体管T5和第六晶体管T6，第五晶体管T5的漏极和栅极与所述时钟信号输入端相连，第五晶体管T5的源极与第六晶体管T6的漏极相连，第六晶体管T6的栅极与所述上拉模块相连，第六晶体管T6的源极与低电压信号输入端连接；第五晶体管T5和第六晶体管T6的尺寸之比为预设值；
所述下拉单元包括：第七晶体管T7，第七晶体管T7的栅极连接第六晶体管T6漏极，第七晶体管T7的漏极连接所述控制信号输出端，第七晶体管T7的源极连接所述低电压信号输入端。
2.如权利要求1所述的移位寄存器，其特征在于，所述下拉单元还包括：第八晶体管T8，所述第八晶体管T8的栅极连接第六晶体管T6漏极，第八晶体管T8的漏极连接所述上拉模块，第八晶体管T8的源极连接所述低电压信号输入端。
3.一种液晶显示栅极驱动装置，其特征在于，所述装置包括多级如权利要求1或2所述的移位寄存器；除第一级移位寄存器和最后一级移位寄存器外，每一级移位寄存器的控制信号输出端均连接自身的上一级移位寄存器的复位信号输入端和自身的下一级移位寄存器的控制信号输入端，第一级移位寄存器的控制信号输入端连接初始触发信号端，最后一级移位寄存器的复位信号端悬空或者直接连接该级移位寄存器的控制信号输出端或者连接增加的冗余移位寄存器的控制信号输出端。
4.一种液晶显示装置，其特征在于，所述装置包括如权利要求3所述的液晶显示栅极驱动装置。
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