CN104091572B - 双下拉控制模块、移位寄存单元、栅极驱动器和显示面板 - Google Patents

双下拉控制模块、移位寄存单元、栅极驱动器和显示面板 Download PDF

Info

Publication number
CN104091572B
CN104091572B CN201410270425.4A CN201410270425A CN104091572B CN 104091572 B CN104091572 B CN 104091572B CN 201410270425 A CN201410270425 A CN 201410270425A CN 104091572 B CN104091572 B CN 104091572B
Authority
CN
China
Prior art keywords
tft
film transistor
thin film
drop
shifting deposit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410270425.4A
Other languages
English (en)
Other versions
CN104091572A (zh
Inventor
青海刚
祁小敬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Chengdu BOE Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Chengdu BOE Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Chengdu BOE Optoelectronics Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN201410270425.4A priority Critical patent/CN104091572B/zh
Publication of CN104091572A publication Critical patent/CN104091572A/zh
Priority to US14/548,970 priority patent/US20150365085A1/en
Application granted granted Critical
Publication of CN104091572B publication Critical patent/CN104091572B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/30—Modifications for providing a predetermined threshold before switching
    • H03K17/302—Modifications for providing a predetermined threshold before switching in field-effect transistor switches
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
    • G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
    • G11C19/184—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes with field-effect transistors, e.g. MOS-FET
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0267—Details of drivers for scan electrodes, other than drivers for liquid crystal, plasma or OLED displays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Power Engineering (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Shift Register Type Memory (AREA)

Abstract

本发明提供一种双下拉控制模块，包括信号输入端、下拉信号输出端、时钟输入端，其中，双下拉控制模块包括：控制子单元，控制子单元的第一端与信号输入端相连；第五薄膜晶体管，第五薄膜晶体管的栅极与控制子单元的第二端相连，第五薄膜晶体管的第一极与控制子单元的第三端相连，第五薄膜晶体管的第二极与时钟输入端相连；和单向导通元件，单向导通元件的第一端与控制子单元的第三端相连，单向导通元件的第二端与第五薄膜晶体管的第二极相连，当单向导通元件的第一端电平高于单向导通元件的第二端电平时，单向导通元件导通。本发明还提供一种移位寄存单元、一种栅极驱动器和一种显示面板。所述显示面板具有较低的功耗。

Description

双下拉控制模块、移位寄存单元、栅极驱动器和显示面板
技术领域
本发明涉及显示装置的驱动，具体地，涉及一种双下拉控制模块、包括该双下拉控制模块的移位寄存单元、包括该移位寄存单元的栅极驱动器和包括该栅极驱动器的显示面板。
背景技术
在TFT-LCD中，实现一帧画面显示的基本原理是通过源极驱动将每一行像素所需的数据信号依次从上往下输出，栅极驱动依次从上到下对每一行像素栅极输入一定宽度的方波进行选通。
很多集成栅极驱动电路追求交流下拉以克服电路输出的floating(悬空、浮空)和TFT(薄膜晶体管)的特性漂移，然而在双时钟电路中，在使用交流下拉方案的同时引入了另一个问题，即在输出时刻，输出上拉时钟对双下拉节点大电流放电的问题，由于此时双下拉节点对低电平完全开启，而上拉管也对双下拉节点开启，因此导致高电平时钟直接对低电平放电，不但使得双下拉节点无法下拉到应有的低电位使下拉管关闭，导致输出端漏电增大，同时上拉时钟直接对低电平放电大大增加了电源的负载，功耗也因此大大增加。
因此，如何降低显示面板的功耗成为本领域亟待解决的技术问题。
发明内容
本发明的目的在于提供一种双下拉控制模块、包括该双下拉控制模块的移位寄存单元、包括该移位寄存单元的栅极驱动器和包括该栅极驱动器的显示面板。所述显示面板具有较小的功耗。
为了实现上述目的，作为本发明的一个方面，提供一种双下拉控制模块，该双下拉控制模块包括信号输入端、下拉信号输出端、时钟输入端，其中，所述双下拉控制模块包括：
控制子单元，所述控制子单元的第一端与所述信号输入端相连，当所述信号输入端输入高电平时，所述控制子单元的第二端和所述控制子单元的第三端输出低电平；
第五薄膜晶体管，所述第五薄膜晶体管的栅极与所述控制子单元的第二端相连，所述第五薄膜晶体管的第一极与所述控制子单元的第三端相连，所述第五薄膜晶体管的第二极与所述时钟输入端相连；和
单向导通元件，所述单向导通元件的第一端与所述控制子单元的第三端相连，所述单向导通元件的第二端与所述第五薄膜晶体管的第二极相连，当所述单向导通元件的第一端电平高于所述单向导通元件的第二端电平时，所述单向导通元件导通。
优选地，所述控制子单元包括低电平输入端、第六薄膜晶体管和第七薄膜晶体管，所述第六薄膜晶体管的栅极和所述第七薄膜晶体管的栅极与所述控制子单元的第一端相连，所述第六薄膜晶体管的第一极与所述低电平输入端相连，所述第六薄膜晶体管的第二极与所述控制子单元的第三端相连，所述第七薄膜晶体管的第一极与所述低电平输入端相连，所述第七薄膜晶体管的第二极与所述控制子单元的第二端相连。
优选地，所述单向导通元件为薄膜晶体管，所述单向导通元件的第二极与所述第五薄膜晶体管的第二极相连，所述单向导通元件的栅极和所述单向导通元件的第一极与所述下拉信号输出端相连；或者
所述单向导通元件为二极管，所述二极管的阳极形成为所述单向导通元件的第一端，所述二极管的阴极形成为所述单向导通元件的第二端。
优选地，所述双下拉控制模块还包括第一电容，所述第一电容的第一端与所述第五薄膜晶体管的第二极相连，所述第一电容的第二端与所述第五薄膜晶体管的栅极相连。
作为本发明的另一个方面，提供一种移位寄存单元，该移位寄存单元包括：
上拉模块；
充电与复位模块，所述充电与复位模块包括扫描输入端与复位端，在所述移位寄存单元的预充电阶段，所述扫描输入端输入高电平，以向所述上拉模块充电，在所述移位寄存单元的放电阶段，所述复位端输入高电平，以为所述上拉模块放电；
第一时钟输入端，所述第一时钟输入端用于为所述移位寄存单元提供第一时钟信号；
双下拉控制模块；
输出下拉模块，该输出下拉模块用于在所述移位寄存单元的输出端输出高电平后的阶段将所述移位寄存单元的输出端下拉至低电平；和
双下拉模块，其中，
所述双下拉控制模块为本发明所提供的上述双下拉控制模块，所述双下拉控制模块的信号输入端与所述充电与复位模块的输出端相连，且所述双下拉控制模块的信号输入端与所述上拉模块的上拉节点相连，所述双下拉控制模块的下拉信号输出端与所述双下拉模块的下拉节点相连，所述双下拉控制模块的时钟输入端与所述第一时钟信号输入端相连。
优选地，所述充电与复位模块包括第九薄膜晶体管、第十薄膜晶体管、第一参考电压输入端、第二参考电压输入端，所述第九薄膜晶体管的栅极与所述扫描输入端相连，所述第九薄膜晶体管的第一极与所述第一参考电压输入端相连，所述第九薄膜晶体管的第二极与所述第十薄膜晶体管的第一极相连，所述第十薄膜晶体管的栅极与所述复位端相连，所述第十薄膜晶体管的第二极与所述第二参考电压输入端相连，所述第一参考电压输入端和所述第二参考电压输入端中的一者为高电平输入端，所述第一参考电压输入端和所述第二参考电压输入端中的另一者为低电平输入端。
优选地，所述输出下拉模块包括第二时钟输入端和第三薄膜晶体管，所述第三薄膜晶体管的栅极与所述第二时钟输入端相连，所述第三薄膜晶体管的第一极与所述移位寄存单元的输出端相连，所述第三薄膜晶体管的第二极与低电平输入端相连。
优选地，所述双下拉单元包括第二薄膜晶体管和第八薄膜晶体管，所述第二薄膜晶体管的栅极和所述第八薄膜晶体管的栅极均与所述下拉节点相连，所述第二薄膜晶体管的第一极与所述移位寄存单元的输出端相连，所述第二薄膜晶体管的第二极与所述低电平输入端相连，所述第八薄膜晶体管的第一极与所述上拉节点相连，所述第八薄膜晶体管的第二极与所述低电平输入端相连。
作为本发明的再一个方面，提供一种栅极驱动器，该栅极驱动器包括多个级联的移位寄存单元，其特征在于，所述移位寄存单元为本发明所提供的上述移位寄存单元，所述扫描输入端与上一级移位寄存单元的输出端相连，所述复位端与下一级移位寄存单元的输出端相连。
作为本发明的还一个方面，提供一种显示面板，该显示面板包括栅极驱动器，其中，所述栅极驱动器为本发明所提供的上述栅极驱动器。
在本发明所提供的移位寄存单元的上拉阶段，从信号输入端输入到控制子单元中的信号为上拉节点处的高电平。因此，控制子单元的第二端和控制子单元的第三端仍然输出低电平，在该阶段，第五薄膜晶体管仍然关闭，单向导通元件是截止的，因此，与时钟输入端相连的第一时钟输入端不会向下拉节点放电，从而降低了移位寄存单元的能耗。
在所述移位寄存单元中，通过双下拉控制模块和输出下拉模块可以对输出端进行交流下拉，很好地克服了输出端的漂移(floating)效应和偏离(stray)效应。
附图说明
附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：
图1是本发明所提供的移位寄存单元的电路图；
图2是图1中所示的移位寄存单元的信号时序图；
图3是本发明所提供的栅极驱动器的示意图。
附图标记说明
10：充电与复位模块20：双下拉控制模块
21：控制子单元30：双下拉模块
40：上拉模块50：输出下拉模块
T1：第一薄膜晶体管T2：第二薄膜晶体管
T3：第三薄膜晶体管T4：单向导通元件
T5：第五薄膜晶体管T6：第六薄膜晶体管
T7：第七薄膜晶体管T8：第八薄膜晶体管
T9：第九薄膜晶体管T10：第十薄膜晶体管
C1：第一电容C2：第二电容
Reset：复位端
具体实施方式
以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。
应当理解的是，在说明书中所使用的术语“第一极”是指薄膜晶体管的源极和漏极中的一者，术语“第二极”是指薄膜晶体管的源极和漏极中的另一者。
如图1所示，作为本发明的一个方面，提供一种双下拉控制模块20，该双下拉控制模块20包括信号输入端N、下拉信号输出端A、时钟输入端b，其中，所述双下拉控制模块还包括：
控制子单元21，该控制子单元21的第一端c与信号输入端N相连，当信号输入端N输入高电平VGH时，控制子单元21的第二端d和控制子单元21的第三端E输出低电平VGL；
第五薄膜晶体管T5，该第五薄膜晶体管T5的栅极与控制子单元21的第二端d相连，第五薄膜晶体管T5的第一极与控制子单元21的第三端E相连，第五薄膜晶体管T5的第二极与所述时钟输入端b相连；和
单向导通元件T4，该单向导通元件T4的第一端F与控制子单元21的第三端E相连，单向导通元件T4的第二端G与第五薄膜晶体管T5的第二极相连，当单向导通元件T4的第一端F电平高于该单向导通元件T4的第二端G电平时，该单向导通元件T4导通。
如图1和图2中所示，双下拉控制模块20用于移位寄存单元中。在移位寄存单元的上拉阶段(图2中的阶段B)，从信号输入端N输入到控制子单元21中的信号为上拉节点PU处的高电平VGH。因此，控制子单元21的第二端d和控制子单元21的第三端E输出低电平VGL，在该阶段，第五薄膜晶体管T5关闭，单向导通元件T4是截止的，因此，与时钟输入端b相连的第一时钟输入端CK不会向下拉节点PD放电，从而降低了移位寄存单元的能耗。
下文中将详细介绍双下拉控制模块20在移位寄存单元各个阶段中的具体工作情况，这里先不赘述。
在本发明中，对控制子单元21的具体结构并没有特殊的限定，只要可以使得控制子单元21的第二端d和控制子单元21的第三端E在移位寄存单元的上拉阶段(图2中的阶段B)输出低电平即可。具体地，作为本发明的一种优选实施方式，如图1中所示，所述控制子单元还可以包括低电平输入端、第六薄膜晶体管T6和第七薄膜晶体管T7。第六薄膜晶体管T6的栅极和第七薄膜晶体管T7的栅极与控制子单元21的第一端c相连，第六薄膜晶体管T6的第一极与所述低电平输入端相连，第六薄膜晶体管T6的第二极与控制子单元21的第三端E相连，所述第七薄膜晶体管T7的第一极与所述低电平输入端相连，所述第七薄膜晶体管T7的第二极与控制子单元21的第二端d相连。
当双下拉控制模块20的信号输入端N为高电平时，第六薄膜晶体管T6和第七薄膜晶体管T7开启，导致控制子单元21的第二端d和控制子单元21的第三端E的电平均被下拉至低电平VGL。
在本发明中，对单向导通元件的具体结构也没有特殊的限定，只要可以在单向导通元件T4的第二端G的电平高于该单向导通元件T4的第一端F的电平时截止即可。例如，单向导通元件T4可以为二极管。该二极管的阳极可以用作单向导通元件T4的第一端，所述二极管的阴极可以用作单向导通元件T4的第二端。
作为本发明的一种优选实施方式，如图1所示，单向导通元件T4为薄膜晶体管，单向导通元件T4的第二极与第五薄膜晶体管T5的第二极相连，单向导通元件T4的栅极和该单向导通元件T4的第一极与所述下拉信号输出端相连(即，单向导通元件T4的栅极和该单向导通元件T4的第一极相连)。当时钟输入端b向单向导通元件T4的第二极输入高电平VGH，而控制子单元21的第三端输出低电平时，单向导通元件T4是截止的。应当理解的是，此处，单向导通元件T4的第二极即为上文中所述的单向导通元件T4的第二端G，而此处连接在一起的单向导通元件的第一极和单向导通元件的栅极即为上文中所述的单向导通元件T4的第一端F。
为了确保第五薄膜晶体管在移位寄存单元的低电平保持阶段(即，图2中的阶段D)时开启以使图1中所示的移位寄存单元中的第一薄膜晶体管T1完全关闭，优选地，在低电平保持阶段，第五薄膜晶体管T5可以是开启的，从而可以将第一时钟信号输入端CK输入的高电平的第一时钟信号输入至下拉节点PD，使得图1中所示的移位寄存单元的双下拉模块30中的第二薄膜晶体管T2和第八薄膜晶体管T8开启，以将上拉节点PU的电平下拉至低电平VGL，从而将上拉模块40中的第一薄膜晶体管T1完全关闭。
在本发明中，可以通过多种手段实现第五薄膜晶体管T5在移位寄存单元的低电平保持阶段导通。例如，可以引入一个外接的信号源，利用该外接信号源向第五薄膜晶体管T5的栅极提供信号，使得该第五薄膜晶体管T5在移位寄存单元的低电平保持阶段开启。
为了简化包括所述双下拉控制模块的移位寄存单元的机构，优选地，所述双下拉控制模块还可以包括第一电容C1，第一电容C1的第一端与第五薄膜晶体管T5的第二极相连，第一电容C1的第二端与第五薄膜晶体管T5的栅极相连。在所述移位寄存单元的低电平保持阶段，第一时钟信号输入端CK向双下拉控制模块20的时钟输入端b输入高电平信号VGH，通过第一电容C1的耦合，将第五薄膜晶体管T5的栅极拉高为高电平，因此第五薄膜晶体管T5开启，第一时钟信号输入端CK输入的高电平通过第五薄膜晶体管T5进入，并把下拉节点PD上拉至高电平，使得图1中的第二薄膜晶体管T2和第八薄膜晶体管T8开启，上拉节点PU被第八薄膜晶体管T8下拉为低电平VGL，从而可以将第一薄膜晶体管T1关闭，以确保移位寄存单元的输出端可以输出低电平。
作为本发明的另一个方面，如图1所示，提供一种移位寄存单元，该移位寄存单元包括：
上拉模块40；
充电与复位模块10，该充电与复位模块10包括扫描输入端Input与复位端Reset，在所述移位寄存单元的预充电阶段，所述扫描输入端Input输入高电平，以向上拉模块40充电，在所述移位寄存单元的放电阶段，所述复位端Reset输入高电平，以为上拉模块40放电；
第一时钟输入端CK，第一时钟输入端CK用于为所述移位寄存单元提供第一时钟信号；
双下拉控制模块20；
输出下拉模块50，该输出下拉模块用于在所述移位寄存单元的输出端输出高电平后的阶段(包括图2中的下拉阶段C)将所述移位寄存单元的输出端下拉至低电平；和
双下拉模块30，其中，
双下拉控制模块20为本发明所提供的上述双下拉控制模块，该双下拉控制模块20的信号输入端N与充电与复位模块10的信号输出端M相连，且双下拉控制模块20的信号输入端N与上拉模块40的上拉节点PU相连，双下拉控制模块20的下拉信号输出端A与双下拉模块30的下拉节点PD相连，双下拉控制模块20的时钟输入端b与第一时钟信号输入端CK相连。
在本发明中，对上拉模块40的具体结构并没有特殊的限制。如图1中所示，作为本发明的一种实施方式，上拉模块40可以包括第一薄膜晶体管T1和第二电容C2。第一薄膜晶体管T1的栅极与上拉节点PU相连，第一薄膜晶体管T1的第一端与第一时钟信号输入端CK相连，第一薄膜晶体管T1的第二端与所述移位寄存单元的输出端Out(n)相连。第二电容C2的第一端与上拉节点PU相连，第二电容C2的第二端与所述移位寄存单元的输出端Out(n)相连。
同样地，本发明中对双下拉模块30的具体结构也没有特殊的限制。如图1中所示，双下拉模块30可以包括第八薄膜晶体管T8、第二薄膜晶体管T2和低电平输入端，该低电平输入端能够提供低电平信号VGL。双下拉模块30的低电平输入端可以与控制子单元21的低电平输入端可以为同一个。第八薄膜晶体管T8的栅极与下拉节点PD相连，第八薄膜晶体管T8的第一极与双下拉控制模块20的信号输入端N相连，第八薄膜晶体管T8的第二极与低电平输入端相连。第二薄膜晶体管T2的栅极与下拉节点PD相连，第二薄膜晶体管T2的第一极与所述移位寄存单元的输出端Out(n)相连，第二薄膜晶体管T2的第二极与低电平输入端相连。
在现有技术中，上拉模块40和双下拉模块30的设置方式是多种多样的，这里不再赘述。
在移位寄存单元的预充电阶段(图2中的阶段A)中，信号输入端N中输入的信号为从充电与复位模块10中输入的高电平VGH。因此，控制子单元21的第二端d和控制子单元21的第三端E输出低电平VGL，在该阶段，第五薄膜晶体管T5是关闭的，单向导通元件T4是截止的，因此，与双下拉控制模块20的下拉信号输出端A相连的下拉节点PD的电位是双下拉控制模块20第三端E输出的低电平VGL。
如上文中所述，在移位寄存单元的上拉阶段(图2中的阶段B)，从信号输入端N输入到控制子单元21中的信号为上拉节点PU处的高电平VGH。因此，控制子单元21的第二端d和控制子单元21的第三端E仍然输出低电平VGL，在该阶段，第五薄膜晶体管仍然关闭，单向导通元件T4是截止的，因此，与时钟输入端b相连的第一时钟输入端CK不会向下拉节点PD放电，从而降低了移位寄存单元的能耗。
在移位寄存单元的下拉阶段(图2中的阶段C)，上拉节点PU被下拉为低电平，所述移位寄存单元的输出电平为输出下拉模块50输出的低电平。输出下拉模块50的主要作用即为在移位寄存单元的下拉阶段为移位寄存单元的输出端提供低电平。
在移位寄存单元的低电平维持阶段(图2中的阶段D)，信号输入端N输入到控制子单元21中的信号为低电平信号，第五薄膜晶体管T5开启，上拉节点PD被第一时钟信号输出端CK输出的高电平拉高，上拉节点PU被下拉为低电平VGL，从而可以将上拉模块40中的第一薄膜晶体管T1关闭，确保输出端Out(n)可以被双下拉单元的第二薄膜晶体管T2下拉至低电平VGL。
作为本发明的一种具体实施方式，如图1所示，充电与复位模块10可以包括第九薄膜晶体管T9、第十薄膜晶体管T10、第一参考电压输入端V1、第二参考电压输入端V2、扫描输入端Input和复位端Reset，第九薄膜晶体管T9的栅极与所述输入端相连，第九薄膜晶体管T9的第一极与第一参考电压输入端V1相连，第九薄膜晶体管T9的第二极与第十薄膜晶体管T10的第一极相连，第十薄膜晶体管T10的栅极与所述复位端Reset相连，第十薄膜晶体管T10的第二极与第二参考电压输入端V2相连，第一参考电压输入端V1和第二参考电压输入端V2中的一者为高电平输入端，第一参考电压输入端V1和第二参考电压输入端V2中的另一者为低电平输入端。高电平输入端可以提供高电平信号VGH，低电平输入端可以提供低电平信号VGL。
容易理解的是，栅极驱动器包括多个级联的移位寄存单元，当本发明所提供的移位寄存单元用于栅极驱动器中时，扫描输入端Input与上一级移位寄存单元的输出端相连，复位端Reset与下一级的移位寄存单元的输出端相连。当对包括所述栅极驱动器的显示面板进行正向扫描时，则第一参考电压输入端V1为高电平输入端，第二参考电压输入端V2为低电平输入端；当对包括所述栅极驱动器的显示面板进行反向扫描时，则第一参考电压输入端V1为低电平输入端，第二参考电压输入端V2为高电平输入端。
作为本发明的一种优选实施方式，输出下拉模块50包括第二时钟输入端CKB和第三薄膜晶体管T3，该第三薄膜晶体管T3的栅极与第二时钟输入端CKB相连，第三薄膜晶体管T3的第一极与所述移位寄存单元的输出端Out(n)相连，第三薄膜晶体管T3的第二极与低电平输入端相连。输出下拉模块50具有上述结构的优点在于，可以实现对移位寄存单元的输出端的交流下拉。
如图2中所示，第一时钟输入端CK输入的第一时钟信号的时序与第二时钟输入端CKB输入的第二时钟信号的时序是互补的。即，第一时钟输入端CK输入高电平时，第二时钟输入端CKB输入低电平，当第一时钟输入端CK输入低电平时，第二时钟输入端CKB输入高电平。当第二时钟输入端CKB输入高电平后，第三薄膜晶体管T3开启，将移位寄存单元的输出端Out(n)的电位下拉至低电平VGL。将移位寄存单元的输出端Out(n)输出高电平之后的阶段中(即，阶段B之后的阶段，包括图2中的阶段C和阶段D)，第一时钟输入端CK和第二时钟输入端点CKB交替地控制所述移位寄存单元的输出端输出低电平(即，实现对移位寄存单元的输出端的交流下拉)。
具体地，在移位寄存单元的下拉阶段(即，图2中的阶段C)，第二时钟输入端CKB输入高电平信号，第三薄膜晶体管T3开启，从而可以将Out(n)的电位下拉至低电平。在移位寄存单元的低电平维持阶段(图2中的阶段D)，第五薄膜晶体管T5开启，上拉节点PD被第一时钟信号输出端CK输出的高电平拉高，上拉节点PU被下拉为低电平VGL，从而可以将上拉模块40中的第一薄膜晶体管T1关闭，确保输出端Out(n)可以被双下拉单元的第二薄膜晶体管T2下拉至低电平VGL。
作为本发明的一种具体实施方式，如图1中所示，双下拉模块30可以包括第二薄膜晶体管T2和第八薄膜晶体管T8，第二薄膜晶体管T2的栅极和第八薄膜晶体管T8的栅极均与下拉节点PD相连，第二薄膜晶体管T2的第一极与所述移位寄存单元的输出端Out(n)相连，所述第二薄膜晶体管T2的第二极与低电平输入端相连，第八薄膜晶体管T8的第一极与上拉节点PU相连，第八薄膜晶体管T8的第二极与低电平输入端相连。
作为本发明的另一个方面，如图3所示，提供一种栅极驱动器，该栅极驱动器包括多个级联的移位寄存单元，其中，所述移位寄存单元为本发明所提供的上述移位寄存单元，所述扫描输入端Input与上一级移位寄存单元的输出端相连，所述复位端Reset与下一级移位寄存单元的输出端相连。
当n>1时，第n级移位寄存单元的充电与复位模块10的扫描输入端Input接收的是第n-1级移位寄存单元的输出信号Out(n-1)，第n级的移位寄存单元的充电与复位模块的复位端Reset接收的是第n+1级移位寄存单元的输出信号Out(n+1)。第n-1级移位寄存单元的上拉阶段(即，图2中的阶段B)对应于第n级移位寄存单元的预充电阶段，第n+1级移位寄存单元的上拉阶段对应于第n级移位寄存单元的下拉阶段。其中，图3中还示出了第n+2级移位寄存单元，该第n+2级移位寄存单元的输出信号为Out(n+2).
当n＝1时，第n级移位寄存单元的充电与复位模块10的扫描输入端Input接收的是STV信号。本领域技术人员应当理解的是，STV信号仅在第1级移位寄存单元的预充电阶段(即，图2中的阶段A)为高电平，其余阶段均为低电平。
下面结合图1至图3介绍包括移位寄存单元的具体工作过程。在该实施方式中，包括所述移位寄存单元的栅极驱动器对显示面板进行正向扫描，第一参考电压输入端V1输入高电平VGH，第二参考电压输入端V2输入低电平VGL。
在图2中的阶段A，第一时钟输入端CK输入低电平的第一时钟信号，第二时钟输入端CKB输入高电平的第二时钟信号，第n级移位寄存单元的充电与复位模块10的输入端接收的是第n-1级移位寄存单元的输出信号Out(n-1)，该输出信号Out(n-1)为高电平VGH，第n级的移位寄存单元的充电与复位模块的复位端Reset接收的是第n+1级移位寄存单元的输出信号Out(n+1)，此时第n+1级移位寄存单元输出的信号尚为低电平VGL。在阶段A，充电与复位模块10的第九薄膜晶体管T9的栅极接收到高电平VGH，因此第九薄膜晶体管T9导通，因此双下拉控制模块20的信号输入端N以及上拉模块40的上拉节点PU处的电平为第一参考电压输入端V1的高电平VGH，通过上拉节点PU为第二电容C2充电。由于双下拉控制模块20的信号输入端N为高电平，因此，第六薄膜晶体管T6和第七薄膜晶体管T7导通，使得控制子单元21的第二端d以及控制子单元21的第三端E均输出低电平VGL，因此第五薄膜晶体管T5关闭，双下拉模块30的下拉节点PD处的电位被第六薄膜晶体管T6下拉为低电平VGL。由于第一时钟信号输入端CK输入的第一时钟信号为低电平，因此，单向导通元件T4截止。由于第一薄膜晶体管T1的栅极为上拉节点PU，因此第一薄膜晶体管T1开启。由于第二时钟信号输入端CKB输入的第二时钟信号为高电平，因此，第三薄膜晶体管T3开启，将第n级移位寄存单元的输出端Out(n)的电位拉低至低电平VGL。
在图2中的阶段B，充电与复位模块10的扫描输入端Input的电位跳变为低电平，充电与复位模块10的复位端Reset的电位依然为低电平，因此，第九薄膜晶体管T9和第十薄膜晶体管T10均关闭。第一时钟信号输入端CK输入的第一时钟信号为高电平VGH。上拉节点PU没有放电路径，因此该上拉节点PU以及双下拉控制模块20的信号输入端N保持高电平，导致第一薄膜晶体管T1、第六薄膜晶体管T6以及第七薄膜晶体管T7保持开启，控制子单元21的第二端d输出低电平，所以第五薄膜晶体管T5仍然彻底关闭，下拉节点PD仍然保持低电平VGL。因此，第二薄膜晶体管T2和第八薄膜晶体管T8关闭。由于第五薄膜晶体管T5完全关闭，因此，第一时钟信号输入端CK输入的第一时钟信号无法通过第五薄膜晶体管T5进入下拉节点PD，并且，由于单向导通元件T4此时处于截止状态，因此，第一时钟信号输入端CK输入的第一时钟信号无法通过单向导通元件T4对下拉节点PD放电，从而可以避免栅极驱动器功耗过大的问题。由于第一时钟信号输入端CK输入的第一时钟信号为高电平VGH，且第一薄膜晶体管T1开启，第三薄膜晶体管T3关闭，因此，本级移位寄存单元的输出端Out(n)输出的信号为第一时钟信号输入端CK输入的高电平信号。
在图2中的阶段C中，第一时钟信号输入端CK输入的第一时钟信号为低电平，第二时钟信号输入端CKB输入的第二时钟信号为高电平，充电与复位模块10的扫描输入端Input的电位依然为低电平，充电与复位模块10的复位端Reset的电位跳变为高电平，第九薄膜晶体管T9关闭，第十薄膜晶体管T10开启，上拉节点PU的电位被第十薄膜晶体管T10下拉为低电平VGL，此动作完成电路的复位。因此，第一薄膜晶体管T1、第六薄膜晶体管T6和第七薄膜晶体管T7都关闭，下拉节点PD仍然为低电平，第二薄膜晶体管T2和第八薄膜晶体管T8也仍然关闭。由于第二时钟信号输入端CKB输入的第二时钟信号为高电平，因此，第三薄膜晶体管T3开启，将第n级移位寄存单元的输出端Out(n)的电位拉低至低电平VGL。
在图2中的阶段D中，第一时钟信号输入端CK输入的第一时钟信号为高电平，第二时钟信号输入端CKB输入的第二时钟信号为低电平，充电与复位模块10的扫描输入端Input的电位依然为低电平，充电与复位模块10的复位端Reset的电位跳变为低电平。由于第一时钟信号输入端CK输入的第一时钟信号为高电平，通过第一电容C1的耦合，第五薄膜晶体管T5的栅极被耦合为高电平，使得第五薄膜晶体管T5开启，此时，下拉节点PD被第一时钟信号拉高为高电平，第二薄膜晶体管T2和第八薄膜晶体管T8开启，上拉节点PU进一步被第八薄膜晶体管T8下拉为低电平VGL，从而可以将第一薄膜晶体管T1很好的关闭，从而使得输出端Out(n)被第二薄膜晶体管T2下拉为低电平VGL。由此可知，通过双下拉控制模块20和双下拉模块30可以对输出端进行交流下拉，很好地克服了输出端的漂移(floating)效应和偏离(stray)效应。
作为本发明的再一个方面，提供一种显示面板，该显示面板包括栅极驱动器，其中，所述栅极驱动电路为本发明所提供的上述栅极驱动器。
本领域技术人员应当理解的是，每级移位寄存单元对应显示面板的一条栅线。即，每级移位寄存单元的输出端与一条栅线相连，以为相应的栅线提供扫描信号。
由于本发明所提供的上述显示面板中采用了本发明所提供个上述栅极驱动器，因此，本发明所提供的上述显示面板具有较低的能耗。并且，在移位寄存单元的低电平保持阶段中，输出端可以被可靠地下拉至低电平，因此，本发明所提供的显示面板中避免了输出端的漂移效应和偏离效应。
本发明所提供的显示面板可以用作手机、电脑显示器、平板电脑等显示装置中。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (10)

1.一种双下拉控制模块，所述双下拉控制模块用于移位寄存单元中，该双下拉控制模块包括信号输入端、下拉信号输出端、时钟输入端，其特征在于，所述双下拉控制模块包括：
控制子单元，所述控制子单元的第一端与所述信号输入端相连，当所述信号输入端输入高电平时，所述控制子单元的第二端和所述控制子单元的第三端输出低电平；
第五薄膜晶体管，所述第五薄膜晶体管的栅极与所述控制子单元的第二端相连，所述第五薄膜晶体管的第一极与所述控制子单元的第三端相连，所述第五薄膜晶体管的第二极与所述时钟输入端相连；和
单向导通元件，所述单向导通元件的第一端与所述控制子单元的第三端相连，所述单向导通元件的第二端与所述第五薄膜晶体管的第二极相连，当所述单向导通元件的第一端电平高于所述单向导通元件的第二端电平时，所述单向导通元件导通。
2.根据权利要求1所述的双下拉控制模块，其特征在于，所述控制子单元包括低电平输入端、第六薄膜晶体管和第七薄膜晶体管，所述第六薄膜晶体管的栅极和所述第七薄膜晶体管的栅极与所述控制子单元的第一端相连，所述第六薄膜晶体管的第一极与所述低电平输入端相连，所述第六薄膜晶体管的第二极与所述控制子单元的第三端相连，所述第七薄膜晶体管的第一极与所述低电平输入端相连，所述第七薄膜晶体管的第二极与所述控制子单元的第二端相连。
3.根据权利要求1所述的双下拉控制模块，其特征在于，所述单向导通元件为薄膜晶体管，所述单向导通元件的第二极与所述第五薄膜晶体管的第二极相连，所述单向导通元件的栅极和所述单向导通元件的第一极与所述下拉信号输出端相连；或者
所述单向导通元件为二极管，所述二极管的阳极形成为所述单向导通元件的第一端，所述二极管的阴极形成为所述单向导通元件的第二端。
4.根据权利要求1至3中任意一项所述的双下拉控制模块，其特征在于，所述双下拉控制模块还包括第一电容，所述第一电容的第一端与所述第五薄膜晶体管的第二极相连，所述第一电容的第二端与所述第五薄膜晶体管的栅极相连。
5.一种移位寄存单元，该移位寄存单元包括：
上拉模块；
充电与复位模块，所述充电与复位模块包括扫描输入端与复位端，在所述移位寄存单元的预充电阶段，所述扫描输入端输入高电平，以向所述上拉模块充电，在所述移位寄存单元的放电阶段，所述复位端输入高电平，以为所述上拉模块放电；
第一时钟输入端，所述第一时钟输入端用于为所述移位寄存单元提供第一时钟信号；
双下拉控制模块；
输出下拉模块，该输出下拉模块用于在所述移位寄存单元的输出端输出高电平后的阶段将所述移位寄存单元的输出端下拉至低电平；和
双下拉模块，其特征在于，
所述双下拉控制模块为权利要求1至4中任意一项所述的双下拉控制模块，所述双下拉控制模块的信号输入端与所述充电与复位模块的输出端相连，且所述双下拉控制模块的信号输入端与所述上拉模块的上拉节点相连，所述双下拉控制模块的下拉信号输出端与所述双下拉模块的下拉节点相连，所述双下拉控制模块的时钟输入端与所述第一时钟信号输入端相连。
6.根据权利要求5所述的移位寄存单元，其特征在于，所述充电与复位模块包括第九薄膜晶体管、第十薄膜晶体管、第一参考电压输入端、第二参考电压输入端，所述第九薄膜晶体管的栅极与所述扫描输入端相连，所述第九薄膜晶体管的第一极与所述第一参考电压输入端相连，所述第九薄膜晶体管的第二极与所述第十薄膜晶体管的第一极相连，所述第十薄膜晶体管的栅极与所述复位端相连，所述第十薄膜晶体管的第二极与所述第二参考电压输入端相连，所述第一参考电压输入端和所述第二参考电压输入端中的一者为高电平输入端，所述第一参考电压输入端和所述第二参考电压输入端中的另一者为低电平输入端。
7.根据权利要求5所述的移位寄存单元，其特征在于，所述输出下拉模块包括第二时钟输入端和第三薄膜晶体管，所述第三薄膜晶体管的栅极与所述第二时钟输入端相连，所述第三薄膜晶体管的第一极与所述移位寄存单元的输出端相连，所述第三薄膜晶体管的第二极与低电平输入端相连。
8.根据权利要求7所述的移位寄存单元，其特征在于，所述双下拉单元包括第二薄膜晶体管和第八薄膜晶体管，所述第二薄膜晶体管的栅极和所述第八薄膜晶体管的栅极均与所述下拉节点相连，所述第二薄膜晶体管的第一极与所述移位寄存单元的输出端相连，所述第二薄膜晶体管的第二极与所述低电平输入端相连，所述第八薄膜晶体管的第一极与所述上拉节点相连，所述第八薄膜晶体管的第二极与所述低电平输入端相连。
9.一种栅极驱动器，该栅极驱动器包括多个级联的移位寄存单元，其特征在于，所述移位寄存单元为权利要求5至8中任意一项所述的移位寄存单元，所述扫描输入端与上一级移位寄存单元的输出端相连，所述复位端与下一级移位寄存单元的输出端相连。
10.一种显示面板，该显示面板包括栅极驱动器，其特征在于，所述栅极驱动器为权利要求9所述的栅极驱动器。
CN201410270425.4A 2014-06-17 2014-06-17 双下拉控制模块、移位寄存单元、栅极驱动器和显示面板 Active CN104091572B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201410270425.4A CN104091572B (zh) 2014-06-17 2014-06-17 双下拉控制模块、移位寄存单元、栅极驱动器和显示面板
US14/548,970 US20150365085A1 (en) 2014-06-17 2014-11-20 Dual Pull-Down Control Module, Shift Register Unit, Gate Driver, and Display Panel

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410270425.4A CN104091572B (zh) 2014-06-17 2014-06-17 双下拉控制模块、移位寄存单元、栅极驱动器和显示面板

Publications (2)

Publication Number Publication Date
CN104091572A CN104091572A (zh) 2014-10-08
CN104091572B true CN104091572B (zh) 2016-04-06

Family

ID=51639282

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410270425.4A Active CN104091572B (zh) 2014-06-17 2014-06-17 双下拉控制模块、移位寄存单元、栅极驱动器和显示面板

Country Status (2)

Country Link
US (1) US20150365085A1 (zh)
CN (1) CN104091572B (zh)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104240766A (zh) * 2014-09-26 2014-12-24 合肥京东方光电科技有限公司 移位寄存器单元及栅极驱动装置
CN104851383B (zh) * 2015-06-01 2017-08-11 京东方科技集团股份有限公司 移位寄存器、栅极驱动电路和显示装置
CN105405387B (zh) * 2016-01-05 2019-04-09 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
CN105702294B (zh) 2016-01-13 2019-09-17 京东方科技集团股份有限公司 移位寄存单元及驱动方法、栅极驱动电路和触控显示装置
CN105654991B (zh) * 2016-01-19 2019-08-02 京东方科技集团股份有限公司 移位寄存器及其驱动方法、goa电路以及显示装置
CN105606948A (zh) * 2016-02-01 2016-05-25 北京集创北方科技股份有限公司 一种电路检测方法及***
CN105761663B (zh) * 2016-05-19 2018-07-31 上海中航光电子有限公司 移位寄存器单元、栅极驱动电路及显示装置
CN105810142B (zh) * 2016-05-20 2019-09-27 上海天马有机发光显示技术有限公司 移位寄存单元及其驱动方法、移位寄存器电路、显示装置
CN106098003B (zh) * 2016-08-08 2019-01-22 武汉华星光电技术有限公司 Goa电路
KR101882435B1 (ko) * 2016-10-05 2018-08-24 실리콘 디스플레이 (주) 시프트 레지스터
CN106847160B (zh) * 2017-04-01 2019-10-15 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
CN106910450B (zh) * 2017-04-10 2021-01-29 昆山龙腾光电股份有限公司 栅极驱动电路和显示装置
CN107154245B (zh) * 2017-07-17 2019-06-25 深圳市华星光电技术有限公司 一种栅极驱动电路及其驱动方法
CN110808015B (zh) * 2018-03-30 2021-10-22 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路、显示装置以及驱动方法
CN108447438B (zh) * 2018-04-10 2020-12-08 京东方科技集团股份有限公司 显示装置、栅极驱动电路、移位寄存器及其控制方法
US10262706B1 (en) * 2018-05-25 2019-04-16 Vanguard International Semiconductor Corporation Anti-floating circuit
CN113658562B (zh) * 2021-08-23 2023-02-17 杭州领挚科技有限公司 一种移位寄存电路
CN114360429A (zh) * 2022-01-21 2022-04-15 重庆京东方光电科技有限公司 驱动电路及显示装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005285168A (ja) * 2004-03-29 2005-10-13 Alps Electric Co Ltd シフトレジスタ及びそれを用いた液晶駆動回路
JP2007317288A (ja) * 2006-05-25 2007-12-06 Mitsubishi Electric Corp シフトレジスタ回路およびそれを備える画像表示装置
JP5079301B2 (ja) * 2006-10-26 2012-11-21 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
JP4912186B2 (ja) * 2007-03-05 2012-04-11 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
KR101296645B1 (ko) * 2007-03-12 2013-08-14 엘지디스플레이 주식회사 쉬프트 레지스터
TWI385624B (zh) * 2007-04-11 2013-02-11 Wintek Corp 移位暫存器及其位準控制器
TWI366834B (en) * 2007-11-21 2012-06-21 Wintek Corp Shift register
CN102654982B (zh) * 2011-05-16 2013-12-04 京东方科技集团股份有限公司 移位寄存器单元电路、移位寄存器、阵列基板及液晶显示器
KR101340197B1 (ko) * 2011-09-23 2013-12-10 하이디스 테크놀로지 주식회사 쉬프트 레지스터 및 이를 이용한 게이트 구동회로
CN102708778B (zh) * 2011-11-28 2014-04-23 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动装置与显示装置
CN103280196B (zh) * 2012-09-19 2016-02-24 上海中航光电子有限公司 一种移位寄存器及薄膜晶体管液晶显示器
CN103915067B (zh) * 2013-07-11 2016-05-04 上海中航光电子有限公司 一种移位寄存单元、显示面板及显示装置
US9437324B2 (en) * 2013-08-09 2016-09-06 Boe Technology Group Co., Ltd. Shift register unit, driving method thereof, shift register and display device
TWI514365B (zh) * 2014-04-10 2015-12-21 Au Optronics Corp 閘極驅動電路及移位暫存器

Also Published As

Publication number Publication date
CN104091572A (zh) 2014-10-08
US20150365085A1 (en) 2015-12-17

Similar Documents

Publication Publication Date Title
CN104091572B (zh) 双下拉控制模块、移位寄存单元、栅极驱动器和显示面板
CN104700803B (zh) 一种移位寄存器、栅极驱动电路、显示面板及显示装置
CN104778928B (zh) 一种移位寄存器、栅极驱动电路、显示面板及显示装置
CN104091574B (zh) 移位寄存器、阵列基板、显示装置及其驱动方法
CN103440839B (zh) 移位寄存单元、移位寄存器和显示装置
CN103021358B (zh) 一种移位寄存器单元、栅极驱动电路及显示器件
CN103426414B (zh) 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
CN103985341B (zh) 一种移位寄存器单元、栅极驱动电路和显示装置
CN104700806B (zh) 一种移位寄存器、栅极驱动电路、显示面板及显示装置
CN105469763B (zh) 栅极驱动单元、栅极驱动电路及显示装置
CN103208251B (zh) 一种移位寄存器单元、栅极驱动电路及显示装置
CN102831867B (zh) 栅极驱动单元电路及其栅极驱动电路和一种显示器
CN102842278B (zh) 栅极驱动电路单元、栅极驱动电路及显示器
CN105225652B (zh) 一种显示装置的驱动方法、装置及显示装置
CN103761944A (zh) 一种栅极驱动电路、显示装置及驱动方法
CN106057147A (zh) 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
CN105405406A (zh) 栅极驱动电路和使用栅极驱动电路的显示器
CN104078017A (zh) 移位寄存器单元、栅极驱动电路及显示装置
CN108520724A (zh) 移位寄存器单元及驱动方法、栅极驱动电路和显示装置
CN104835475A (zh) 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
KR20130080864A (ko) 주사 신호선 구동 회로 및 그것을 구비한 표시 장치
CN104882168A (zh) 移位寄存单元、移位寄存器、栅极驱动电路和显示装置
CN104809973A (zh) 一种可适应负阈值电压的移位寄存器及其单元
CN111445824B (zh) 显示面板及显示装置
CN104952406A (zh) 移位寄存器及其驱动方法、栅极驱动电路和显示装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant