CN108364622B - 移位寄存器单元及其驱动方法、驱动装置和显示装置 - Google Patents

Abstract

本公开提供了一种移位寄存器单元，包括：上拉控制电路，与信号输入端以及上拉结点连接，用于在信号输入端的控制下，将信号输入端的电压输出至上拉结点；上拉电路，与上拉结点、第一时钟信号端以及信号输出端连接，用于在上拉结点的控制下将第一时钟信号端的第一时钟信号输出至信号输出端；下拉电路，与下拉结点、上拉结点、信号输出端以及电源电压端连接，用于在下拉结点的控制下，将上拉结点和信号输出端的电压下拉至电源电压端的电压；第一下拉控制电路，与第二时钟信号端、下拉控制信号端、下拉结点以及电源电压端连接，用于在下拉控制信号端的控制下，将下拉结点的电压上拉至有效下拉电平。

Description

移位寄存器单元及其驱动方法、驱动装置和显示装置

技术领域

本公开涉及一种移位寄存器单元及其驱动方法、栅极驱动装置和显示装置。

背景技术

液晶显示面板由垂直和水平阵列式像素矩阵组成，在显示过程中通过栅极驱动电路输出栅极扫描信号，逐行扫描访问各像素。栅极驱动电路用于产生像素的栅极扫描电压，GOA(Gate On Array)是一种将栅极驱动电路集成于薄膜晶体管基板上的技术，每个GOA单元作为一个移位寄存器单元将扫描信号依次传递给下一GOA单元，逐行开启薄膜晶体管开关，完成像素单元的数据信号输入。相对于传统IC驱动方式，GOA驱动具有低成本，少工序等优点。

另一方面，随着平板显示的发展，高分辨率、窄边框成为发展的趋势。针对这一趋势，GOA技术直接将TFT-LCD的栅极驱动电路集成制作在阵列基板上，由此来代替在面板外沿粘接的、由硅芯片制作的驱动芯片。由于该技术可以将驱动电路直接做在阵列基板上，面板周围无需再粘接IC和布线，减少了面板的制作程序，降低了产品成本，同时提高了TFT-LCD面板的集成度，使显示面板更利于满足窄边框和高分辨率的需求。

发明内容

根据本公开的一方面，提供了一种移位寄存器单元，包括：上拉控制电路，与信号输入端以及上拉结点连接，用于在信号输入端的控制下，将信号输入端的电压输出至上拉结点；上拉电路，与上拉结点、第一时钟信号端以及信号输出端连接，用于在上拉结点的控制下将第一时钟信号端的第一时钟信号输出至信号输出端；下拉电路，与下拉结点、上拉结点、信号输出端以及电源电压端连接，用于在下拉结点的控制下，将上拉结点和信号输出端的电压下拉至电源电压端的电压；第一下拉控制电路，与第二时钟信号端、下拉控制信号端、下拉结点以及电源电压端连接，用于在下拉控制信号端的控制下，将下拉结点的电压上拉至有效下拉电平。

根据本公开实施例，所述第一下拉控制电路包括：第一下拉控制晶体管，其栅极与下拉控制信号端连接，第一极与第二时钟信号端连接，第二极与下拉结点连接；第二下拉控制晶体管，其栅极与下拉控制信号端连接，第一极与下拉结点连接，第二极与电源电压端连接。

根据本公开实施例，其中，下拉结点的电压是根据所述第一下拉控制晶体管和第二下拉控制晶体管的沟道宽长比来控制的。

根据本公开实施例的所述移位寄存器单元还包括第二下拉控制电路，所述第二下拉控制电路与第一时钟信号端、上拉节点、下拉节点以及电源电压端连接，用于在上拉结点处于有效上拉电平时，将下拉结点的电压下拉至电源电压端的电压，在上拉结点处于无效上拉电平时，使下拉结点处于有效下拉电平。

根据本公开实施例，所述第二下拉控制电路包括：第一电容，其一端与第一时钟信号端连接，其另一端与下拉结点连接；第三下拉控制晶体管，其栅极与上拉结点连接，第一极与下拉结点连接，第二极与电源电压端连接。

根据本公开实施例的所述移位寄存器单元还包括辅助降噪电路，所述辅助降噪电路与第二时钟信号端、信号输出端以及电源电压端连接，用于在第二时钟信号端的控制下，将信号输出端的电压下拉至电源电压端的电压。

根据本公开实施例，所述辅助降噪电路包括：辅助降噪晶体管，其栅极与第二时钟信号端连接，第一极与信号输出端连接，第二极与电源电压端连接。

根据本公开实施例的所述移位寄存器单元还包括复位电路，所述复位电路与上拉结点、信号输出端、电源电压端以及复位信号端连接，用于在复位信号端的控制下，将上拉结点和信号输出端的电压下拉至电源电压端的电压。

根据本公开实施例，所述复位电路包括：第一复位晶体管，其栅极与复位信号端连接，第一极与上拉结点连接，第二极与电源电压端连接；第二复位晶体管，其栅极与复位信号端连接，第一极与信号输出端连接，第二极与电源电压端连接。

根据本公开实施例，所述上拉控制电路包括：上拉控制晶体管，其栅极和第一极与信号输入端连接，第二极与上拉结点连接；所述上拉电路包括：上拉晶体管，其栅极与上拉结点连接，第一极与第一时钟信号端连接，第二极与信号输出端连接，和第二电容，其一端与上拉结点连接，其另一端与信号输出端连接；所述下拉电路包括：第一下拉晶体管，其栅极与下拉结点连接，第一极与上拉结点连接，第二极与电源电压端连接，和第二下拉晶体管，其栅极与下拉结点连接，第一极与信号输出端连接，第二极与电源电压端连接。

根据本公开实施例，所述第一时钟信号端的第一时钟信号与第二时钟信号端的第二时钟信号反相。

根据本公开的另一方面，提供了一种用于所述移位寄存器单元的驱动方法，包括：在信号输入端的电压处于有效电平时，由上拉控制电路将所述信号输入端的电压输出至上拉结点；在上拉结点处于有效上拉电平时，由上拉电路将第一时钟信号端的第一时钟信号输出至信号输出端；在下拉控制信号端的电压处于有效下拉控制电平时，由第一下拉控制电路将下拉结点的电压上拉至有效下拉电平；在下拉结点处于有效下拉电平时，由下拉电路将上拉结点和信号输出端的电压下拉至电源电压端的电压。

根据本公开实施例，所述第一下拉控制电路包括：第一下拉控制晶体管，其栅极与下拉控制信号端连接，第一极与第二时钟信号端连接，第二极与下拉结点连接；第二下拉控制晶体管，其栅极与下拉控制信号端连接，第一极与下拉结点连接，第二极与电源电压端连接。

根据本公开实施例，其中，下拉结点的电压是根据所述第一下拉控制晶体管和第二下拉控制晶体管的沟道宽长比来控制的。

根据本公开实施例的所述驱动方法还包括：在上拉结点处于有效上拉电平时，由第二下拉控制电路将下拉结点的电压下拉至电源电压端的电压；在上拉结点处于无效上拉电平时，由第二下拉控制电路使下拉结点处于有效下拉电平。

根据本公开实施例，所述第二下拉控制电路包括：第一电容，其一端与第一时钟信号端连接，其另一端与下拉结点连接；第三下拉控制晶体管，其栅极与上拉结点连接，第一极与下拉结点连接，第二极与电源电压端连接。

根据本公开实施例的所述驱动方法还包括：在第二时钟信号端的第二时钟信号处于第一电平时，由辅助降噪电路将信号输出端的电压下拉至电源电压端的电压，其中，所述第一时钟信号端的第一时钟信号与第二时钟信号端的第二时钟信号反相。

根据本公开实施例的所述驱动方法还包括：在复位信号端的电压处于有效复位电平时，由复位电路将上拉节点和信号输出端的电压下拉至电源电压端的电压。

根据本公开的又一方面，提供了一种栅极驱动装置，包括多个级联的移位寄存器单元，每个所述移位寄存器单元是如上所述的移位寄存器单元，其中除最后一级移位寄存器单元外，其余每个移位寄存器单元的输出端均和与其相邻的下一级移位寄存器单元的信号输入端连接；第一级移位寄存器单元的信号输入端输入帧起始信号。

根据本公开的又一方面，提供了一种包含如上所述的栅极驱动装置的显示装置。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1示出了一种移位寄存器单元单的电路图；

图2示出了根据本公开实施例的移位寄存器单元的框图；

图3示出了根据本公开实施例的移位寄存器单元的示例电路结构图；

图4示出了图3中的移位寄存器单元的示例电路的操作时序图；

图5示出了根据本公开实施例的移位寄存器单元的示例驱动方法；以及

图6图示了由根据本公开实施例的多个移位寄存器单元级联形成的栅极驱动装置的示意图。

具体实施方式

下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本公开一部分的实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。

本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。

本公开所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本实施例中，每个晶体管的漏极和源极的连接方式可以互换，因此，本公开实施例中各晶体管的漏极、源极实际是没有区别的。这里，为了描述方便，将晶体管的漏极和源极之一称作晶体管的第一极，而将另一个称作晶体管的第二极。

GOA设计由于其具有低成本、窄边框、简单加工工艺等优点，近年来在显示行业受到广泛的研究与关注，并在一系列产品中应用。由于GOA工作的基本原理是依靠上一行的信号逐行向下传递，因此，一旦其中一行GOA驱动单元输出了错误信号，就会逐行传递下去，并且存在异常信号放大的可能，造成驱动信号失真，导致面板显示异常。在驱动单元中，当存在噪声时，也很有可能会通过逐行信号放大而造成显示异常。

一般在GOA驱动单元中采用下拉晶体管实现降噪功能，并利用下拉节点控制下拉晶体管的打开状态，从而对信号输出端进行放电。但是由于受到晶体管的寄生电容以及阈值电压漂移等因素的影响，需要保证下拉节点具有足够高的有效下拉电平才能正常开启下拉晶体管。如果下拉节点的电压低于有效下拉电平，则下拉晶体管无法正常开启，即无法实现驱动单元的降噪功能，有可能导致显示异常的后果。

图1示出了一种移位寄存器单元的电路图，在该移位寄存器单元中，为了实现降噪功能，添加了下拉晶体管M10和M11，并利用下拉结点PD控制M10和M11的开启。对于下拉结点PD，通常通过增加电容C2来使其在CLK1信号的作用下拉高PD的电压，从而实现移位寄存器单元的降噪功能。并且在上拉结点PU为高的情况下，上拉结点PU控制晶体管M6开启，从而将下拉结点PD的电位拉低，保证信号输出端的正常输出。

但是在上述移位寄存器单元中，由于晶体管存在的寄生电容，使得电容C2必须足够大才能使PD点的电位达到有效下拉电平。并且当晶体管M10和M11的阈值电压出现漂移时，可能会出现PD点的电压无法使M10和M11开启，无法实现对电路的降噪功能。因此，在此移位寄存器单元中，C2需要较大的电容值才能实现其降噪功能，这就意味着需要占用很大的面积，限制了窄边框产品的实施。

本公开提供了一种移位寄存器单元，图2示出了根据本公开实施例的移位寄存器单元的框图。如图2所示，在一个实施例中，该移位寄存器单元200可以包括：上拉控制电路21、上拉电路22、下拉电路23、复位电路25以及第一下拉控制电路24。

所述上拉控制电路21，与信号输入端INPUT以及上拉结点PU连接，并且用于在上拉结点PU处于有效输入电平时，将信号输入端INPUT的电压输出至上拉结点PU。

所述上拉电路22，与上拉结点PU、第一时钟信号端CLK1以及信号输出端OUTPUT连接，并且用于在上拉结点PU处于有效上拉电平时，将第一时钟信号端CLK1的第一时钟信号输出至信号输出端OUTPUT。

所述下拉电路23，与下拉结点PD、上拉结点PU、信号输出端OUTPUT以及电源电压端VSS连接，并且用于在下拉结点PD处于有效下拉电平时，将上拉结点PU和信号输出端OUTPUT的电压下拉至电源电压端VSS的电压。

所述第一下拉控制电路24，与第二时钟信号端CLK2、下拉控制信号端CON、下拉结点PD以及电源电压端VSS连接，并且用于在下拉控制信号端CON处于有效下拉控制电平时，将下拉结点PD的电压上拉至有效下拉电平。

如图2所示，根据本公开实施例的移位寄存器单元200还可以包括第二下拉控制电路26。所述第二下拉控制电路26与第一时钟信号端CLK1、上拉节点PU、下拉节点PD以及电源电压端VSS连接，并且用于在上拉结点PU处于有效上拉电平时，将下拉结点PD的电压下拉至电源电压端VSS的电压，在上拉结点PU处于无效上拉电平时，使下拉结点PD处于有效下拉电平。

如图2所示，根据本公开实施例的移位寄存器单元200还可以包括辅助降噪电路27。所述辅助降噪电路27与第二时钟信号端CLK2、信号输出端OUTPUT以及电源电压端VSS连接，并且用于在第二时钟信号端CLK2的第二时钟信号处于第一电平时，将信号输出端OUTPUT的电压下拉至电源电压端VSS的电压。

如图2所示，根据本公开实施例的移位寄存器单元200还可以包括复位电路25。所述复位电路25与上拉结点PU、信号输出端OUTPUT、电源电压端VSS以及复位信号端RESET连接，并且用于在复位信号端RESET处于有效复位电平时，将上拉结点PU和信号输出端OUTPUT的电压下拉至电源电压端VSS的电压。

其中，所述电源电压端VSS是低电源电压端。

在该实施例中，所述第一时钟信号端CLK1的第一时钟信号与第二时钟信号端CLK2的第二时钟信号反相。

图3示出了根据本公开实施例的移位寄存器单元200的示例电路结构图，作为示例性的，图3中示出的晶体管均为N型晶体管，如本领域技术人员所熟知的，N型晶体管在栅极输入高电平时导通。因此，上述有效输入电平、有效上拉电平、有效下拉电平、有效下拉控制电平、第一电平均为高电平。需要注意的是，根据本公开实施例的移位寄存器单元200中还可以均采用P型晶体管，或者可以采用N型晶体管和P型晶体管两者。

如图3所示，例如，所述第一下拉控制电路24可以包括第一下拉控制晶体管M6和第二下拉控制晶体管M5。所述第一下拉控制晶体管M6的栅极与下拉控制信号端CON连接，第一极与第二时钟信号端CLK2连接，第二极与下拉结点PD连接。所述第二下拉控制晶体管M5的栅极与下拉控制信号端CON连接，第一极与下拉结点PD连接，第二极与电源电压端VSS连接。在下拉控制信号端CON的电压为高电平时，晶体管M5和M6导通，从而将下拉结点PD的电压上拉至有效下拉电平。

根据本公开实施例，例如，当晶体管M5和M6导通时，可以根据第一下拉控制晶体管M6和第二下拉控制晶体管M5的沟道宽长比来控制下拉结点PD的电压。举例来说，当所述第一下拉控制晶体管M6和第二下拉控制晶体管M5处于导通状态时，可以通过设计两者的沟道宽长比来实现其两者对于第二时钟信号端CLK2的电压的分压，使得下拉结点PD处于预期的电压值，并且该预期的电压值高于下拉结点PD的有效下拉电平，从而保证了下拉结点PD控制下拉电路23实现对移位寄存器单元200中的上拉结点PU和信号输出端OUTPUT的降噪功能。

如图3所示，例如，所述第二下拉控制电路26可以包括第一电容C1和第三下拉晶体管M7。所述第一电容C1有两端，其中一端与第一时钟信号端CLK1连接，另一端与下拉结点PD连接。所述第三下拉控制晶体管M7的栅极与上拉结点PU连接，第一极与下拉结点PD连接，第二极与电源电压端VSS连接。在上拉结点PU处于有效上拉电平时，第三下拉晶体管M7导通，从而将下拉结点PD的电压下拉至电源电压端VSS的电压，在上拉结点PU处于无效上拉电平时，第三下拉晶体管M7截止，由于第一电容C1的作用从而使得下拉结点PD保持有效下拉电平。

如图3所示，例如，所述辅助降噪电路27可以包括辅助降噪晶体管M10，其栅极与第二时钟信号端CLK2连接，第一极与信号输出端OUTPUT连接，第二极与电源电压端VSS连接。在第二时钟信号端CLK2的第二时钟信号为高电平时，辅助降噪晶体管M10导通，从而将信号输出端OUTPUT的电压下拉至电源电压端VSS的电压，保证此阶段无有效信号输出。由于第二时钟信号与第一时钟信号反相，因此第二时钟信号为高电平时，第一时钟信号为低电平。即所述辅助降噪电路27避免了当第一时钟信号为低电平时信号输出端OUTPUT输出栅极驱动信号。

如图3所示，例如，所述复位电路25可以包括第一复位晶体管M2和第二复位晶体管M4。所述第一复位晶体管M2的栅极与复位信号端RESET连接，第一极与上拉结点PU连接，第二极与电源电压端VSS连接。所述第二复位晶体管M4的栅极与复位信号端RESET连接，第一极与信号输出端OUTPUT连接，第二极与电源电压端VSS连接。在复位信号端RESET处于高电平时，所述第一复位晶体管M2和第二复位晶体管导通M4，从而将上拉结点PU和信号输出端OUTPUT的电压下拉至电源电压端VSS的电压。

如图3所示，例如，所述上拉控制电路21可以包括上拉控制晶体管M1。所述上拉控制晶体管M1的栅极和第一极与信号输入端INPUT连接，第二极与上拉结点PU连接。在信号输入端INPUT的输入信号处于高电平时，上拉控制晶体管M1导通，将信号输入端INPUT的输入信号输出至上拉节点PU。

如图3所示，例如，所述上拉电路22可以包括上拉晶体管M3和第二电容C2。所述上拉晶体管M3的栅极与上拉结点PU连接，第一极与第一时钟信号端CLK1连接，第二极与信号输出端OUTPUT连接。所述第二电容C2包括两端，其中一端与上拉结点PU连接，其另一端与信号输出端OUTPUT连接。在上拉结点PU为高电平时，所述上拉晶体管M3导通，从而将第一时钟信号端CLK1的第一时钟信号输出至信号输出端OUTPUT。

如图3所示，例如，所述下拉电路23可以包括第一下拉晶体管M8和第二下拉晶体管M9。所述第一下拉晶体管M8的栅极与下拉结点PD连接，第一极与上拉结点PU连接，第二极与电源电压端VSS连接。所述第二下拉晶体管M9的栅极与下拉结点PD连接，第一极与信号输出端OUTPUT连接，第二极与电源电压端VSS连接。在下拉结点PD为高电平时，所述第一下拉晶体管M8和第二下拉晶体管M9导通，从而将上拉结点PU和信号输出端OUTPUT的电压下拉至电源电压端VSS的电压。

根据本公开实施例，所述移位寄存器单元中的第一下拉控制电路可以实现在下拉控制信号端CON的电压处于有效下拉控制电平时拉高下拉节点PD的电平，使得下拉节点处于有效下拉电平，从而保证了第一和第二下拉晶体管M8、M9正常导通，完成对于上拉节点PU和信号输出端OUTPUT的下拉降噪功能。其中，所述下拉控制信号端CON可以与移位寄存器单元中的复位信号端RESET实施为同一端。一般来说，在由多个移位寄存器单元组成的驱动电路中，复位信号端可以与本级移位寄存器单元相邻的下一级移位寄存器单元的信号输出端OUTPUT N+1连接。即，根据本公开实施例的移位寄存器单元的下拉控制信号端CON也可以与所述信号输出端OUTPUT N+1连接。需要注意的是，这仅作为下拉控制信号端CON的其中一种的实施方式，在根据本公开的其他实施例，也可以以其他的方式实施下拉控制信号端CON的控制功能。

图4示出了图3中的移位寄存器单元200的示例电路的操作时序图。下面结合图3和图4对图3中的移位寄存器的驱动方法进行说明。

在第一阶段T1，信号输入端INPUT处于高电平，上拉控制晶体管M1导通，将信号输入端INPUT的高电平输出至上拉节点PU。此时，上拉节点PU处于高电平，使得上拉晶体管M3导通，由于第一时钟信号端CLK1的第一时钟信号处于低电平，因此信号输出端OUTPUT输出低电平。由于上拉节点PU处于高电平，第三下拉控制晶体管M7导通，从而将下拉节点PD的电压下拉至电源电压端VSS的低电平。相应地，第一下拉晶体管M8、第二下拉晶体管M9截止。在此阶段，第二时钟信号端CLK2处于高电平，辅助降噪晶体管M10导通，从而将信号输出端OUTPUT的电压下拉至电源电压端VSS的低电平。在此阶段，复位信号端RESET的复位信号处于低电平，因此第一复位晶体管M2和第二复位晶体管M4截止。此外，在此阶段，由于下拉控制信号端CON为低电平，使得第一下拉控制晶体管M6和第二下拉控制晶体管M5均截止。

在第二阶段T2，信号输入端INPUT处于低电平，上拉控制晶体管M1截止，由于此时上拉节点PU已经处于高电平，所以上拉晶体管M3继续导通，并且第一时钟信号端CLK1的第一时钟信号在此阶段处于高电平，因此信号输出端OUTPUT输出高电平，并且由于第二电容C2的耦合作用，随着信号输出端OUTPUT的电压的升高，使得上拉节点PU的电压进一步升高。此外，在此阶段，由于上拉节点PU仍处于高电平，第三下拉控制晶体管M7持续导通，则下拉节点PD的电压保持低电平。相应地，第一下拉晶体管M8、第二下拉晶体管M9保持截止。在此阶段，第二时钟信号端CLK2处于低电平，辅助降噪晶体管M10截止。在此阶段，复位信号端RESET的复位信号仍处于低电平，第一复位晶体管M2和第二复位晶体管M4保持截止。此外，在此阶段，由于下拉控制信号端CON仍低电平，使得第一下拉控制晶体管M6和第二下拉控制晶体管M5均保持截止。

在第三阶段T3，信号输入端INPUT处于低电平，上拉控制晶体管M1保持截止。一方面，复位信号端RESET的复位信号处于高电平，第一复位晶体管M2和第二复位晶体管M4导通，分别将上拉节点PU的上拉信号和信号输出端OUTPUT的输出信号下拉至电源电压端VSS的低电平。相应的，上拉晶体管M3和第三下拉控制晶体管M7截止。另一方面，由于第二时钟信号端CLK2处于高电平，辅助降噪晶体管M10导通，进一步将信号输出端OUTPUT的电压下拉至电源电压端VSS的低电平。此外，在此阶段，下拉控制信号端CON处于高电平，使得第一下拉控制晶体管M6和第二下拉控制晶体管M5均导通，并且此时第二时钟信号端CLK2为高电平，与晶体管M5的第一极以及晶体管M6的第二极连接的下拉结点，由于M5和M6的分压作用而处于有效下拉电平。例如，可以通过设计晶体管M5和M6的沟道宽长比来控制此时下拉结点PD的电压。举例来说，如果第二时钟信号端CLK2的电压为20V，下拉结点PD的有效下拉电平为8V，则可以将晶体管M5和M6的沟道宽长比设计为1:1，经过分压作用，使得下拉结点PD的电压为10V，从而保证了下拉结点PD能有效的使下拉晶体管M8和M9导通。

在第四阶段T4，信号输入端INPUT处于低电平，上拉控制晶体管M1保持截止，上拉节点PU保持低电平，相应地，上拉晶体管M3和第三下拉控制晶体管M7保持截止。第二时钟信号端CLK2处于低电平，辅助降噪晶体管M10截止。在此阶段，复位信号端RESET为低电平，则第一复位晶体管M2和第二复位晶体管M4截止。在此阶段，下拉控制信号端CON为低电平，则第一下拉控制晶体管M6和第二下拉控制晶体管M5截止。此外，在此阶段，第一时钟信号端CLK1为高电平，由于在T3阶段时第一下拉控制电路24已经将下拉结点PD的电压拉高至有效下拉电平，则下拉节点PD保持有效下拉电平。并且，由于第一电容C1的保持作用使得下拉结点PD的电压进一步升高。相应地，第一下拉晶体管M8和第二下拉晶体管M9导通，从而将上拉结点PU和信号输出端OUTPUT的电压下拉至电源电压端VSS的低电平，从而保证了对于PU和OUTPUT的降噪功能，避免了错误的栅极信号输出。

此后，在下一帧到来之前，第二时钟信号端CLK2会通过第一电容C1保持下拉结点PD的电压处于有效下拉电压，持续拉低PU和OUTPUT的电压，不断实现对PU和OUTPUT的降噪功能。由此可知，在根据本公开实施例的移位寄存器单元200中，通过第一下拉控制电路24保证了下拉结点PD的有效下拉电平，即使电容C1的值较小，也能保证对于PU和OUTPUT的降噪功能的可持续实现。进而能够保证根据本公开实施例的移位寄存器单元200的输出稳定性，延长应用该移位寄存器单元200的显示产品的使用寿命，并且提高显示装置的显示效果。此外，较小的第一电容C1的设计有利于压缩显示面板的驱动电路的空间，实现更窄边框的显示产品的设计需求。

根据本公开实施例，提供了一种移位寄存器单元，其包括上拉控制电路、上拉电路、第一下拉控制电路、以及下拉电路，其中，在下拉控制信号端的电压处于有效电平时，由第一下拉控制电路将下拉结点的电压上拉至有效下拉电平，保证下拉晶体管的正常开启，实现了移位寄存器单元的稳定降噪功能，避免了显示异常的现象。

本公开还提供了一种上述移位寄存器单元的驱动方法。图5示出了根据本公开实施例的移位寄存器单元的示例驱动方法。下面参考图5，并且结合图2和图4对该方法进行说明。在一个实施例中，例如，如图2所示出的，该移位寄存器单元200可以包括上拉控制电路21、上拉电路22、下拉电路23和第一下拉控制电路24。

根据本公开实施例的驱动方法，在步骤S501，在信号输入端INPUT的电压处于有效输入电平时，由上拉控制电路21接收信号输入端INPUT的输入信号并将所述输入信号输出至上拉结点PU。

接着，在步骤S502，在上拉结点PU处于有效上拉电平时，由上拉电路22将第一时钟信号端CLK1的第一时钟信号输出至信号输出端OUTPUT。

接着，在步骤S503，在下拉控制信号端CON的电压处于有效下拉控制电平时，由第一下拉控制电路24将下拉结点PD的电压上拉至有效下拉电平。

接着，在步骤S504，在下拉结点PD处于有效下拉电平时，由下拉电路23将上拉结点PU和信号输出端OUTPUT的电压下拉至电源电压端VSS的电压。

其中，电源电压端VSS是低电源电压端，第一时钟信号端CLK1的第一时钟信号与第二时钟信号端CLK2的第二时钟信号反相。

其中，所述第一下拉控制电路24可以包括第一下拉控制晶体管M6和第二下拉控制晶体管M5。第一下拉控制晶体管M6的栅极与下拉控制信号端CON连接，第一极与第二时钟信号端CLK2连接，第二极与下拉结点PD连接。第二下拉控制晶体管M5的栅极与下拉控制信号端CON连接，第一极与下拉结点PD连接，第二极与电源电压端VSS连接。

根据本公开实施例的所述驱动方法，在步骤S503中，可以根据第一下拉控制晶体管M6和第二下拉控制晶体管M5的沟道宽长比来控制下拉结点PD的电压。

所述移位寄存器单元200还可以包括第二下拉控制电路26，所述驱动方法在步骤S501和S502还包括：在上拉结点PU处于有效上拉电平时，由第二下拉控制电路26将下拉结点PD的电压下拉至电源电压端VSS的电压。在上拉结点PU处于无效上拉电平时，由第二下拉控制电路26使下拉结点PD处于有效下拉电平。

其中，所述第二下拉控制电路26可以包括第一电容C1和第三下拉控制晶体管M7。所述第一电容C1包括两端，其一端与第一时钟信号端CLK1连接，其另一端与下拉结点PD连接。所述第三下拉控制晶体管M7的栅极与上拉结点PU连接，第一极与下拉结点PD连接，第二极与电源电压端VSS连接。

所述移位寄存器单元200还可以包括辅助降噪电路27，所述驱动方法在步骤S501和S503还包括：在第二时钟信号端CLK2的第二时钟信号处于第一电平时，由辅助降噪电路27将信号输出端OUTPUT的电压下拉至电源电压端VSS的电压。

所述移位寄存器单元200还可以包括复位电路25，所述驱动方法在步骤S503还包括：在复位信号端RESET的电压处于有效复位电平时，由复位电路25将上拉节点PU和信号输出端OUTPUT的电压下拉至电源电压端VSS的电压。

在根据本公开实施例的移位寄存器单元及其驱动方法中，第一下拉控制电路24中的第一下拉控制晶体管M6和第二下拉控制晶体管M5在下拉控制信号端CON处于有效下拉控制电平时导通，其两者对第二时钟信号端CLK2的第二时钟信号进行分压从而使得下拉结点PD处于有效下拉电平，以实现对于上拉结点PU和信号输出端OUTPUT的降噪功能。此外，由于第一下拉控制电路24在T3阶段将下拉结点PD拉至有效下拉电平，使得在T4阶段时，第二下拉控制电路26的第一电容C1能持续拉高下拉结点PD的电压，保证了信号输出端OUTPUT的稳定的信号输出，提高了显示画面的质量。在此基础上，与图1中示出的移位寄存器单元相比，第一电容C1无需较大的电容值，这更有利于更窄边框的显示产品的设计需求。

图6示出了由根据本公开实施例的多个移位寄存器单元级联形成的栅极驱动装置的示意图。

如图6所示，在该栅极驱动装置中，包看多个级联的如图3中的所示出的移位寄器单元，其中，除最后一级移位寄存器单元外，其余每个移位寄存器单元的信号输出端OUTPUT均和与其相邻的下一级移位寄存器单元的信号输入端INPUT连接，第一级移位寄存器单元的信号输入端INPUT输入帧起始信号STV。

如图6中所示出的，在根据本公开的栅极驱动装置中，其中的移位寄存器单元的信号输入端INPUT可以实施为与和该移位寄存器单元相邻的上一级移位寄存器单元的信号输出端OUTPUT N-1连接。所述上拉控制信号端CON可以实施为与和该移位寄存器单元相邻的下一级移位寄存器单元的信号输出端OUTPUT N+1连接。

如图6所示，在该栅极驱动装置中，相邻两级移位寄存器单元的时钟信号端输入的时钟信号相反。例如，第i个移位寄存器单元Ri输入时钟信号CLK1，则第i+1个移位寄存器单元Ri+1输入时钟信号CLK2，其中CLK1信号和CLK2信号互为反相。

根据本公开实施例的栅极驱动装置在扫描时各移位寄存器单元的具体工作过程与参照图3和图4描述的工作过程相似，在此不再赘述。

根据本公开实施例的栅极驱动装置可以采用GOA技术，用作显示装置的栅极驱动电路，以提供逐行扫描功能，将扫描信号传送至显示区域。

本公开还提供了一种包含上述栅极驱动装置的显示装置。这里的显示装置可以为：电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

本公开提供了一种移位寄存器单元及其驱动方法、驱动装置和显示装置，所述移位寄存器单元包括上拉控制电路、上拉电路、第一下拉控制电路、以及下拉电路，所述第一下拉控制用于在下拉控制信号端为有效下拉控制电平时，将下拉结点的电压上拉至有效下拉电平。其中，所述第一下拉控制电路可以包括第一下拉控制晶体管和第二下拉控制晶体管。在所述第一下拉控制晶体管和第二下拉控制晶体管在下拉控制信号端的控制下导通时，通过设计其两者之间的沟道宽长比实现分压，从而将下拉节点的电压上拉至有效下拉电平，实现移位寄存器单元的降噪功能，保证了栅极驱动电路稳定的信号输出，提高显示质量。

此外，所述移位寄存器单元还可以包括第二下拉控制电路。所述第二下拉控制电路包括第一电容和第三下拉控制晶体管，在上拉结点处于无效上拉电平并且第一时钟信号端处于第一电平时，持续拉高下拉结点的电压，从而进一步保证了下拉节点处于有效下拉电平，这使得相比于图1中示出的移位寄存器单元，所述第二下拉控制电路中的第一电容的电容值可以比较小，也能保证对于上拉节点和信号输出端的降噪功能的可持续实现。进而能够保证根据本公开实施例的移位寄存器单元的输出稳定性，延长应用该移位寄存器单元的显示产品的使用寿命，并且提高显示装置的显示效果。此外，较小的第一电容的设计有利于压缩显示面板的驱动电路的空间，实现更窄边框的显示产品的设计需求。

以上是对本发明的说明，而不应被认为是对其的限制。尽管描述了本发明的若干示例性实施例，但本领域技术人员将容易地理解，在不背离本发明的新颖教学和优点的前提下可以对示例性实施例进行许多修改。因此，所有这些修改都意图包含在权利要求书所限定的本发明范围内。应当理解，上面是对本发明的说明，而不应被认为是限于所公开的特定实施例，并且对所公开的实施例以及其他实施例的修改意图包含在所附权利要求书的范围内。本发明由权利要求书及其等效物限定。

Claims (18)

1.一种移位寄存器单元，包括：

上拉控制电路，与信号输入端以及上拉结点连接，用于在信号输入端的控制下，将信号输入端的电压输出至上拉结点；

上拉电路，与上拉结点、第一时钟信号端以及信号输出端连接，用于在上拉结点的控制下将第一时钟信号端的第一时钟信号输出至信号输出端；

下拉电路，与下拉结点、上拉结点、信号输出端以及电源电压端连接，用于在下拉结点的控制下，将上拉结点和信号输出端的电压下拉至电源电压端的电压；

第一下拉控制电路，与第二时钟信号端、下拉控制信号端、下拉结点以及电源电压端连接，用于在下拉控制信号端的控制下，将下拉结点的电压上拉至有效下拉电平，

其中，所述第一下拉控制电路包括：

第一下拉控制晶体管，其栅极与下拉控制信号端连接，第一极与第二时钟信号端连接，第二极与下拉结点连接；以及

第二下拉控制晶体管，其栅极与下拉控制信号端连接，第一极与下拉结点连接，第二极与电源电压端连接。

2.根据权利要求1所述的移位寄存器单元，其中，下拉结点的电压是根据所述第一下拉控制晶体管和第二下拉控制晶体管的沟道宽长比来控制的。

3.根据权利要求1所述的移位寄存器单元，还包括第二下拉控制电路，所述第二下拉控制电路与第一时钟信号端、上拉节点、下拉节点以及电源电压端连接，用于在上拉结点处于有效上拉电平时，将下拉结点的电压下拉至电源电压端的电压，在上拉结点处于无效上拉电平时，使下拉结点处于有效下拉电平。

4.根据权利要求3所述的移位寄存器单元，其中，所述第二下拉控制电路包括：

第一电容，其一端与第一时钟信号端连接，其另一端与下拉结点连接；

第三下拉控制晶体管，其栅极与上拉结点连接，第一极与下拉结点连接，第二极与电源电压端连接。

5.根据权利要求1所述的移位寄存器单元，还包括辅助降噪电路，所述辅助降噪电路与第二时钟信号端、信号输出端以及电源电压端连接，用于在第二时钟信号端的控制下，将信号输出端的电压下拉至电源电压端的电压。

6.根据权利要求5所述的移位寄存器单元，其中，所述辅助降噪电路包括：

辅助降噪晶体管，其栅极与第二时钟信号端连接，第一极与信号输出端连接，第二极与电源电压端连接。

7.根据权利要求1所述的移位寄存器单元，还包括复位电路，所述复位电路与上拉结点、信号输出端、电源电压端以及复位信号端连接，用于在复位信号端的控制下，将上拉结点和信号输出端的电压下拉至电源电压端的电压。

8.根据权利要求7所述的移位寄存器单元，其中，所述复位电路包括：

第一复位晶体管，其栅极与复位信号端连接，第一极与上拉结点连接，第二极与电源电压端连接；

第二复位晶体管，其栅极与复位信号端连接，第一极与信号输出端连接，第二极与电源电压端连接。

9.根据权利要求1所述的移位寄存器单元，其中，

所述上拉控制电路包括：

上拉控制晶体管，其栅极和第一极与信号输入端连接，第二极与上拉结点连接；

所述上拉电路包括：

上拉晶体管，其栅极与上拉结点连接，第一极与第一时钟信号端连接，第二极与信号输出端连接，和

第二电容，其一端与上拉结点连接，其另一端与信号输出端连接；

所述下拉电路包括：

第一下拉晶体管，其栅极与下拉结点连接，第一极与上拉结点连接，第二极与电源电压端连接，和

第二下拉晶体管，其栅极与下拉结点连接，第一极与信号输出端连接，第二极与电源电压端连接。

10.根据权利要求1所述移位寄存器单元，其中，所述第一时钟信号端的第一时钟信号与第二时钟信号端的第二时钟信号反相。

11.一种如权利要求1所述移位寄存器单元的驱动方法，包括：

在信号输入端的电压处于有效电平时，由上拉控制电路将所述信号输入端的电压输出至上拉结点；

在上拉结点处于有效上拉电平时，由上拉电路将第一时钟信号端的第一时钟信号输出至信号输出端；

在下拉控制信号端的电压处于有效下拉控制电平时，由第一下拉控制电路将下拉结点的电压上拉至有效下拉电平；

在下拉结点处于有效下拉电平时，由下拉电路将上拉结点和信号输出端的电压下拉至电源电压端的电压，

其中，所述第一下拉控制电路包括：

第一下拉控制晶体管，其栅极与下拉控制信号端连接，第一极与第二时钟信号端连接，第二极与下拉结点连接；

第二下拉控制晶体管，其栅极与下拉控制信号端连接，第一极与下拉结点连接，第二极与电源电压端连接。

12.根据权利要求11所述的驱动方法，其中，下拉结点的电压是根据所述第一下拉控制晶体管和第二下拉控制晶体管的沟道宽长比来控制的。

13.根据权利要求11所述的驱动方法，还包括：

在上拉结点处于有效上拉电平时，由第二下拉控制电路将下拉结点的电压下拉至电源电压端的电压；

在上拉结点处于无效上拉电平时，由第二下拉控制电路使下拉结点处于有效下拉电平。

14.根据权利要求13所述的驱动方法，其中，所述第二下拉控制电路包括：

第一电容，其一端与第一时钟信号端连接，其另一端与下拉结点连接；

第三下拉控制晶体管，其栅极与上拉结点连接，第一极与下拉结点连接，第二极与电源电压端连接。

15.根据权利要求11所述的驱动方法，还包括：

在第二时钟信号端的第二时钟信号处于第一电平时，由辅助降噪电路将信号输出端的电压下拉至电源电压端的电压，其中，所述第一时钟信号端的第一时钟信号与第二时钟信号端的第二时钟信号反相。

16.根据权利要求11所述的驱动方法，还包括：

在复位信号端的电压处于有效复位电平时，由复位电路将上拉节点和信号输出端的电压下拉至电源电压端的电压。

17.一种栅极驱动装置，包括多个级联的移位寄存器单元，每个所述移位寄存器单元是如权利要求1-10中任一项所述的移位寄存器单元，

其中除最后一级移位寄存器单元外，其余每个移位寄存器单元的输出端均和与其相邻的下一级移位寄存器单元的信号输入端连接；

第一级移位寄存器单元的信号输入端输入帧起始信号。

18.一种包含如权利要求17所述的栅极驱动装置的显示装置。

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