CN104064160B - 具有自我补偿功能的栅极驱动电路 - Google Patents

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Abstract

本发明提供一种具有自我补偿功能的栅极驱动电路，包括：级联的多个GOA单元，该第N级GOA单元包括：上拉控制模块、上拉模块、下传模块、第一下拉模块、自举电容模块、及下拉维持模块；该上拉模块、第一下拉模块、自举电容模块、下拉维持电路分别与第N级栅极信号点Q(N)和该第N级水平扫描线G(N)电性连接，该上拉控制模块与下传模块分别与该第N级栅极信号点Q(N)电性连接，该下拉维持模块输入第一直流低电压VSS1及第二直流低电压VSS2；该下拉维持模块采用第一下拉维持模块与第二下拉维持模块交替工作构成。本发明通过设计具有自我补偿功能的下拉维持模块来提高栅极驱动电路长期操作的可靠性，降低阈值电压漂移对栅极驱动电路运作的影响。

Description

具有自我补偿功能的栅极驱动电路
技术领域
本发明涉及液晶技术领域，尤其涉及一种具有自我补偿功能的栅极驱动电路。
背景技术
GOA(GateDriveronArray，阵列基板行驱动)技术是将作为栅极开关电路的TFT(ThinFilmTransistor，薄膜场效应晶体管)集成于阵列基板上，从而省掉原先设置在阵列基板外的栅极驱动集成电路部分，从材料成本和工艺步骤两个方面来降低产品的成本。GOA技术是目前TFT-LCD(ThinFilmTransistor-LiquidCrystalDisplay，薄膜场效应晶体管液晶显示器)技术领域常用的一种栅极驱动电路技术，其制作工艺简单，具有良好的应用前景。GOA电路的功能主要包括：利用上一行栅线输出的高电平信号对移位寄存器单元中的电容充电，以使本行栅线输出高电平信号，再利用下一行栅线输出的高电平信号实现复位。
请参阅图1，图1为目前常采用的栅极驱动电路架构示意图。包括：级联的多个GOA单元，按照第N级GOA单元控制对显示区域第N级水平扫描线G(N)充电，该第N级GOA单元包括上拉控制模块1’、上拉模块2’、下传模块3’、第一下拉模块4’(Keypull-downpart)、自举电容模块5’、及下拉维持模块6’(Pull-downholdingpart)。所述上拉模块2’、第一下拉模块4’、自举电容模块5’、下拉维持电路6’分别与第N级栅极信号点Q(N)和该第N级水平扫描线G(N)电性连接，所述上拉控制模块1’与下传模块3’分别与该第N级栅极信号点Q(N)电性连接，所述下拉维持模块6’输入直流低电压VSS。
所述上拉控制模块1’包括第一薄膜晶体管T1’，其栅极输入来自第N-1级GOA单元的下传信号ST(N-1)，漏极电性连接于第N-1级水平扫描线G(N-1)，源极电性连接于该第N级栅极信号点Q(N)；所述上拉模块2’包括第二薄膜晶体管T2’，其栅极电性连接该第N级栅极信号点Q(N)，漏极输入第一高频时钟信号CK或第二高频时钟信号XCK，源极电性连接于第N级水平扫描线G(N)；所述下传模块3’包括第三薄膜晶体管T3’，其栅极电性连接该第N级栅极信号点Q(N)，漏极输入第一高频时钟信号CK或第二高频时钟信号XCK，源极输出第N级下传信号ST(N)；所述第一下拉模块4’包括第四薄膜晶体管T4’，其栅极电性连接第N+1级水平扫描线G(N+1)，漏极电性连接于第N级水平扫描线G(N)，源极输入直流低电压VSS；第五薄膜晶体管T5’，其栅极电性连接第N+1级水平扫描线G(N+1)，漏极电性连接于该第N级栅极信号点Q(N)，源极输入直流低电压VSS；所述自举电容模块5’包括自举电容Cb’；所述下拉维持模块6’包括：第六薄膜晶体管T6’，其栅极电性连接第一电路点P(N)’，漏极电性连接第N级水平扫描线G(N)，源极输入直流低电压VSS；第七薄膜晶体管T7’，其栅极电性连接第一电路点P(N)’，漏极电性连接该第N级栅极信号点Q(N)，源极输入直流低电压VSS；第八薄膜晶体管T8’，其栅极电性连接第二电路点K(N)’，漏极电性连接第N级水平扫描线G(N)，源极输入直流低电压VSS；第九薄膜晶体管T9’，其栅极电性连接第二电路点K(N)’，漏极电性连接该第N级栅极信号点Q(N)，源极输入直流低电压VSS；第十薄膜晶体管T10’，其栅极输入第一低频时钟信号LC1，漏极输入第一低频时钟信号LC1，源极电性连接第一电路点P(N)’；第十一薄膜晶体管T11’，其栅极输入第二低频时钟信号LC2，漏极输入第一低频时钟信号LC1，源极电性连接第一电路点P(N)’；第十二薄膜晶体管T12’，其栅极输入第二低频时钟信号LC2，漏极输入第二低频时钟信号LC2，源极电性连接第二电路点K(N)’；第十三薄膜晶体管T13’，其栅极输入第一低频时钟信号LC1，漏极输入第二低频时钟信号LC2，源极电性连接第二电路点K(N)’；第十四薄膜晶体管T14’，其栅极电性连接该第N级栅极信号点Q(N)，漏极电性连接第一电路点P(N)’，源极输入直流低电压VSS；第十五薄膜晶体管T15’，其栅极电性连接该第N级栅极信号点Q(N)，漏极电性连接第二电路点K(N)’，源极输入直流低电压VSS；其中，第六薄膜晶体管T6’与第八薄膜晶体管T8’负责非作用期间维持第N级水平扫描线G(N)的低电位，第七薄膜晶体管T7’与第九薄膜晶体管T9’负责非作用期间维持第N级栅极信号点Q(N)的低电位。
从整个电路架构上来看，下拉维持模块6’处于较长的工作状态，也就是第一电路点P(N)’与第二电路点K(N)’会长时间处于一个正向的高电位状态，这样电路中受到电压应力作用(Stress)最严重的几个元件就是薄膜晶体管T6’、T7’、T8’、T9’。随着栅极驱动电路工作时间的增加，薄膜晶体管T6’、T7’、T8’、T9’的阈值电压Vth会逐渐增加，开态电流会逐渐降低，这就会导致第N级水平扫描线G(N)和第N级栅极信号点Q(N)无法很好地维持在一个稳定的低电位状态，这也是影响栅极驱动电路可靠性最重要的因素。
对于非晶硅薄膜晶体管栅极驱动电路而言，下拉维持模块是必不可少的，通常可以设计为一组下拉维持模块，或者两组交替作用的下拉维持模块。设计成两组下拉维持模块主要目的就是为了减轻下拉维持模块中第一电路点P(N)’与第二电路点K(N)’控制的薄膜晶体管T6’、T7’、T8’、T9’受到的电压应力作用。但是实际量测发现，即使设计成两组下拉维持模块，薄膜晶体管T6’、T7’、T8’、T9’这四颗薄膜晶体管依然是整个栅极驱动电路电路中受到电压应力最严重的部分，也就是说薄膜晶体管的阈值电压(Vth)漂移最大。
请参阅图2a，为阈值电压漂移前后薄膜晶体管整体电流对数与电压曲线关系变化示意图，其中，实线是未发生阈值电压漂移的电流对数与电压关系曲线，虚线是阈值电压漂移后的电流对数与电压关系曲线。由图2a可知，在同一栅源极电压Vgs下，未发生阈值电压漂移的电流对数Log(Ids)大于阈值电压漂移后的电流对数。请参阅图2b，为阈值电压漂移前后薄膜晶体管整体电流与电压曲线关系变化示意图。由图2b可知，在同一漏源极电流Ids下，未发生阈值电压漂移的栅极电压Vg1小于阈值电压漂移后的栅极电压Vg2，即阈值电压漂移后，想要达到同等的漏源极电流Ids，需要更大的栅极电压。
由图2a与图2b可以看出，阈值电压Vth往正向漂移会导致薄膜晶体管的开态电流Ion逐渐降低，随着阈值电压Vth的增加，薄膜晶体管的开态电流Ion会持续降低，那么，对于电路而言，就无法很好地维持第N级栅极信号点Q(N)与第N级水平扫描线G(N)电位的稳定，这样就会导致液晶显示器画面显示的异常。
如上所述，栅极驱动电路中最容易失效的元件就是下拉维持模块的薄膜晶体管T6’、T7’、T8’、T9’，因此，为了提高栅极驱动电路和液晶显示面板的可靠性必须要解决这个问题。通常设计上的做法是增加这四颗薄膜晶体管的尺寸，但是，增加薄膜晶体管尺寸的同时也会增加薄膜晶体管工作的关态漏电流，无法从本质上解决问题。
发明内容
本发明的目的在于提供一种具有自我补偿功能的栅极驱动电路，通过具有自我补偿功能的下拉维持模块来提高栅极驱动电路长期操作的可靠性，降低阈值电压漂移对栅极驱动电路运作的影响。
为实现上述目的，本发明提供一种具有自我补偿功能的栅极驱动电路，包括：级联的多个GOA单元，按照第N级GOA单元控制对显示区域第N级水平扫描线G(N)充电，该第N级GOA单元包括：上拉控制模块、上拉模块、下传模块、第一下拉模块、自举电容模块、及下拉维持模块；所述上拉模块、第一下拉模块、自举电容模块、下拉维持电路分别与第N级栅极信号点Q(N)和该第N级水平扫描线G(N)电性连接，所述上拉控制模块与下传模块分别与该第N级栅极信号点Q(N)电性连接，所述下拉维持模块输入第一直流低电压VSS1及第二直流低电压VSS2；
所述下拉维持模块采用第一下拉维持模块与第二下拉维持模块交替工作构成；
所述第一下拉维持模块包括：第一薄膜晶体管T1，其栅极电性连接第一电路点P(N)，漏极电性连接第N级水平扫描线G(N)，源极输入第一直流低电压VSS1；第二薄膜晶体管T2，其栅极电性连接第一电路点P(N)，漏极电性连接第N级栅极信号点Q(N)，源极输入第一直流低电压VSS1；第三薄膜晶体管T3，其栅极电性连接第一低频时钟信号LC1或第一高频时钟信号CK，漏极电性连接第一低频时钟信号LC1或第一高频时钟信号CK，源极电性连接第二电路点S(N)；第四薄膜晶体管T4，其栅极电性连接第N级栅极信号点Q(N)，漏极电性连接第二电路点S(N)，源极输入第一直流低电压VSS1；第五薄膜晶体管T5，其栅极电性连接第N-1级下传信号ST(N-1)，漏极电性连接第一电路点P(N)，源极输入第一直流低电压VSS1；第六薄膜晶体管T6，其栅极电性连接第N+1级水平扫描线G(N+1)，漏极电性连接第一电路点P(N)，源极电性连接第N级栅极信号点Q(N)；第七薄膜晶体管T7，其栅极电性连接第二低频时钟信号LC2或第二高频时钟信号XCK，漏极电性连接第一低频时钟信号LC1或第一高频时钟信号CK，源极电性连接第二电路点S(N)；第八薄膜晶体管T8，其栅极电性连接第N级下传信号ST(N)，漏极电性连接第一电路点P(N)，源极输入第一直流低电压VSS1；第九薄膜晶体管T9，其栅极电性连接第一电路点P(N)，漏极电性连接第N级下传信号ST(N)，源极输入第二直流低电压VSS2；第一电容Cst1，其上极板电性连接第二电路点S(N)，下极板电性连接第一电路点P(N)。
所述第二下拉维持模块包括：第十薄膜晶体管T10，其栅极电性连接第三电路点K(N)，漏极电性连接第N级水平扫描线G(N)，源极输入第一直流低电压VSS1；第十一薄膜晶体管T11，其栅极电性连接第三电路点K(N)，漏极电性连接第N级栅极信号点Q(N)，源极输入第一直流低电压VSS1；第十二薄膜晶体管T12，其栅极电性连接第二低频时钟信号LC2或第二高频时钟信号XCK，漏极电性连接第二低频时钟信号LC2或第二高频时钟信号XCK，源极电性连接第四电路点T(N)；第十三薄膜晶体管T13，其栅极电性连接第N级栅极信号点Q(N)，漏极电性连接第四电路点T(N)，源极输入第一直流低电压VSS1；第十四薄膜晶体管T14，其栅极电性连接第N-1级下传信号ST(N-1)，漏极电性连接第三电路点K(N)，源极输入第一直流低电压VSS1；第十五薄膜晶体管T15，其栅极电性连接第N+1级水平扫描线G(N+1)，漏极电性连接第三电路点K(N)，源极电性连接第N级栅极信号点Q(N)；第十六薄膜晶体管T16，其栅极电性连接第一低频时钟信号LC1或第一高频时钟信号CK，漏极电性连接第二低频时钟信号LC2或第二高频时钟信号XCK，源极电性连接第四电路点T(N)；第十七薄膜晶体管T17，其栅极电性连接第N级下传信号ST(N)，漏极电性连接第三电路点K(N)，源极输入第一直流低电压VSS1；第十八薄膜晶体管T18，其栅极电性连接第三电路点K(N)，漏极电性连接第N级下传信号ST(N)，源极输入第二直流低电压VSS2；第二电容Cst2，其上极板电性连接第四电路点T(N)，下极板电性连接第三电路点K(N)。
所述上拉控制模块包括第十九薄膜晶体管T19，其栅极输入来自第N-1级GOA单元的下传信号ST(N-1)，漏极电性连接于第N-1级水平扫描线G(N-1)，源极电性连接于该第N级栅极信号点Q(N)；所述上拉模块包括第二十薄膜晶体管T20，其栅极电性连接该第N级栅极信号点Q(N)，漏极输入第一高频时钟信号CK或第二高频时钟信号XCK，源极电性连接于第N级水平扫描线G(N)；所述下传模块包括第二十一薄膜晶体管T21，其栅极电性连接该第N级栅极信号点Q(N)，漏极输入第一高频时钟信号CK或第二高频时钟信号XCK，源极输出第N级下传信号ST(N)；所述第一下拉模块包括第二十二薄膜晶体管T22，其栅极电性连接第N+2级水平扫描线G(N+2)，漏极电性连接于第N级水平扫描线G(N)，源极输入第一直流低电压VSS1；第二十三薄膜晶体管T23，其栅极电性连接第N+2级水平扫描线G(N+2)，漏极电性连接于该第N级栅极信号点Q(N)，源极输入第一直流低电压VSS1；所述自举电容模块包括自举电容Cb。
所述栅极驱动电路的第一级连接关系中，第五薄膜晶体管T5的栅极电性连接于电路启动信号STV；第十四薄膜晶体管T14的栅极电性连接于电路启动信号STV；第十九薄膜晶体管T19的栅极和漏极均电性连接于电路启动信号STV。
所述栅极驱动电路的最后一级连接关系中，第六薄膜晶体管T6的栅极电性连接于电路启动信号STV；第十五薄膜晶体管T15的栅极电性连接于电路启动信号STV；第二十二薄膜晶体管T22的栅极电性连接于第二级水平扫描线G(2)；第二十三薄膜晶体管T23的栅极电性连接于第二级水平扫描线G(2)。
所述第一下拉维持模块还包括：第三电容Cst3，其上极板电性连接第一电路点P(N)，下极板输入第一直流低电压VSS1；所述第一下拉维持模块与第二下拉维持模块的电路架构相同。
所述第一下拉维持模块还包括：第二十四薄膜晶体管T24，其栅极电性连接第N+1级水平扫描线G(N+1)，漏极电性连接第二电路点S(N)，源极输入第一直流低电压VSS1；所述第一下拉维持模块与第二下拉维持模块的电路架构相同。
所述第一下拉维持模块还包括：第三电容Cst3，其上极板电性连接第一电路点P(N)，下极板输入第一直流低电压VSS1；第二十四薄膜晶体管(T24)，其栅极电性连接第N+1级水平扫描线G(N+1)，漏极电性连接第二电路点S(N)，源极输入第一直流低电压VSS1；所述第一下拉维持模块与第二下拉维持模块的电路架构相同。
所述第一高频时钟信号CK与第二高频时钟信号XCK是两个相位完全相反的高频时钟信号源，所述第一低频时钟信号LC1与第二低频时钟信号LC2是两个相位完全相反的低频信号源。
所述第一下拉模块中第二十二薄膜晶体管T22的栅极与第二十三薄膜晶体管T23的栅极均电性连接第N+2级水平扫描线G(N+2)，主要为了实现第N级栅极信号点Q(N)电位呈三个阶段，第一阶段是上升至一个高电位并维持一段时间，第二阶段在第一阶段的基础上又上升一个高电位并维持一段时间，第三阶段在第二阶段的基础上下降到与第一阶段基本持平的高电位，然后利用三个阶段中的第三阶段进行阈值电压的自我补偿。
所述第N级栅极信号点Q(N)电位呈三个阶段，其中第三阶段的变化主要受第六薄膜晶体管T6或第十五晶体管T15的影响。
所述第二直流低电压VSS2为负压源，该第二直流低电压VSS2的电位低于第一直流低电压VSS1。
本发明的有益效果：本发明提供一种具有自我补偿功能的栅极驱动电路，利用电容的自举作用来控制下拉维持模块的第一电路点P(N)或第三电路点K(N)，设计能够检测薄膜晶体管阈值电压的功能，并将阈值电压存贮在第一电路点P(N)或第三电路点K(N)，进而实现第一电路点P(N)或第三电路点K(N)的控制电压随着薄膜晶体管的阈值电压漂移而变化；引入一组更低的负压源VSS2来控制第N级下传信号ST(N)，并用第N级下传信号ST(N)来控制第一电路点P(N)或第三电路点K(N)，从而降低第一电路点P(N)或第三电路点K(N)的漏电，确保其电位能够维持得较好。本发明通过设计具有自我补偿功能的下拉维持模块来提高栅极驱动电路长期操作的可靠性，降低阈值电压漂移对栅极驱动电路运作的影响。
为了能更进一步了解本发明的特征以及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明用，并非用来对本发明加以限制。
附图说明
下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。
附图中，
图1为目前常采用的栅极驱动电路架构示意图；
图2a为阈值电压漂移前后薄膜晶体管整体电流对数与电压曲线关系变化示意图；
图2b为阈值电压漂移前后薄膜晶体管整体电流与电压曲线关系变化示意图；
图3为本发明具有自我补偿功能的栅极驱动电路单级架构示意图；
图4为本发明具有自我补偿功能的栅极驱动电路单级架构第一级连接关系示意图；
图5为本发明具有自我补偿功能的栅极驱动电路单级架构最后一级连接关系示意图；
图6为图3中采用的第一下拉维持模块第一实施例的电路图；
图7a为阈值电压漂移前图3所示的栅极驱动电路时序图；
图7b为阈值电压漂移后图3所示的栅极驱动电路时序图；
图8为图3中采用的第一下拉维持模块第二实施例的电路图；
图9为图3中采用的第一下拉维持模块第三实施例的电路图；
图10为图3中采用的第一下拉维持模块第四实施例的电路图。
具体实施方式
为更进一步阐述本发明所采取的技术手段及其效果，以下结合本发明的优选实施例及其附图进行详细描述。
请参阅图3，为本发明具有自我补偿功能的栅极驱动电路单级架构示意图。包括：级联的多个GOA单元，按照第N级GOA单元控制对显示区域第N级水平扫描线G(N)充电，该第N级GOA单元包括：上拉控制模块1、上拉模块2、下传模块3、第一下拉模块4、自举电容模块5、及下拉维持模块6；所述上拉模块2、第一下拉模块4、自举电容模块5、下拉维持电路6分别与第N级栅极信号点Q(N)和该第N级水平扫描线G(N)电性连接，所述上拉控制模块1与下传模块3分别与该第N级栅极信号点Q(N)电性连接，所述下拉维持模块6输入第一直流低电压VSS1及第二直流低电压VSS2。
所述下拉维持模块6采用第一下拉维持模块61与第二下拉维持模块62交替工作构成；
所述第一下拉维持模块61包括：第一薄膜晶体管T1，其栅极电性连接第一电路点P(N)，漏极电性连接第N级水平扫描线G(N)，源极输入第一直流低电压VSS1；第二薄膜晶体管T2，其栅极电性连接第一电路点P(N)，漏极电性连接第N级栅极信号点Q(N)，源极输入第一直流低电压VSS1；第三薄膜晶体管T3，其采用二极体接法，栅极电性连接第一低频时钟信号LC1或第一高频时钟信号CK，漏极电性连接第一低频时钟信号LC1或第一高频时钟信号CK，源极电性连接第二电路点S(N)；第四薄膜晶体管T4，其栅极电性连接第N级栅极信号点Q(N)，漏极电性连接第二电路点S(N)，源极输入第一直流低电压VSS1；第五薄膜晶体管T5，其栅极电性连接第N-1级下传信号ST(N-1)，漏极电性连接第一电路点P(N)，源极输入第一直流低电压VSS1；第六薄膜晶体管T6，其栅极电性连接第N+1级水平扫描线G(N+1)，漏极电性连接第一电路点P(N)，源极电性连接第N级栅极信号点Q(N)；第七薄膜晶体管T7，其栅极电性连接第二低频时钟信号LC2或第二高频时钟信号XCK，漏极电性连接第一低频时钟信号LC1或第一高频时钟信号CK，源极电性连接第二电路点S(N)；第八薄膜晶体管T8，其栅极电性连接第N级下传信号ST(N)，漏极电性连接第一电路点P(N)，源极输入第一直流低电压VSS1；第九薄膜晶体管T9，其栅极电性连接第一电路点P(N)，漏极电性连接第N级下传信号ST(N)，源极输入第二直流低电压VSS2；第一电容Cst1，其上极板电性连接第二电路点S(N)，下极板电性连接第一电路点P(N)。
所述第二下拉维持模块62包括：第十薄膜晶体管T10，其栅极电性连接第三电路点K(N)，漏极电性连接第N级水平扫描线G(N)，源极输入第一直流低电压VSS1；第十一薄膜晶体管T11，其栅极电性连接第三电路点K(N)，漏极电性连接第N级栅极信号点Q(N)，源极输入第一直流低电压VSS1；第十二薄膜晶体管T12，其栅极电性连接第二低频时钟信号LC2或第二高频时钟信号XCK，漏极电性连接第二低频时钟信号LC2或第二高频时钟信号XCK，源极电性连接第四电路点T(N)；第十三薄膜晶体管T13，其栅极电性连接第N级栅极信号点Q(N)，漏极电性连接第四电路点T(N)，源极输入第一直流低电压VSS1；第十四薄膜晶体管T14，其栅极电性连接第N-1级下传信号ST(N-1)，漏极电性连接第三电路点K(N)，源极输入第一直流低电压VSS1；第十五薄膜晶体管T15，其栅极电性连接第N+1级水平扫描线G(N+1)，漏极电性连接第三电路点K(N)，源极电性连接第N级栅极信号点Q(N)；第十六薄膜晶体管T16，其栅极电性连接第一低频时钟信号LC1或第一高频时钟信号CK，漏极电性连接第二低频时钟信号LC2或第二高频时钟信号XCK，源极电性连接第四电路点T(N)；第十七薄膜晶体管T17，其栅极电性连接第N级下传信号ST(N)，漏极电性连接第三电路点K(N)，源极输入第一直流低电压VSS1；第十八薄膜晶体管T18，其栅极电性连接第三电路点K(N)，漏极电性连接第N级下传信号ST(N)，源极输入第二直流低电压VSS2；第二电容Cst2，其上极板电性连接第四电路点T(N)，下极板电性连接第三电路点K(N)。
所述上拉控制模块1包括第十九薄膜晶体管T19，其栅极输入来自第N-1级GOA单元的下传信号ST(N-1)，漏极电性连接于第N-1级水平扫描线G(N-1)，源极电性连接于该第N级栅极信号点Q(N)；所述上拉模块2包括第二十薄膜晶体管T20，其栅极电性连接该第N级栅极信号点Q(N)，漏极输入第一高频时钟信号CK或第二高频时钟信号XCK，源极电性连接于第N级水平扫描线G(N)；所述下传模块3包括第二十一薄膜晶体管T21，其栅极电性连接该第N级栅极信号点Q(N)，漏极输入第一高频时钟信号CK或第二高频时钟信号XCK，源极输出第N级下传信号ST(N)；所述第一下拉模块4包括第二十二薄膜晶体管T22，其栅极电性连接第N+2级水平扫描线G(N+2)，漏极电性连接于第N级水平扫描线G(N)，源极输入第一直流低电压VSS1；第二十三薄膜晶体管T23，其栅极电性连接第N+2级水平扫描线G(N+2)，漏极电性连接于该第N级栅极信号点Q(N)，源极输入第一直流低电压VSS1；所述第一下拉模块4中第二十二薄膜晶体管T22的栅极与第二十三薄膜晶体管T23的栅极均电性连接第N+2级水平扫描线G(N+2)，主要是为了实现第N级栅极信号点Q(N)电位呈三个阶段，第一阶段是上升至一个高电位并维持一段时间，第二阶段在第一阶段的基础上又上升一个高电位并维持一段时间，第三阶段在第二阶段的基础上下降到与第一阶段基本持平的高电位，然后利用三个阶段中的第三阶段进行阈值电压的自我补偿；所述自举电容模块5包括自举电容Cb。
所述多级水平扫描线之间的级数是循环的，即当第N级水平扫描线G(N)中的N为最后一级Last时，第N+2级水平扫描线G(N+2)代表第二级水平扫描线G(2)；当第N级水平扫描线G(N)中的N为倒数第二级Last-1时，第N+2级水平扫描线G(N+2)代表第一级水平扫描线G(1)，以此类推。
请参阅图4并结合图3，图4为本发明具有自我补偿功能的栅极驱动电路单级架构第一级连接关系示意图，即N为1时的栅极驱动电路连接关系示意图。其中，第五薄膜晶体管T5的栅极电性连接于电路启动信号STV；第十四薄膜晶体管T14的栅极电性连接于电路启动信号STV；第十九薄膜晶体管T19的栅极和漏极均电性连接于电路启动信号STV。
请参阅图5并结合图3，图5为本发明具有自我补偿功能的栅极驱动电路单级架构最后一级连接关系示意图，即N为最后一级Last时的栅极驱动电路连接关系示意图。其中，第六薄膜晶体管T6的栅极电性连接于电路启动信号STV；第十五薄膜晶体管T15的栅极电性连接于电路启动信号STV；第二十二薄膜晶体管T22的栅极电性连接于第二级水平扫描线G(2)；第二十三薄膜晶体管T23的栅极电性连接于第二级水平扫描线G(2)。
请参阅图6，为图3中采用的第一下拉维持模块第一实施例的电路图。包括：第一薄膜晶体管T1，其栅极电性连接第一电路点P(N)，漏极电性连接第N级水平扫描线G(N)，源极输入第一直流低电压VSS1；第二薄膜晶体管T2，其栅极电性连接第一电路点P(N)，漏极电性连接第N级栅极信号点Q(N)，源极输入第一直流低电压VSS1；第三薄膜晶体管T3，其采用二极体接法，栅极电性连接第一低频时钟信号LC1或第一高频时钟信号CK，漏极电性连接第一低频时钟信号LC1或第一高频时钟信号CK，源极电性连接第二电路点S(N)；第四薄膜晶体管T4，其栅极电性连接第N级栅极信号点Q(N)，漏极电性连接第二电路点S(N)，源极输入第一直流低电压VSS1，第四薄膜晶体管T4主要在作用期间拉低第二电路点S(N)，这样就可以实现通过第二电路点S(N)来控制第一电路点P(N)电位的目的；第五薄膜晶体管T5，其栅极电性连接第N-1级下传信号ST(N-1)，漏极电性连接第一电路点P(N)，源极输入第一直流低电压VSS1；第六薄膜晶体管T6，其栅极电性连接第N+1级水平扫描线G(N+1)，漏极电性连接第一电路点P(N)，源极电性连接第N级栅极信号点Q(N)；这样设计的目的就是利用第N级栅极信号点Q(N)的三个阶段中的第三阶段的电位进行阈值电压的侦测，并将其电位存贮在第一电路点P(N)；第七薄膜晶体管T7，其栅极电性连接第二低频时钟信号LC2或第二高频时钟信号XCK，漏极电性连接第一低频时钟信号LC1或第一高频时钟信号CK，源极电性连接第二电路点S(N)；第八薄膜晶体管T8，其栅极电性连接第N级下传信号ST(N)，漏极电性连接第一电路点P(N)，源极输入第一直流低电压VSS1；第九薄膜晶体管T9，其栅极电性连接第一电路点P(N)，漏极电性连接第N级下传信号ST(N)，源极输入第二直流低电压VSS2，所述第九薄膜晶体管T9主要负责将第N级下传信号ST(N)拉低到第二直流低电压VSS2的低电位；第一电容Cst1，其上极板电性连接第二电路点S(N)，下极板电性连接第一电路点P(N)。
所述第二直流低电压VSS2为负压源，该第二直流低电压VSS2的电位低于第一直流低电压VSS1，该第二直流低电压VSS2主要负责处理第N级下传信号ST(N)，可以确保第N级下传信号ST(N)在非作用期间能够被很好的稳定在较低的低电位，这样，第N级下传信号ST(N)控制的第五薄膜晶体管T5与第八薄膜晶体管T8的栅源极电压Vgs则能够确保小于0，有效地降低漏电。
请参阅图7a、7b并结合图3，图7a为阈值电压漂移前图3所示的栅极驱动电路时序图，图7b为阈值电压漂移后图3所示的栅极驱动电路时序图。在图7a、7b中，STV信号是电路启动信号，第一高频时钟信号CK与第二高频时钟信号XCK是一组相位完全相反的高频时钟信号源，第一低频时钟信号LC1和第二低频时钟信号LC2是两个相位完全相反的低频信号源，G(N-1)是第N-1级水平扫描线，即前一级的扫描输出信号，ST(N-1)是第N-1级下传信号，即前一级的下传信号，Q(N-1)是第N-1级栅极信号点，即前一级的栅极信号点，Q(N)是第N级栅极信号点，即本级的栅极信号点。
图7a、7b是第一低频时钟信号LC1处于工作状态下的时序图，即第一下拉维持模块61处于工作状态下的时序图。可以看出，第N级栅极信号点Q(N)电位呈三个阶段，第一阶段是上升至一个高电位并维持一段时间，第二阶段在第一阶段的基础上又上升一个高电位并维持一段时间，第三阶段在第二阶段的基础上下降到与第一阶段基本持平的高电位，其中第三阶段的变化主要受第六薄膜晶体管T6的影响。由图7a可知，在液晶面板刚点亮的初始时间T0时，阈值电压Vth较小，即栅极驱动电路没经过长期操作时，阈值电压Vth未发生漂移，第N级栅极信号点Q(N)的第三阶段电位较低，与之对应的第一电路点P(N)的电位也较低。由图7b可知，第N级栅极信号点Q(N)的第三阶段电位在电压应力作用下阈值电压Vth漂移后随之抬升，这样就可以实现利用该部分来侦测第一薄膜晶体管T1与第二薄膜晶体管T2的阈值电压的目的。
由图7a与7b可知图3所示栅极驱动电路的工作过程为：第N+1级水平扫描线G(N+1)导通时，第六薄膜晶体管T6打开，此时第N级栅极信号点Q(N)与第一电路点P(N)的电位相同，第二薄膜晶体管T2等效成二极体接法，第一电路点P(N)在第N级栅极信号点Q(N)的第三阶段，可以通过第六薄膜晶体管T6存储第一薄膜晶体管T1与第二薄膜晶体管T2的阈值电压的值，那么，随着阈值电压Vth的漂移，第N级栅极信号点Q(N)的第三阶段的电位抬升，第一电路点P(N)存贮的阈值电压的电位值也抬升，然后，第二电路点S(N)再通过第一电容Cst1来抬升第一电路点P(N)，这样就可以补偿阈值电压的变化。
图7a、7b中，阈值电压Vth漂移前后，第N级栅极信号点Q(N)与第一电路点P(N)的电位也发生了明显的变化，尤其是第一电路点P(N)的电位的增加能够有效地降低阈值电压漂移对第一薄膜晶体管T1与第二薄膜晶体管T2开态电流的影响，从而确保第N级水平扫描线G(N)和第N级栅极信号点Q(N)能够在长期操作后，依然很好地维持在低电位状态。
同理，当第二低频时钟信号LC2处于工作状态时(未图示)，第二下拉维持模块62工作，第N级栅极信号点Q(N)呈三个阶段，第一阶段是上升至一个高电位并维持一段时间，第二阶段在第一阶段的基础上又上升一个高电位并维持一段时间，第三阶段在第二阶段的基础上下降到与第一阶段基本持平的高电位，其中第三阶段的变化主要受第十五薄膜晶体管T15的影响，第三阶段在阈值电压漂移前较低，阈值电压漂移后随之抬升，这样就可以实现利用该部分来侦测第十薄膜晶体管T10与第十一晶体管T11的阈值电压的目的。此时图3所示栅极驱动电路的工作过程为：第N+1级水平扫描线G(N+1)导通时，第十五薄膜晶体管T15打开，此时第N级栅极信号点Q(N)与第三电路点K(N)的电位相同，第十一薄膜晶体管T11等效成二极体接法，第三电路点K(N)在第N级栅极信号点Q(N)的第三阶段，可以通过第十五薄膜晶体管T15存储第十薄膜晶体管T10与第十一晶体管T11的阈值电压的值，那么，随着阈值电压Vth的漂移，第N级栅极信号点Q(N)的第三阶段的电位抬升，第三电路点K(N)存贮的阈值电压的电位值也抬升，然后，第四电路点T(N)再通过第二电容Cst2来抬升第三电路点K(N)，这样就可以补偿阈值电压的变化，从而确保第N级水平扫描线G(N)和第N级栅极信号点Q(N)能够在长期操作后，依然很好地维持在低电位状态。
如图7a、7b所示，第一低频时钟信号LC1和第二低频时钟信号LC2是交替工作的，也就是图3所示的第一下拉维持模块61与第二下拉维持模块62交替工作，这样可以减少每个模块的工作时间，使得受到的电压应力作用降低，进而提高电路整体的可靠性。
请参阅图8并结合图6，图8为图3采用的第一下拉维持模块第二实施例的电路图。图8是在图6的基础上增加一个第三电容Cst3，其上极板电性连接第一电路点P(N)，下极板输入第一直流低电压VSS1，第三电容Cst3的主要作用就是存贮阈值电压，所述第一下拉维持模块与第二下拉维持模块的电路架构相同。由于第一薄膜晶体管T1与第二薄膜晶体管T2本身存在一定的寄生电容，可以起到第三电容Cst3的作用，因此，在实际电路设计中第三电容Cst3可以去掉。
请参阅图9并结合图6，图9为图3采用的第一下拉维持模块第三实施例的电路图。图9是在图6的基础上增加一个第二十四薄膜晶体管T24，其栅极电性连接第N+1级水平扫描线G(N+1)，漏极电性连接第二电路点S(N)，源极输入第一直流低电压VSS1；所述第一下拉维持模块与第二下拉维持模块的电路架构相同，该第二十四薄膜晶体管T24的主要目的是弥补第N级栅极信号点Q(N)第一阶段电位不高，而导致的第二电路点S(N)作用期间电位下拉不够低。
请参阅图10并结合图6，图10为图3采用的第一下拉维持模块第四实施例的电路图。图10是在图6的基础上增加：第三电容Cst3，其上极板电性连接第一电路点P(N)，下极板输入第一直流低电压VSS1；第二十四薄膜晶体管T24，其栅极电性连接第N+1级水平扫描线G(N+1)，漏极电性连接第二电路点S(N)，源极输入第一直流低电压VSS1；所述第一下拉维持模块与第二下拉维持模块的电路架构相同。
图3所示的栅极驱动电路中第一下拉维持模块61与第二下拉维持模块62均可以替换为图6、图8、图9、图10中的任意一种下拉维持模块电路架构，且第一下拉维持模块61与第二下拉维持模块62电路架构相同，其替换后的栅极驱动电路时序图与图7a、图7b相同，其工作过程与图3所示的栅极驱动电路相同，因此不再赘述。
综上所述，本发明提供一种具有自我补偿功能的栅极驱动电路，针对现有栅极驱动电路架构中下拉维持模块受到电压应力严重、最容易失效的问题，利用电容的自举作用来控制下拉维持模块的第一电路点P(N)或第三电路点K(N)，设计能够检测薄膜晶体管阈值电压的功能，并将阈值电压存贮在第一电路点P(N)或第三电路点K(N)，进而实现第一电路点P(N)或第三电路点K(N)的控制电压随着薄膜晶体管的阈值电压漂移而变化；引入一组更低的负压源VSS2来控制第N级下传信号ST(N)，并用第N级下传信号ST(N)来控制第一电路点P(N)或第三电路点K(N)，从而降低第一电路点P(N)或第三电路点K(N)的漏电，确保其电位能够维持得较好。本发明通过设计具有自我补偿功能的下拉维持模块来提高栅极驱动电路长期操作的可靠性，降低阈值电压漂移对栅极驱动电路运作的影响。
以上所述，对于本领域的普通技术人员来说，可以根据本发明的技术方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本发明权利要求的保护范围。

Claims (11)

1.一种具有自我补偿功能的栅极驱动电路，其特征在于，包括：级联的多个GOA单元，第N级GOA单元控制对显示区域第N级水平扫描线(G(N))充电，该第N级GOA单元包括：上拉控制模块、上拉模块、下传模块、第一下拉模块、自举电容模块及下拉维持模块；所述上拉模块、第一下拉模块、自举电容模块、下拉维持电路分别与第N级栅极信号点(Q(N))和该第N级水平扫描线(G(N))电性连接，所述上拉控制模块与下传模块分别与该第N级栅极信号点(Q(N))电性连接，所述下拉维持模块输入第一直流低电压(VSS1)及第二直流低电压(VSS2)；
所述下拉维持模块采用第一下拉维持模块与第二下拉维持模块交替工作构成；
所述第一下拉维持模块包括：第一薄膜晶体管(T1)，其栅极电性连接第一电路点(P(N))，漏极电性连接第N级水平扫描线(G(N))，源极输入第一直流低电压(VSS1)；第二薄膜晶体管(T2)，其栅极电性连接第一电路点(P(N))，漏极电性连接第N级栅极信号点(Q(N))，源极输入第一直流低电压(VSS1)；第三薄膜晶体管(T3)，其栅极电性连接第一低频时钟信号(LC1)或第一高频时钟信号(CK)，漏极电性连接第一低频时钟信号(LC1)或第一高频时钟信号(CK)，源极电性连接第二电路点(S(N))；第四薄膜晶体管(T4)，其栅极电性连接第N级栅极信号点(Q(N))，漏极电性连接第二电路点(S(N))，源极输入第一直流低电压(VSS1)；第五薄膜晶体管(T5)，其栅极电性连接第N-1级下传信号(ST(N-1))，漏极电性连接第一电路点(P(N))，源极输入第一直流低电压(VSS1)；第六薄膜晶体管(T6)，其栅极电性连接第N+1级水平扫描线(G(N+1))，漏极电性连接第一电路点(P(N))，源极电性连接第N级栅极信号点(Q(N))；第七薄膜晶体管(T7)，其栅极电性连接第二低频时钟信号(LC2)或第二高频时钟信号(XCK)，漏极电性连接第一低频时钟信号(LC1)或第一高频时钟信号(CK)，源极电性连接第二电路点(S(N))；第八薄膜晶体管(T8)，其栅极电性连接第N级下传信号(ST(N))，漏极电性连接第一电路点(P(N))，源极输入第一直流低电压(VSS1)；第九薄膜晶体管(T9)，其栅极电性连接第一电路点(P(N))，漏极电性连接第N级下传信号(ST(N))，源极输入第二直流低电压(VSS2)；第一电容(Cst1)，其上极板电性连接第二电路点(S(N))，下极板电性连接第一电路点(P(N))；
所述第二下拉维持模块包括：第十薄膜晶体管(T10)，其栅极电性连接第三电路点(K(N))，漏极电性连接第N级水平扫描线(G(N))，源极输入第一直流低电压(VSS1)；第十一薄膜晶体管(T11)，其栅极电性连接第三电路点(K(N))，漏极电性连接第N级栅极信号点(Q(N))，源极输入第一直流低电压(VSS1)；第十二薄膜晶体管(T12)，其栅极电性连接第二低频时钟信号(LC2)或第二高频时钟信号(XCK)，漏极电性连接第二低频时钟信号(LC2)或第二高频时钟信号(XCK)，源极电性连接第四电路点(T(N))；第十三薄膜晶体管(T13)，其栅极电性连接第N级栅极信号点(Q(N))，漏极电性连接第四电路点(T(N))，源极输入第一直流低电压(VSS1)；第十四薄膜晶体管(T14)，其栅极电性连接第N-1级下传信号(ST(N-1))，漏极电性连接第三电路点(K(N))，源极输入第一直流低电压(VSS1)；第十五薄膜晶体管(T15)，其栅极电性连接第N+1级水平扫描线(G(N+1))，漏极电性连接第三电路点(K(N))，源极电性连接第N级栅极信号点(Q(N))；第十六薄膜晶体管(T16)，其栅极电性连接第一低频时钟信号(LC1)或第一高频时钟信号(CK)，漏极电性连接第二低频时钟信号(LC2)或第二高频时钟信号(XCK)，源极电性连接第四电路点(T(N))；第十七薄膜晶体管(T17)，其栅极电性连接第N级下传信号(ST(N))，漏极电性连接第三电路点(K(N))，源极输入第一直流低电压(VSS1)；第十八薄膜晶体管(T18)，其栅极电性连接第三电路点(K(N))，漏极电性连接第N级下传信号(ST(N))，源极输入第二直流低电压(VSS2)；第二电容(Cst2)，其上极板电性连接第四电路点(T(N))，下极板电性连接第三电路点(K(N))。
2.如权利要求1所述的具有自我补偿功能的栅极驱动电路，其特征在于，所述上拉控制模块包括第十九薄膜晶体管(T19)，其栅极输入来自第N-1级GOA单元的下传信号(ST(N-1))，漏极电性连接于第N-1级水平扫描线(G(N-1))，源极电性连接于该第N级栅极信号点(Q(N))；所述上拉模块包括第二十薄膜晶体管(T20)，其栅极电性连接该第N级栅极信号点(Q(N))，漏极输入第一高频时钟信号(CK)或第二高频时钟信号(XCK)，源极电性连接于第N级水平扫描线(G(N))；所述下传模块包括第二十一薄膜晶体管(T21)，其栅极电性连接该第N级栅极信号点(Q(N))，漏极输入第一高频时钟信号(CK)或第二高频时钟信号(XCK)，源极输出第N级下传信号(ST(N))；所述第一下拉模块包括第二十二薄膜晶体管(T22)，其栅极电性连接第N+2级水平扫描线(G(N+2))，漏极电性连接于第N级水平扫描线(G(N))，源极输入第一直流低电压(VSS1)；第二十三薄膜晶体管(T23)，其栅极电性连接第N+2级水平扫描线(G(N+2))，漏极电性连接于该第N级栅极信号点(Q(N))，源极输入第一直流低电压(VSS1)；所述自举电容模块包括自举电容(Cb)。
3.如权利要求2所述的具有自我补偿功能的栅极驱动电路，其特征在于，所述栅极驱动电路的第一级连接关系中，第五薄膜晶体管(T5)的栅极电性连接于电路启动信号(STV)；第十四薄膜晶体管(T14)的栅极电性连接于电路启动信号(STV)；第十九薄膜晶体管(T19)的栅极和漏极均电性连接于电路启动信号(STV)。
4.如权利要求2所述的具有自我补偿功能的栅极驱动电路，其特征在于，所述栅极驱动电路的最后一级连接关系中，第六薄膜晶体管(T6)的栅极电性连接于电路启动信号(STV)；第十五薄膜晶体管(T15)的栅极电性连接于电路启动信号(STV)；第二十二薄膜晶体管(T22)的栅极电性连接于第二级水平扫描线(G(2))；第二十三薄膜晶体管(T23)的栅极电性连接于第二级水平扫描线(G(2))。
5.如权利要求1所述的具有自我补偿功能的栅极驱动电路，其特征在于，所述第一下拉维持模块还包括：第三电容(Cst3)，其上极板电性连接第一电路点(P(N))，下极板输入第一直流低电压(VSS1)；所述第一下拉维持模块与第二下拉维持模块的电路架构相同。
6.如权利要求1所述的具有自我补偿功能的栅极驱动电路，其特征在于，所述第一下拉维持模块还包括：第二十四薄膜晶体管(T24)，其栅极电性连接第N+1级水平扫描线(G(N+1))，漏极电性连接第二电路点(S(N))，源极输入第一直流低电压(VSS1)；所述第一下拉维持模块与第二下拉维持模块的电路架构相同。
7.如权利要求1所述的具有自我补偿功能的栅极驱动电路，其特征在于，所述第一下拉维持模块还包括：第三电容(Cst3)，其上极板电性连接第一电路点(P(N))，下极板输入第一直流低电压(VSS1)；第二十四薄膜晶体管(T24)，其栅极电性连接第N+1级水平扫描线(G(N+1))，漏极电性连接第二电路点(S(N))，源极输入第一直流低电压(VSS1)；所述第一下拉维持模块与第二下拉维持模块的电路架构相同。
8.如权利要求2所述的具有自我补偿功能的栅极驱动电路，其特征在于，所述第一高频时钟信号(CK)与第二高频时钟信号(XCK)是两个相位完全相反的高频时钟信号源，所述第一低频时钟信号(LC1)与第二低频时钟信号(LC2)是两个相位完全相反的低频信号源。
9.如权利要求2所述的具有自我补偿功能的栅极驱动电路，其特征在于，所述第一下拉模块中第二十二薄膜晶体管(T22)的栅极与第二十三薄膜晶体管(T23)的栅极均电性连接第N+2级水平扫描线(G(N+2))，主要为了实现第N级栅极信号点(Q(N))电位呈三个阶段，第一阶段是上升至一个高电位并维持一段时间，第二阶段在第一阶段的基础上又上升一个高电位并维持一段时间，第三阶段在第二阶段的基础上下降到与第一阶段基本持平的高电位，然后利用三个阶段中的第三阶段进行阈值电压的自我补偿。
10.如权利要求9所述的具有自我补偿功能的栅极驱动电路，其特征在于，所述第N级栅极信号点(Q(N))电位呈三个阶段，其中第三阶段的变化主要受第六薄膜晶体管(T6)或第十五晶体管(T15)的影响。
11.如权利要求1所述的具有自我补偿功能的栅极驱动电路，其特征在于，所述第二直流低电压(VSS2)为负压源，该第二直流低电压(VSS2)的电位低于第一直流低电压(VSS1)。
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL2011867C2 (en) * 2013-11-29 2015-06-01 Jasper Vis Method and device for processing content for display.
CN104392700B (zh) * 2014-11-07 2016-09-14 深圳市华星光电技术有限公司 用于氧化物半导体薄膜晶体管的扫描驱动电路
CN104392701B (zh) * 2014-11-07 2016-09-14 深圳市华星光电技术有限公司 用于氧化物半导体薄膜晶体管的扫描驱动电路
CN104409058B (zh) * 2014-11-14 2017-02-22 深圳市华星光电技术有限公司 一种扫描驱动电路
CN104409056B (zh) * 2014-11-14 2017-01-11 深圳市华星光电技术有限公司 一种扫描驱动电路
CN104409057B (zh) 2014-11-14 2017-09-29 深圳市华星光电技术有限公司 一种扫描驱动电路
CN104464665B (zh) * 2014-12-08 2017-02-22 深圳市华星光电技术有限公司 一种扫描驱动电路
CN104517577B (zh) * 2014-12-30 2016-10-12 深圳市华星光电技术有限公司 液晶显示装置及其栅极驱动器
CN104505050B (zh) * 2014-12-31 2017-02-01 深圳市华星光电技术有限公司 用于氧化物半导体薄膜晶体管的扫描驱动电路
CN105869593B (zh) * 2016-06-01 2018-03-13 深圳市华星光电技术有限公司 一种显示面板及其栅极驱动电路
CN106448592B (zh) * 2016-10-18 2018-11-02 深圳市华星光电技术有限公司 Goa驱动电路及液晶显示装置
CN106297719B (zh) * 2016-10-18 2018-04-20 深圳市华星光电技术有限公司 Goa驱动电路及液晶显示装置
KR102588078B1 (ko) * 2016-11-21 2023-10-13 엘지디스플레이 주식회사 표시장치
US10269318B2 (en) 2017-04-10 2019-04-23 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd Liquid crystal display device and GOA circuit of the same
CN107086028B (zh) * 2017-04-10 2018-11-20 深圳市华星光电半导体显示技术有限公司 液晶显示装置及其goa电路
CN106952615B (zh) * 2017-05-18 2019-02-01 京东方科技集团股份有限公司 一种像素驱动电路及其驱动方法、显示装置
CN107039016B (zh) 2017-06-07 2019-08-13 深圳市华星光电技术有限公司 Goa驱动电路及液晶显示器
CN107808650B (zh) * 2017-11-07 2023-08-01 深圳市华星光电半导体显示技术有限公司 Goa电路
CN107799083B (zh) * 2017-11-17 2020-02-07 武汉华星光电技术有限公司 一种goa电路
CN109935199B (zh) * 2018-07-18 2021-01-26 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路、显示装置及驱动方法
US10665187B2 (en) * 2018-07-20 2020-05-26 Shenzhen China Star Optoelectronics Technology Co., Ltd. GOA circuit and display panel and display device including the same
US10825412B2 (en) * 2018-07-27 2020-11-03 Shenzhen China Star Optoelectronics Technology Co., Ltd. Liquid crystal panel including GOA circuit and driving method thereof
CN109509459B (zh) * 2019-01-25 2020-09-01 深圳市华星光电技术有限公司 Goa电路及显示装置
CN109935191A (zh) * 2019-04-10 2019-06-25 深圳市华星光电技术有限公司 Goa电路及显示面板
US11087713B1 (en) * 2020-08-17 2021-08-10 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Gate driving circuit and display panel

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8209537B2 (en) * 2004-03-30 2012-06-26 Hewlett-Packard Development Company, L.P. Secure information distribution between nodes (network devices)
US7310402B2 (en) * 2005-10-18 2007-12-18 Au Optronics Corporation Gate line drivers for active matrix displays
TWI342544B (en) * 2006-06-30 2011-05-21 Wintek Corp Shift register
JP5079301B2 (ja) * 2006-10-26 2012-11-21 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
KR101344835B1 (ko) * 2006-12-11 2013-12-26 삼성디스플레이 주식회사 게이트 구동 신호 지연을 감소시키는 방법 및 액정 표시장치
EP2174316A1 (en) * 2007-07-24 2010-04-14 Koninklijke Philips Electronics N.V. A shift register circuit having threshold voltage compensation
KR101520807B1 (ko) * 2009-01-05 2015-05-18 삼성디스플레이 주식회사 게이트 구동회로 및 이를 갖는 표시장치
KR101543281B1 (ko) * 2009-02-19 2015-08-11 삼성디스플레이 주식회사 게이트 구동회로 및 이를 구비한 표시 장치
TWI400686B (zh) * 2009-04-08 2013-07-01 Au Optronics Corp 液晶顯示器之移位暫存器
TWI402817B (zh) * 2009-09-07 2013-07-21 Au Optronics Corp 移位暫存器電路與其閘極訊號產生方法
US8537094B2 (en) * 2010-03-24 2013-09-17 Au Optronics Corporation Shift register with low power consumption and liquid crystal display having the same
JP5436335B2 (ja) * 2010-05-25 2014-03-05 三菱電機株式会社 走査線駆動回路
KR101170241B1 (ko) * 2010-06-03 2012-07-31 하이디스 테크놀로지 주식회사 Ｅｐｄ 및 디스플레이 장치의 구동회로
TWI433459B (zh) * 2010-07-08 2014-04-01 Au Optronics Corp 雙向移位暫存器
TWI437822B (zh) * 2010-12-06 2014-05-11 Au Optronics Corp 移位暫存器電路
TWI426486B (zh) * 2010-12-16 2014-02-11 Au Optronics Corp 運用於電荷分享畫素的整合面板型閘極驅動電路
CN202443728U (zh) * 2012-03-05 2012-09-19 京东方科技集团股份有限公司 移位寄存器、栅极驱动器及显示装置
CN102682727B (zh) * 2012-03-09 2014-09-03 北京京东方光电科技有限公司 移位寄存器单元、移位寄存器电路、阵列基板及显示器件
TWI459368B (zh) * 2012-09-14 2014-11-01 Au Optronics Corp 顯示裝置及其閘極信號產生方法
TWI511459B (zh) * 2012-10-11 2015-12-01 Au Optronics Corp 可防止漏電之閘極驅動電路
TWI473059B (zh) * 2013-05-28 2015-02-11 Au Optronics Corp 移位暫存器電路
CN103310755B (zh) * 2013-07-03 2016-01-13 深圳市华星光电技术有限公司 阵列基板行驱动电路
TWI514361B (zh) * 2013-10-03 2015-12-21 Au Optronics Corp 閘極驅動電路
CN103680453B (zh) * 2013-12-20 2015-09-16 深圳市华星光电技术有限公司 阵列基板行驱动电路
CN103700355B (zh) * 2013-12-20 2016-05-04 京东方科技集团股份有限公司 一种移位寄存器单元、栅极驱动电路及显示器件
CN103745700B (zh) * 2013-12-27 2015-10-07 深圳市华星光电技术有限公司 自修复型栅极驱动电路
CN103730094B (zh) * 2013-12-30 2016-02-24 深圳市华星光电技术有限公司 Goa电路结构
CN103761952B (zh) * 2013-12-31 2016-01-27 深圳市华星光电技术有限公司 一种液晶面板的扫描驱动电路、液晶面板和一种驱动方法
CN103928007B (zh) * 2014-04-21 2016-01-20 深圳市华星光电技术有限公司 一种用于液晶显示的goa电路及液晶显示装置
CN104078022B (zh) * 2014-07-17 2016-03-09 深圳市华星光电技术有限公司 具有自我补偿功能的栅极驱动电路
CN104464663B (zh) * 2014-11-03 2017-02-15 深圳市华星光电技术有限公司 低温多晶硅薄膜晶体管goa电路

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