TWI490847B - 閘極驅動電路 - Google Patents

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Description

閘極驅動電路
本發明係有關於一種閘極驅動電路結構，且特別是有關於一種面板內閘極驅動電路。
隨著科技的進展，消費者對液晶顯示器的解析度之需求日益增加，而為製作高解析度的液晶顯示器，業界逐漸採用面板內閘極(gate-in-panel)電路的配置方式。
舉例而言，在採用雙向掃瞄式的八級電路結構中，其所提供之輸出信號如第1圖所示。由第1圖可以很清楚地看出輸出信號Gout(n)與輸出信號Gout(n+2)有所重疊，詳細而言，若參照輸出信號Gout(n)與輸出信號Gout(n+1)之間，則將近有四分之三的部分重疊，如此將導致畫素閃爍，此外，電路之功耗亦將提高。
由此可見，上述現有的方式，顯然仍存在不便與缺陷，而有待改進。為了解決上述問題，相關領域莫不費盡心思來謀求解決之道，但長久以來仍未發展出適當的解決方案。
本發明內容之一目的是在提供一種閘極驅動電路，藉以改善閘極驅動電路級之間輸出信號重疊，而導致畫素閃爍與電路之功耗較高的問題。
為達上述目的，本發明內容之一技術態樣係關於一種閘極驅動電路，此閘極驅動電路包含第一輸入端、第二輸入端、第三輸入端、輸出端、第一電晶體、第二電晶體、第三電晶體、穩壓電路、電容以及下拉電路，進一步而言，第一電晶體包含第一端、控制端以及第二端，第二電晶體包含第一端、控制端以及第二端，第三電晶體包含第一端、控制端以及第二端。於操作上，第一輸入端用以接收第一掃描信號；第二輸入端用以接收第一輸入信號；第三輸入端用以接收第一時脈信號。於結構上，第一電晶體的第一端電性耦接於第一輸入端，第一電晶體的控制端電性耦接於第二輸入端；第二電晶體的第一端電性耦接於第三輸入端，第二電晶體的控制端電性耦接於第一電晶體之第二端，第二電晶體的第二端電性耦接於輸出端；第三電晶體的第一端電性耦接於輸出端，第三電晶體的第二端電性耦接於接地端；穩壓電路電性耦接於第二電晶體之控制端、第三電晶體之控制端以及接地端；電容電性耦接於第二電晶體的控制端與輸出端之間；下拉電路電性耦接於輸出端以及接地端。
根據本發明一實施例，前述閘極驅動電路更包含第四輸入端以及第五輸入端，第四輸入端用以接收第二時脈 信號，而第五輸入端用以接收第一掃描信號。此外，前述下拉電路包含第四電晶體以及第五電晶體，第四電晶體包含第一端、控制端以及第二端，而第五電晶體包含第一端、控制端以及第二端。於結構上，第四電晶體的第一端電性耦接於輸出端，而第四電晶體的控制端電性耦接於第四輸入端；第五電晶體的第一端電性耦接於第四電晶體的第二端，第五電晶體的控制端電性耦接於第五輸入端，而第五電晶體的第二端電性耦接於接地端。
根據本發明另一實施例，前述閘極驅動電路更包含第四輸入端以及第五輸入端，第四輸入端用以接收第二時脈信號，而第五輸入端用以接收第一掃描信號。此外，前述下拉電路包含第四電晶體以及第五電晶體，第四電晶體包含第一端、控制端以及第二端，而第五電晶體包含第一端、控制端以及第二端。於結構上，第四電晶體的第一端電性耦接於輸出端，而第四電晶體的第二端電性耦接於接地端；第五電晶體的第一端電性耦接於第四輸入端，第五電晶體的控制端電性耦接於第五輸入端，而第五電晶體的第二端電性耦接於第四電晶體的控制端。
根據本發明再一實施例，前述第二時脈信號落後第一時脈信號四分之一個週期。
根據本發明又一實施例，於一正向掃瞄期間，第一掃描信號為一邏輯高位準信號。
根據本發明另一實施例，前述閘極驅動電路更包含第六輸入端、第七輸入端以及第六電晶體，第六輸入端用 以接收第二掃描信號，第七輸入端用以接收第二輸入信號，而第六電晶體包含第一端、控制端以及第二端。於結構上，第六電晶體的第一端電性耦接於第六輸入端，第六電晶體的控制端電性耦接於第七輸入端，而第六電晶體的第二端電性耦接於第二電晶體之控制端。
根據本發明再一實施例，前述閘極驅動電路更包含第八輸入端以及第九輸入端，第八輸入端用以接收第三時脈信號，而第九輸入端用以接收第二掃描信號。前述下拉電路包含第七電晶體以及第八電晶體，第七電晶體包含第一端、控制端以及第二端，且第八電晶體包含第一端、控制端以及第二端。於結構上，第七電晶體的第一端電性耦接於輸出端，而第七電晶體的控制端電性耦接於第八輸入端；第八電晶體的第一端電性耦接於第七電晶體的第二端，第八電晶體的控制端電性耦接於第九輸入端，而第八電晶體的第二端電性耦接於接地端。
根據本發明又一實施例，前述閘極驅動電路更包含第八輸入端以及第九輸入端，第八輸入端用以接收第三時脈信號，而第九輸入端用以接收第二掃描信號。前述下拉電路包含第七電晶體以及第八電晶體，第七電晶體包含第一端、控制端以及第二端，且第八電晶體包含第一端、控制端以及第二端。於結構上，第七電晶體的第一端電性耦接於輸出端，而第七電晶體的第二端電性耦接於接地端；第八電晶體的第一端電性耦接於第八輸入端，第八電晶體的控制端電性耦接於第九輸入端，而第八電晶體的第二端 電性耦接於第七電晶體的控制端。
根據本發明另一實施例，前述第三時脈信號落後第一時脈信號四分之一個週期。
根據本發明再一實施例，於一反向掃瞄期間，第二掃描信號為邏輯高位準信號。
120‧‧‧穩壓電路
140‧‧‧下拉電路
160‧‧‧下拉電路
240‧‧‧下拉電路
260‧‧‧下拉電路
IN1‧‧‧第一輸入端
IN2‧‧‧第二輸入端
IN3‧‧‧第三輸入端
IN4‧‧‧第四輸入端
IN5‧‧‧第五輸入端
IN6‧‧‧第六輸入端
IN7‧‧‧第七輸入端
IN8‧‧‧第八輸入端
IN9‧‧‧第九輸入端
IN10‧‧‧第十輸入端
IN11‧‧‧第十一輸入端
Vfwd‧‧‧第一掃描信號
Vbwd‧‧‧第二掃描信號
Gout(n)‧‧‧第一輸入信號
Gout(n+2)‧‧‧輸出信號
T1‧‧‧第一電晶體
T2‧‧‧第二電晶體
T3‧‧‧第三電晶體
T4‧‧‧第四電晶體
T5‧‧‧第五電晶體
T6‧‧‧第六電晶體
T7‧‧‧第七電晶體
T8‧‧‧第八電晶體
T9‧‧‧第九電晶體
T10‧‧‧第十電晶體
C1‧‧‧第一電容
C2‧‧‧第二電容
OUT‧‧‧輸出端
Gout(n+4)‧‧‧第二輸入信號
CK1O‧‧‧第三時脈信號
CK2O‧‧‧第一時脈信號
CK1BO‧‧‧第二時脈信號
VGL‧‧‧接地信號
P‧‧‧節點
Q‧‧‧節點
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：
第1圖係繪示依照本發明一實施例的一種習知技術之閘極驅動電路的操作波形示意圖。
第2圖係繪示依照本發明另一實施例的一種閘極驅動電路之示意圖。
第3圖係繪示依照本發明再一實施例的一種閘極驅動電路之操作波形示意圖。
第4圖係繪示依照本發明又一實施例的一種閘極驅動電路示意圖。
第5圖係繪示依照本發明另一實施方式的一種閘極驅動電路之操作波形示意圖。
首先，請參照第1圖，其係繪示依照本發明一實施例的一種習知技術之閘極驅動電路的操作波形示意圖。如圖所示，習知閘極驅動電路中之第n級與第n+1級電路的 輸出信號Gout(n)與Gout(n+1)有所重疊，其重疊部分佔輸出信號的將近四分之三，若以時間t1至t2為一個時間單位，則上述重疊部分佔了三個單位。為解決閘極驅動電路的閘極驅動電路級之間輸出信號重疊的問題，本發明實施例提出一種創新的電路結構，以期改善畫素閃爍與電路之功耗較高的現象，此電路結構如第2圖所示，其係依照本發明一實施例繪示一種閘極驅動電路的示意圖。
如第2圖所示，本發明實施例之閘極驅動電路包含第一輸入端IN1、第二輸入端IN2、第三輸入端IN3、輸出端OUT、第一電晶體T1、第二電晶體T2、第三電晶體T3、穩壓電路120、第一電容C1以及下拉電路140，進一步而言，第一電晶體T1、第二電晶體T2及第三電晶體T3各自包含第一端、控制端以及第二端。
於操作上，第一輸入端IN1用以接收第一掃描信號Vfwd；第二輸入端IN2用以接收第一輸入信號Gout(n)；第三輸入端IN3用以接收第一時脈信號CK2O；輸出端OUT用以輸出一輸出信號Gout(n+2)。
於結構上，第一電晶體T1的第一端電性耦接於第一輸入端IN1，第一電晶體T1的控制端電性耦接於第二輸入端IN2；第二電晶體T2的第一端電性耦接於第三輸入端IN3，第二電晶體T2的控制端電性耦接於第一電晶體T1之第二端，第二電晶體T2的第二端電性耦接於輸出端OUT；穩壓電路120至少包含第十一輸入端IN11，第十一輸入端IN11用以接收接地信號，或者穩壓電路120透過第 十一輸入端IN11而耦接於接地端，此外，穩壓電路120電性耦接於第二電晶體T2之控制端以及第三電晶體T3之控制端；第三電晶體T3的第一端電性耦接於輸出端OUT，第三電晶體T3的第二端透過穩壓電路120而電性耦接於接地端；第一電容C1電性耦接於第二電晶體T2的控制端與輸出端OUT之間；下拉電路140電性耦接於輸出端OUT以及透過穩壓電路120而電性耦接於接地端。
於實現本發明時，上述電晶體可為金氧半場效應電晶體(metal-oxide-semiconductor field-effect transistor,MOSFET)，而上述電晶體之第一端可選擇性地為汲極或源極其中之一，上述電晶體之第二端可相應地為汲極或源極其中另一，而上述電晶體之控制端可為閘極。然而本發明並不限於此，熟習此技藝者當可選擇性地依照實際需求而採用適當的電子元件。
為使本發明實施例之閘極驅動電路的整體操作更易於理解，請一併參照第2圖與第3圖，其中第3圖係繪示依照本發明再一實施例的一種閘極驅動電路之操作波形示意圖。首先，例示性地說明信號處於正向掃瞄的期間之狀況，此時，第一掃描信號Vfwd為高位準信號。在此，以本發明實施例之閘極驅動電路的第n+2級電路為例，於時間t1至t3期間，第n+2級電路之第二輸入端IN2由前第n級電路之輸出端所接收的第一輸入信號Gout(n)為高位準信號，此時，第一電晶體T1開啟，由第一輸入端IN1所輸入之第一掃描信號Vfwd對第一電容C1進行預先充電，且 Q點的電壓逐漸提升。
於時間t3時，第一輸入信號Gout(n)轉換為低位準信號，第一電晶體T1關閉，由於第一電容C1的放電而將第二電晶體T2開啟，此時第一時脈信號CK2O為高位準信號，第一時脈信號CK2O被提供予輸出端OUT，而由輸出端OUT輸出一輸出信號Gout(n+2)。
於時間t3至t7期間，第三輸入端IN3持續接收第一時脈信號CK2O，原本會由輸出端OUT持續輸出一輸出信號Gout(n+2)，然而，在時間t5時，一第二時脈信號CK1BO轉換為高位準信號，藉使下拉電路140開啟，此時，輸出端OUT接地，因此，輸出端OUT不會輸出前述輸出信號Gout(n+2)。
相較於第1圖所示之習知技術，請參照第3圖，採用本發明實施例之閘極驅動電路中的第n級與第n+1級電路的輸出信號Gout(n)與Gout(n+1)之間重疊部分較少，若採用相同於第1圖所是的習知技術之單位來計算，則上述重疊部分僅佔一個單位。
因此，相較於習知技術，本發明實施例之閘極驅動電路結構得以改善習知閘極驅動電路之輸出信號重疊，而導致畫素閃爍與電路之功耗較高的問題。進一步而言，相較於習知技術，採用本發明實施例之閘極驅動電路結構得以提升畫面的品質，並得以節省將近三分之二的功耗。
詳細而言，請參照第2圖，在本發明實施例的一種電路配置上，閘極驅動電路更包含第四輸入端IN4以及第 五輸入端IN5。第四輸入端IN4用以接收第二時脈信號CK1BO，而第五輸入端IN5用以接收第一掃描信號Vfwd。詳細而言，前述下拉電路140包含第四電晶體T4以及第五電晶體T5，第四電晶體T4與第五電晶體T5各自包含第一端、控制端以及第二端。於結構上，第四電晶體T4的第一端電性耦接於輸出端OUT，而第四電晶體T4的控制端電性耦接於第四輸入端IN4；第五電晶體T5的第一端電性耦接於第四電晶體T4的第二端，第五電晶體T5的控制端電性耦接於第五輸入端IN5，而第五電晶體T5的第二端透過穩壓電路120而電性耦接於接地端。
在本實施例中，請一併參照第2圖與第3圖。在此，閘極驅動電路之操作方式相似於上述正向掃瞄的期間之狀況，首先，於正向掃瞄期間，第一掃描信號Vfwd為高位準信號，因此，第五電晶體T5處於開啟狀態，進一步而言，於時間t5時，輸入第四輸入端IN4的第二時脈信號CK1BO轉換為高位準信號，此時，第四電晶體T4被開啟，從而輸出端OUT透過第四電晶體T4與第五電晶體T5接地，因此，輸出端OUT不會輸出前述輸出信號Gout(n+2)。換言之，由第3圖可知第二時脈信號CK1BO落後第一時脈信號CK2O四分之一個週期，因此，當第一時脈信號CK2O提供予輸出端OUT以作為輸出信號Gout(n+2)並持續四分之一個週期後，第二時脈信號CK1BO致能而開啟下拉電路140，因而拉除第一時脈信號CK2O，藉使輸出端OUT不會輸出前述輸出信號Gout(n+2)，而能實際改善習知面板內閘 極之輸出信號重疊，導致畫素閃爍與電路之功耗較高的問題。
此外，在本發明實施例的另一種電路配置上，請參照第4圖，閘極驅動電路更包含下拉電路240、第四輸入端IN4以及第五輸入端IN5，第四輸入端IN4用以接收第二時脈信號CK1BO，而第五輸入端IN5用以接收第一掃描信號Vfwd。詳細而言，前述下拉電路240包含第四電晶體T4以及第五電晶體T5，第四電晶體T4與第五電晶體T5各自包含第一端、控制端以及第二端。於結構上，第四電晶體T4的第一端電性耦接於輸出端OUT，而第四電晶體T4的第二端透過穩壓電路120而電性耦接於接地端；第五電晶體T5的第一端電性耦接於第四輸入端IN4，第五電晶體T5的控制端電性耦接於第五輸入端IN5，而第五電晶體T5的第二端電性耦接於第四電晶體T4的控制端。
在本實施例中，請一併參照第3圖與第4圖。在此，閘極驅動電路之操作方式相似於上述正向掃瞄的期間之狀況，首先，於正向掃瞄期間，第一掃描信號Vfwd為高位準信號，因此，第五電晶體T5處於開啟狀態，進一步而言，於時間t5時，輸入第四輸入端IN4的第二時脈信號CK1BO轉換為高位準信號，此時，第四電晶體T4透過第五電晶體T5被開啟，從而輸出端OUT透過第四電晶體T4接地，因此，輸出端OUT不會輸出前述輸出信號Gout(n+2)，換言之，由第3圖可知第二時脈信號CK1BO落後第一時脈信號CK2O四分之一個週期，因此，當第一時脈信號CK2O提供 予輸出端OUT以作為輸出信號Gout(n+2)並持續四分之一個週期後，第二時脈信號CK1BO致能而開啟下拉電路240，因而拉除第一時脈信號CK2O，藉使輸出端OUT不會輸出前述輸出信號Gout(n+2)，而能實際改善習知面板內閘極之輸出信號重疊，導致畫素閃爍與電路之功耗較高的問題。
接著，例示性地說明信號處於反向掃瞄的期間之狀況，請參照第2圖，閘極驅動電路更包含下拉電路160、第六輸入端IN6、第七輸入端IN7以及第六電晶體T6，第六輸入端IN6用以接收第二掃描信號Vbwd，第七輸入端IN7用以接收第二輸入信號Gout(n+4)，而第六電晶體T6包含第一端、控制端以及第二端。於結構上，第六電晶體T6的第一端電性耦接於第六輸入端IN6，第六電晶體T6的控制端電性耦接於第七輸入端IN7，而第六電晶體T6的第二端電性耦接於第二電晶體T2之控制端。
為使本發明實施例之閘極驅動電路的整體操作更易於理解，請一併參照第2圖與第5圖，其中第5圖係繪示依照本發明再一實施例的一種閘極驅動電路之操作波形示意圖。首先，當信號處於反向掃瞄的期間，第二掃描信號Vbwd為高位準信號。於時間t3至t5期間，在此，以閘極驅動電路之第n+2級電路為例，其第七輸入端IN7由閘極驅動電路之第n+4級電路的輸出端所接收的第二輸入信號Gout(n+4)為高位準信號，此時，第六電晶體T6開啟，由第六輸入端IN6所輸入之第二掃描信號Vbwd對第一電 容C1進行預先充電，且Q點的電壓逐漸提升。
於時間t5時，第二輸入信號Gout(n+4)轉換為低位準信號，第六電晶體T6關閉，由於第一電容C1的放電而將第二電晶體T2開啟，此時第一時脈信號CK2O為高位準信號，第一時脈信號CK2O被提供予輸出端OUT，而由輸出端OUT輸出一輸出信號Gout(n+2)。
於時間t5至t9期間，第三輸入端IN3持續接收第一時脈信號CK2O，原本也會由輸出端OUT持續輸出一輸出信號Gout(n+2)，然而，在時間t7時，一第三時脈信號CK1O轉換為高位準信號，下拉電路160開啟，此時，輸出端OUT接地，因此，輸出端OUT不會輸出前述輸出信號Gout(n+2)。
如第5圖所示，採用本發明實施例之閘極驅動電路中的第n級與第n+2級電路的輸出信號Gout(n)與Gout(n+2)並未重疊，因此，可明顯得知相較於習知技術，本發明實施例之閘極驅動電路結構得以改善閘極驅動電路之輸出信號重疊，而導致畫素閃爍與電路之功耗較高的問題。
詳細而言，請參照第2圖，在本發明實施例的一種電路配置上，閘極驅動電路更包含下拉電路160、第八輸入端IN8以及第九輸入端IN9，第八輸入端IN8用以接收第三時脈信號CK1O，而第九輸入端IN9用以接收第二掃描信號Vbwd。前述下拉電路160包含第七電晶體T7以及第八電晶體T8，第七電晶體T7與第八電晶體T8各自包含第一端、控制端以及第二端。於結構上，第七電晶體T7的第一 端電性耦接於輸出端OUT，而第七電晶體T7的控制端電性耦接於第八輸入端IN8；第八電晶體T8的第一端電性耦接於第七電晶體T7的第二端，第八電晶體T8的控制端電性耦接於第九輸入端IN9，而第八電晶體T8的第二端透過穩壓電路120而電性耦接於接地端。
在本實施例中，請一併參照第2圖與第5圖。在此，閘極驅動電路之操作方式相似於上述反向掃瞄的期間之狀況，首先，於反向掃瞄期間，第二掃描信號Vbwd為高位準信號，因此，第八電晶體T8處於開啟狀態，進一步而言，於時間t7時，輸入第八輸入端IN8的第三時脈信號CK1O轉換為高位準信號，此時，第七電晶體T7被開啟，從而輸出端OUT透過第七電晶體T7與第八電晶體T8接地，因此，輸出端不會輸出前述輸出信號Gout(n+2)，換言之，由第5圖可以看出第三時脈信號CK1O落後第一時脈信號CK2O四分之一個週期，因此，當第一時脈信號CK2O提供予輸出端OUT以作為輸出信號Gout(n+2)並持續四分之一個週期後，第三時脈信號CK1O致能而開啟下拉電路160，因而拉除第一時脈信號CK2O，藉使輸出端OUT不會輸出前述輸出信號Gout(n+2)，而能實際改善面板內閘極的閘極驅動電路級之間輸出信號重疊，導致畫素閃爍與電路之功耗較高的問題。
此外，在本發明實施例的另一種電路配置上，請參照第4圖，閘極驅動電路更包含下拉電路260、第八輸入端IN8以及第九輸入端IN9，第八輸入端IN8用以接收第三時 脈信號CK1O，而第九輸入端IN9用以接收第二掃描信號Vbwd。前述下拉電路260包含第七電晶體T7以及第八電晶體T8，第七電晶體T7與第八電晶體T8各自包含第一端、控制端以及第二端。於結構上，第七電晶體T7的第一端電性耦接於輸出端OUT，而第七電晶體T7的第二端透過穩壓電路120而電性耦接於接地端；第八電晶體T8的第一端電性耦接於第八輸入端IN8，第八電晶體T8的控制端電性耦接於第九輸入端IN9，而第八電晶體T8的第二端電性耦接於第七電晶體T7的控制端。
在本實施例中，請一併參照第4圖與第5圖。在此，閘極驅動電路之操作方式相似於上述反向掃瞄的期間之狀況，首先，於反向掃瞄期間，第二掃描信號Vbwd為高位準信號，因此，第八電晶體T8處於開啟狀態，進一步而言，於時間t7時，輸入第八輸入端IN8的第三時脈信號CK1O轉換為高位準信號，此時，第七電晶體T7透過第八電晶體T8而被開啟，從而輸出端OUT透過第七電晶體T7接地，因此，輸出端OUT不會輸出前述輸出信號Gout(n+2)。換言之，由第5圖可以看出第三時脈信號CK1O落後第一時脈信號CK2O四分之一個週期，因此，當第一時脈信號CK2O提供予輸出端OUT以作為輸出信號Gout(n+2)並持續四分之一個週期後，第三時脈信號CK1O致能而開啟下拉電路260，因而拉除第一時脈信號CK2O，藉使輸出端OUT不會輸出前述輸出信號Gout(n+2)，而能實際改善面板內閘極的閘極驅動電路級之間輸出信號重疊，導致畫素閃爍與 電路之功耗較高的問題。
此外，如第2圖與第4圖所示之穩壓電路120，其包含第十輸入端IN10、第十一輸入端IN11、第九電晶體T9、第十電晶體T10以及第二電容C2，第十輸入端IN10用以接收第一時脈信號CK2O而第十一輸入端IN11用以接收接地信號VGL，進一步而言，第九電晶體T9與第十電晶體T10各自包含第一端、控制端以及第二端。於結構上，第九電晶體T9之第一端電性耦接於第三電晶體T3之控制端，第九電晶體T9之控制端電性耦接於第二電晶體T2之控制端，而第九電晶體T9之第二端透過第十一輸入端IN11而電性耦接於接地端。另外，第十電晶體T10之第一端電性耦接於第二電晶體T2之控制端，第十電晶體T10之控制端電性耦接於第三電晶體T3之控制端，第十電晶體T10之第二端透過第十一輸入端IN11而電性耦接於接地端。此外，第二電容C2電性耦接於第十輸入端IN10以及第三電晶體T3之控制端之間。
由上述本發明實施方式可知，應用本發明具有下列優點。本發明實施例藉由提供一種閘極驅動電路，藉以改善習知面板內閘極之輸出信號重疊，而導致畫素閃爍與電路之功耗較高的問題。進一步而言，相較於習知技術，採用本發明實施例之閘極驅動電路結構得以提升畫面的品質，並得以節省將近三分之二的功耗。
120‧‧‧穩壓電路
140‧‧‧下拉電路
160‧‧‧下拉電路
IN1‧‧‧第一輸入端
IN2‧‧‧第二輸入端
T1‧‧‧第一電晶體
T2‧‧‧第二電晶體
T3‧‧‧第三電晶體
T4‧‧‧第四電晶體
T5‧‧‧第五電晶體
IN3‧‧‧第三輸入端
IN4‧‧‧第四輸入端
IN5‧‧‧第五輸入端
IN6‧‧‧第六輸入端
IN7‧‧‧第七輸入端
IN8‧‧‧第八輸入端
IN9‧‧‧第九輸入端
IN10‧‧‧第十輸入端
IN11‧‧‧第十一輸入端
Vfwd‧‧‧第一掃描信號
Vbwd‧‧‧第二掃描信號
Gout(n)‧‧‧第一輸入信號
Gout(n+2)‧‧‧輸出信號
Gout(n+4)‧‧‧第二輸入信號
T6‧‧‧第六電晶體
T7‧‧‧第七電晶體
T8‧‧‧第八電晶體
T9‧‧‧第九電晶體
T10‧‧‧第十電晶體
C1‧‧‧第一電容
C2‧‧‧第二電容
OUT‧‧‧輸出端
CK1O‧‧‧第三時脈信號
CK2O‧‧‧第一時脈信號
CK1BO‧‧‧第二時脈信號
VGL‧‧‧接地信號
P‧‧‧節點
Q‧‧‧節點

Claims (10)

  1. 一種閘極驅動電路，包含：一第一輸入端，用以接收一第一掃描信號；一第二輸入端，用以接收一第一輸入信號；一第三輸入端，用以接收一第一時脈信號；一輸出端；一第一電晶體，包含：一第一端，電性耦接於該第一輸入端；一控制端，電性耦接於該第二輸入端；以及一第二端；一第二電晶體，包含：一第一端，電性耦接於該第三輸入端；一控制端，電性耦接於該第一電晶體之該第二端；以及一第二端，電性耦接於該輸出端；一第三電晶體，包含：一第一端，電性耦接於該輸出端；一控制端；以及一第二端，電性耦接於一接地端；一穩壓電路，電性耦接於該第二電晶體之該控制端、該第三電晶體之該控制端以及該接地端；一電容，電性耦接於該第二電晶體的該控制端與該輸出端之間；以及 一下拉電路，電性耦接於該輸出端以及該接地端，並根據一第二時脈信號或一第三時脈信號而開啟，俾以將該輸出端連接至該接地端。
  2. 如請求項1所述之閘極驅動電路，更包含：一第四輸入端，用以接收該第二時脈信號；以及一第五輸入端，用以接收該第一掃描信號；其中該下拉電路包含：一第四電晶體，包含：一第一端，電性耦接於該輸出端；一控制端，電性耦接於該第四輸入端；以及一第二端；以及一第五電晶體，包含：一第一端，電性耦接於該第四電晶體的該第二端；一控制端，電性耦接於該第五輸入端；以及一第二端，電性耦接於該接地端。
  3. 如請求項1所述之閘極驅動電路，更包含：一第四輸入端，用以接收該第二時脈信號；以及一第五輸入端，用以接收該第一掃描信號；其中該下拉電路包含：一第四電晶體，包含： 一第一端，電性耦接於該輸出端；一控制端；以及一第二端，電性耦接於該接地端；以及一第五電晶體，包含：一第一端，電性耦接於該第四輸入端；一控制端，電性耦接於該第五輸入端；以及一第二端，電性耦接於該第四電晶體的該控制端。
  4. 如請求項2或3所述之閘極驅動電路，其中該第二時脈信號落後該第一時脈信號四分之一個週期。
  5. 如請求項2或3所述之閘極驅動電路，其中於一正向掃瞄期間，該第一掃描信號為一邏輯高位準信號。
  6. 如請求項1所述之閘極驅動電路，更包含：一第六輸入端，用以接收一第二掃描信號；一第七輸入端，用以接收一第二輸入信號；以及一第六電晶體，包含：一第一端，電性耦接於該第六輸入端；一控制端，電性耦接於該第七輸入端；以及一第二端，電性耦接於該第二電晶體之該控制端。
  7. 如請求項6所述之閘極驅動電路，更包含：一第八輸入端，用以接收該第三時脈信號；以及一第九輸入端，用以接收一第二掃描信號；其中該下拉電路包含：一第七電晶體，包含：一第一端，電性耦接於該輸出端；一控制端，電性耦接於該第八輸入端；以及一第二端；以及一第八電晶體，包含：一第一端，電性耦接於該第七電晶體的該第二端；一控制端，電性耦接於該第九輸入端；以及一第二端，電性耦接於該接地端。
  8. 如請求項6所述之閘極驅動電路，更包含：一第八輸入端，用以接收該第三時脈信號；以及一第九輸入端，用以接收一第二掃描信號；其中該下拉電路包含：一第七電晶體，包含：一第一端，電性耦接於該輸出端；一控制端；以及一第二端，電性耦接於該接地端；以及一第八電晶體，包含： 一第一端，電性耦接於該第八輸入端；一控制端，電性耦接於該第九輸入端；以及一第二端，電性耦接於該第七電晶體的該控制端。
  9. 如請求項7或8所述之閘極驅動電路，其中該第三時脈信號落後該第一時脈信號四分之一個週期。
  10. 如請求項7或8所述之閘極驅動電路，其中於一反向掃瞄期間，該第二掃描信號為邏輯高位準信號。
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