JP2007013950A - 別途の比例経路を有するクロックデータリカバリループ - Google Patents

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Abstract

【課題】安定性の高いバンバンＣＤＲループを提供すること。
【解決手段】本発明によるクロックデータリカバリループ（３０）は、非線形（例えば、バンバン）位相検出器（３１１）、チャージポンプ（３１）、ＲＣループフィルタ（３２）、および、信号生成器（例えば、電圧制御発振器（ＶＣＯ）（３３））を含む。データ速度が遅いときは、ループ（３０）はチャージポンプ（３１）と、安定な二次挙動を示すループフィルタ（３２）とともに、動作され得る。このとき、ループフィルタ（３２）の抵抗器Ｒは比例経路として機能する。また、別途の比例経路（３１２）も提供され、ＶＣＯ（３３）の制御入力に位相検出器（３１１）の出力を直接提供する。その間、ループフィルタ（３２）の抵抗器Ｒもバイパスされる。データ速度の増加が、三次の影響を生じさせるとき、別途の比例経路（３１２）が二次挙動を維持するように活性化され得る。
【選択図】図３

Description

本発明は、クロックデータリカバリ（ＣＤＲ）のアプリケーションに関する。より特定的には、ループ安定性を改善するための別途の比例経路を有するバンバン（Ｂａｎｇ−Ｂａｎｇ）ＣＤＲループに関する。
デジタルシステムがクロック化されていることは、ほとんど自明である。デジタルシステムで、データ採取する場合、正確なクロックを有することが重要である。これは、データを正確に読み取るために、データアイ（ｄａｔａ ｅｙｅ）の中心にできるだけ近いところで、データ採取が実行できるようにするためである。クロックがデータと一緒に送られてくる場合は、これは比較的易しい。しかしながら、クロックがデータからリカバーされなくてはならない場合、クロックリカバリエラーが生じるため、データアイをサンプル採取の中心とすることは、困難であり得るし、あるいは、信頼性に欠け得る。プログラマブルロジックデバイスでは、回路経路もクロックリカバリ回路網も一人一人のユーザロジックの設計において異なり、このような問題全て、折り込み済みである。
クロックリカバリは、ループ回路（すなわち、位相ロックループ（ＰＬＬ）あるいは遅延ロックループ（ＤＬＬ））を用いて実行されるのが一般的である。ここで、位相検出器は、入力信号とリカバー信号との相変位を検出する。その結果、チャージポンプは、発振器または遅延線（例えば、電圧制御発振器または電流制御発振器）の制御信号（すなわち、電圧または電流）を変え、入力信号とアラインするようにリカバー信号を戻す。制御信号がばらついたり、波状になったりすると、発振器の出力が許容できないほど不安定になり、データ読み込みエラーの原因となるクロックリカバリエラーを起こし得る。
ＣＤＲループの位相検出器の一つのタイプは、非線形位相検出器で、バンバン位相検出器として知られている。バンバン位相検出器が、ＣＤＲループ回路で使われた場合、ループ安定性が、ループフィルタに並列な寄生容量などの容量で、特に高周波数の場合に影響を受け、それは三次の影響となり得る。
安定性の高いバンバンＣＤＲループを提供できるようにすることが、望まれている。
本発明は、異なる周波数範囲または異なるデータ速度範囲で用いられるループに代替経路を提供することで、バンバンＣＤＲループの安定性を向上させる。比較的低い周波数またはデータ速度で、寄生容量の影響が小さいとき、ループは従来様式で、好ましくはＲＣループフィルタとともに、動作する。ループフィルタと並列な寄生容量などの容量の影響は、無視できる。このように、ループは、汎用的な安定な二次ループ（ｓｅｃｏｎｄａｒｙ ｌｏｏｐ）として、動作する。このとき、ループフィルタ抵抗器Ｒは、「比例経路」として作用し、ループコンデンサＣは、「積分経路」として作用する。
高い周波数またはデータ速度の場合、寄生容量などの影響は、より顕著であり、三次の影響を与え、ループ安定性を悪化させ、ループ設計も困難にする。この影響を減らし、安定性を高めるには、ループフィルタの容量を増やしたり、寄生容量などの容量をより小さくしたりすることで行い得る。しかしながら、オフチップ解決策（ループフィルタ内に、大きさが必要とされる大きさであるオフチップコンデンサを用いる）は、利用可能であるが、容量の増加は、大きなコンデンサのデバイス面積要求のため、オンチップ解決策において困難である。
本発明は、より速いデータ速度において別途の比例経路を導入し、広範なデータ速度で、安定に二次モードで動作可能なＣＤＲ回路のオンチップ解決策を提供する。したがって、データ速度が低いとき、上述のように、従来様式で動作する。データ速度が速いとき、ＲＣループフィルタの抵抗器は、バイパスされ得る。これは、単一容量（ＲＣループフィルタの実際のコンデンサと、寄生容量との並列な組合せ）を生成する効果を有し、ループを二次状態に戻す。なぜなら、上述のように、抵抗器は比例経路として機能しているので、抵抗器がバイパスされるとき、バンバン位相検出器のバンバン信号の出力も、また、別途の比例経路上のループ回路の信号生成器（例えば、電圧制御発振器）に直接入力され、チャージポンプとループフィルタをバイパスするからである。小さな周波数ステップを生成するようなサイズにされていることが好ましいバラクタ（その詳細は以下に示される）は、その入力に備えられ、バンバン信号の出力を受け取る。こうして、バンバン位相検出器の出力によって、信号生成器の制御を可能とする。
したがって、本発明に従うと、一次ループ（ｐｒｉｍａｒｙ ｌｏｏｐ）を含むループ回路が提供される。この一次ループは、ループ回路の出力を生成する信号生成器、その出力とデータ信号を入力として受け入れ、少なくとも１つの位相エラー信号を提供する位相検出器、その少なくとも１つの位相エラー信号に応答するチャージポンプ、チャージポンプによって、チャージアップされ、抵抗器とコンデンサとを含むループフィルタであって、ループフィルタの出力を信号生成器の入力として提供するループフィルタ、抵抗器を制御可能なようにバイパスするためのバイパス回路、および、位相エラー信号を直接信号生成器に制御可能なように導くための代替経路を有する。データ速度が遅いとき、抵抗器はループ回路の比例経路として機能するが、データ速度が速いときには、代替経路は別途の比例経路として機能する。二次ループが周波数取得のために、提供され得る。また、ループ回路を動作する方法も提供される。
本発明は、さらに以下の手段を提供する。
（項目１）
広範なデータ速度にわたるクロックデータリカバリ用のループ回路であって、該ループ回路は、
該ループ回路の出力を生成するための信号生成器と、
該出力とデータ信号とを入力として受け入れ、少なくとも１つの位相エラー信号を提供する位相検出器と、
該少なくとも１つの位相エラー信号に応答するチャージポンプと、
該チャージポンプによって、チャージアップされ、抵抗器とコンデンサとを備えるループフィルタであって、ループフィルタの出力を該信号生成器の入力に提供するループフィルタと、
該抵抗器を制御可能なようにバイパスするためのバイパス回路と、
該抵抗器がバイパスされたとき、該位相エラー信号を該信号生成器に制御可能なように導くための代替経路と
を備え、
データ速度が遅いときは、該抵抗器は該ループ回路の比例経路として機能し、
データ速度が速いときは、該代替経路は、別途の比例経路として機能する、ループ回路。
（項目２）
上記信号生成器が、電圧制御発振器を備える、項目１に記載のループ回路。
（項目３）
上記代替経路が、バラクタを備える、項目２に記載のループ回路。
（項目４）
上記位相検出器が、非線形である、項目１に記載のループ回路。
（項目５）
上記非線形位相検出器が、バンバン位相検出器である、項目４に記載のループ回路。
（項目６）
上記信号生成器、上記位相検出器、上記チャージポンプ、上記ループフィルタ、上記バイパス回路、および、上記代替経路が、一次ループを構成し、
上記ループ回路は、さらに、二次ループを備え、
該二次ループは、
上記出力信号を分割するためのフィードバックカウンタと、
該分割された出力信号と基準信号とを入力として受け入れ、位相−周波数エラー信号を出力する位相−周波数検出器と、
該位相エラー信号と該位相−周波数エラー信号とから、上記チャージポンプへの入力として、選択を行うセレクタとを備え、
該セレクタは、周波数取得のために、上記二次ループを活性化する上記周波数−位相エラー信号を選択し、クロックデータリカバリ動作のために、上記一次ループを活性化する上記位相エラー信号を選択する、項目１に記載の回路ループ。
（項目７）
上記セレクタ制御のために、上記基準信号と上記フィードバックカウンタの出力を入力信号として受け入れるロック検出器をさらに備える、項目６に記載のループ回路。
（項目８）
ループ回路を動作する方法であって、
該ループ回路は一次ループを有し、該一次ループは、該ループ回路の出力を生成するための信号生成器と、該出力とデータ信号とを入力として受け入れ、少なくとも１つの位相エラー信号を提供する位相検出器と、該少なくとも１つの位相エラー信号に応答するチャージポンプと、該チャージポンプによってチャージアップされ、抵抗器とコンデンサとを含むループフィルタであって、ループフィルタの出力を該信号生成器の入力に提供するループフィルタと、該抵抗器を制御可能なようにバイパスするためのバイパス回路と、該抵抗器がバイパスされたとき、該位相エラー信号を該信号生成器に制御可能なように導くための代替経路とを含み、
該方法は、
該データ信号の周波数が低いときは、該抵抗器をバイパスしないように該制御可能なバイパス回路を動かし、該位相エラー信号を該信号生成器に導かないように該制御可能な代替経路を動かすことと、
該データ信号の周波数が高いときは、該抵抗器をバイパスするように該制御可能なバイパス回路を動かし、該位相エラー信号を該信号生成器に導くように該制御可能な代替経路を動かすことと
を包含する、方法。
（項目９）
二次ループを供給することであって、該二次ループは、
上記出力信号を分割するためのフィードバックカウンタと、
該分割された出力信号と基準信号とを入力として受け入れ、位相−周波数エラー信号を出力する位相−周波数検出器と、
該位相エラー信号と該位相−周波数エラー信号とから選択し、上記チャージポンプへの入力とするセレクタとを備える、二次ループを供給することと、
上記一次ループの周波数取得範囲に周波数を持ってくるために、上記二次ループを活性化する上記周波数−位相エラー信号を選択するように該セレクタを動かすことと、
上記一次ループの取得範囲に周波数を持ってくると、該位相エラー信号を選択するように、上記一次ループを活性化するように、および該二次ループを不活性にするように、該セレクタを動かすことと
をさらに包含する、項目８に記載の方法。
（摘要）
広範なデータ速度にわたって使われ、二次挙動を維持し得るクロックデータリカバリループは、非線形（例えば、バンバン）位相検出器、チャージポンプ、ＲＣループフィルタ、および、信号生成器（例えば、電圧制御発振器（ＶＣＯ））を含む。データ速度が遅いときは、ループはチャージポンプと、安定な二次挙動を示すループフィルタとともに、動作され得る。このとき、ループフィルタの抵抗器Ｒは比例経路として機能する。別途の比例経路も提供され、ＶＣＯの制御入力に位相検出器の出力を直接提供する。その間、ループフィルタの抵抗器Ｒもバイパスされる。データ速度の増加が、三次の影響を生じさせるとき、別途の比例経路が二次挙動を維持するように活性化され得る。
本発明の上述などの利点は、以下の詳細な記述を、添付図面とともに考慮すると、明らかになる。添付図面において、同じ参照記号は、全体を通して同じ要素を示す。
本発明は、図１〜図４を参照して、以下に述べられる。
図１は、従来型バンバンＣＤＲループ１０を示す。データ１１がバンバン位相検出器１２に入力され、その結果、上／下バンバン制御信号１３がチャージポンプ１４を制御する。抵抗器Ｒ（１５０）とコンデンサＣ１（１５１）を含むチャージポンプ１４は、ループフィルタ１５を充放電する。ループフィルタ１５は、電圧制御発振器（ＶＣＯ）１７のような信号生成器を制御する制御信号１６を提供する。信号生成器の（例えば、ＶＣＯ１７の）出力は、好ましくは、位相検出器１２にフィードバックされる。この位相検出器１２において、その位相は、制御信号１３を生成するために、データ信号１１の位相と比較される。この既知のループにおいて、抵抗器Ｒ（１５０）は、「比例」経路として機能し、コンデンサＣ１（１５１）は、「積分」経路として機能する。
ループ１０での上述の記載は、理想的なケースである。実際には、寄生容量や他の容量（例えば、ＶＣＯ１７への入力によって提供され得るバラクタの容量）、細線で示されるコンデンサＣ２（１５２）の容量が、理想的な場合は、汎用で安定な挙動を示す「二次」ループとして、記述され得るループ１０を、より複雑で、より不安定な挙動を有する「三次」ループにする。
バンバンＣＤＲループ２０の代替的な実施形態を図２に示す。この実施形態において、抵抗器Ｒは、コンデンサＣ（２５１）のみを含むループフィルタ２５から取り除かれる。Ｒの代わりに、別途の比例経路２１が、バンバン位相検出器１２の出力を直接ＶＣＯ１７（または他の信号生成器）の入力に運ぶ。
上述のように、ループ１０において、抵抗器Ｒは比例経路であると考えられ得る。ループ１０、ループ２０のいずれにおいても、比例経路における位相変化がΔθｂで表され、積分経路における位相変化がΔθｉで表されるなら、ループ安定性ξは、ΔθｂとΔθｉの比：
ξ＝Δθｂ／Δθｉ
で、定義され得る。ループ１０において、遅いデータ速度で、Ｃ２の影響が無視できる場合は：
ξ二次＝Δθｂ／Δθｉ＝２ＲＣ１ｆｂａｕｄ
である。ここで、ｆｂａｕｄは、入ってくるデータの周波数またはデータ速度である。ループ２０の場合、
ξ二次＝Δθｂ／Δθｉ＝２Ｃｆｂｂｆｂａｕｄ／（ＩｃｐＫＶＣＯ）
である。ここで、ｆｂｂは位相検出器１２のバンバンステップ周波数、Ｉｃｐはチャージポンプ電流、そして、ＫＶＣＯはＶＣＯのゲインである。寄生容量は、Ｃ１とＣ２が単一コンデンサＣ（２つの並列なキャパシタの組合せ）と化すので、現れない。上記２つの表現を比較すると、低周波数または遅いデータ速度において、ｆｂｂ、より特定的には、ｆｂｂ／（ＩｃｐＫＶＣＯ）が、Ｒの代わりとなり、安定性はＲに比例したままである。
しかしながら、高い周波数または速いデータ速度において、Ｃ２の影響は、もはや無視できず、その存在が影響を及ぼし始め、システムを三次のシステムにする。この結果得られる実効抵抗Ｒｎｅｗと実効容量Ｃｎｅｗを複素数として扱うと、
ＲｎｅｗＣｎｅｗ＝ＲＣ１ ２／（Ｃ１＋Ｃ２＋Ｒ２Ｃ１ ２Ｃ２ω ２）
となる。その結果、
ξ三次＝２ＲｎｅｗＣｎｅｗｆｂａｕｄ
＝２ＲＣ１ ２／（Ｃ１＋Ｃ２＋４π２Ｒ２Ｃ１ ２Ｃ２ｆｂａｕｄ ２）
となる。同様に、
ｆｂｂ＝ＩｃｐＲｎｅｗＫＶＣＯ
＝ＩｃｐＫＶＣＯＲＣ１ ２／（（Ｃ１＋Ｃ２）２＋４π２Ｒ２Ｃ１ ２Ｃ２ ２ｆｂａｕｄ ２）
である。これによって、遅いデータ速度の場合、Ｒに直接に比例していた安定性は、速いデータ速度において、Ｒに反比例することが理解され得る。
三次ループにおいて、比較的遅いデータ速度（例えば、約１Ｇｂｐｓ）で、Ｃ２＝Ｃ１／１０００である場合、ジッタは、仕様の許容範囲内で、Ｒが大きければ大きいほど、不安定の許容範囲は改善される。一方、速いデータ速度の場合、（例えば、約３．１２５Ｇｂｐｓ）で、Ｃ２＝Ｃ１／１０００である場合、ジッタは許容範囲内であることは、めったになく、Ｒを小さくすると、ジッタの許容範囲は改善する。このことが、広範囲のデータ速度に対応する三次ループの設計を難しくしている。
一方、別途の経路を有する二次ループにおいては、ｆｂｂの上限は、自己から生成するハンチングジッタ（ｈｕｎｔｉｎｇ ｊｉｔｔｅｒ）によって決まり、これは、ｆｂｂ／ｆｂａｕｄに比例する。このように、別途の比例経路を有する広範囲でのバンバンＣＤＲループを設計することは、比較的単純で、ｆｂｂ／ｆｂａｕｄを適切な比率、例えば、
ｆｂｂ／ｆｂａｕｄ≒１／１０００
に維持することで、達成され得る。
広範囲でのバンバンＣＤＲ回路３０の好ましい実用的な実施形態は、図３に示される。ＣＤＲ回路３０は、好ましくは、二重ループ構造を用いる。好ましくは、下側の二次ループ３００がスタート時に使われ、上側の一次ループ３１０が捕らえる範囲の周波数に至るまで使われる（少なくともロックが失われるまで）。次いで、一次ループは、クロックデータリカバリに使われる。ループ３００と３１０は、好ましくは、従来型チャージポンプ３１、従来型ＲＣループフィルタ３２、および、ＶＣＯ３３（当業者から明らかなように、電流制御発振器などの他のタイプの信号生成器も、マイナーな変更をともなって使われ得る）を共有する。
ループ３００も、位相−周波数検出器３０１およびフィードバックカウンタ／ディバイダ３０２を含む。カウンタ／ディバイダ３０２は、周波数合成で周知のように、フィードバックされた出力信号をＭで割り、出力周波数をＭで乗ずる。ロック検出器３０３は、好ましくは、フィードバック信号を入力基準信号３０４と比較し、周波数ロックが検出されたとき、マルチプレクサ３４を使ってバンバン位相検出器３１の出力を選んで、回路３０をループ３１０に切り換える。位相ロックが維持されている限りは、ループ３１０が選ばれたままである。
十分に遅い入力データ速度ｆｂａｕｄで、ループ３１０はＲＣループフィルタ３２を従来型の二次ループとして、動作する。しかしながら、ループ３１０は、好ましくは、バンバン位相検出器３１１の出力からＶＣＯ３３の入力に選択的な別途の比例経路３１２も有する。バンバン信号によって直接制御されている小さなバラクタ３１３は、経路３１２に、ＶＣＯ３３（図４参照）の二次周波数制御４２を提供されていることが好ましい。バラクタは、上述した関係、すなわち、ｆｂｂ／ｆｂａｕｄ≒１／１０００に見合う周波数ステップｆｂｂを提供するようなサイズとされていることが好ましい。比例経路３１２が、スイッチ３１４を閉じて活性化されたとき、別途のバイパス経路３１５もスイッチ３１５を閉じて活性化され、ループフィルタ３２の抵抗器Ｒ（１５０）を回路の外に出す。
任意の所定の回路３０は、ある程度のデータ速度（特定回路のパラメータの関数であるデータ速度）まで、安定に予測できる結果をともない、使われ得る。好ましくは、データ速度が超えるまで、ループ３００は、チャージポンプ３１とループフィルタ３２とが従来様式で使われる。しかしながら、データ速度が超えると、抵抗器Ｒ（１５０）をバイパスするために、スイッチ３１３と３１６は閉じられ、二次的挙動を維持するために、別途の比例経路３１２を活性化する。
図４は、本発明に従うループ回路に使われ得るＶＣＯ３３の第一の例示的な実施形態４０を示す。ＶＣＯ４０は、好ましくは相等しい２つのクロス結合された遅延ステージ４１、４２を有する直交リングＶＣＯを有することが好ましい。ＶＣＯ４０は、直交位相クロック４３〜４６を提供することが好ましく、それゆえ、好ましくは、ハーフ速度（ｈａｌｆ ｒａｔｅ）でのバンバンＣＤＲアプリケーションにすることに適する。
ＶＣＯ４０は、２つの制御入力４０１、４０２を有することが好ましい。制御４０１は、好ましくはループフィルタ３２から来る一次制御である。制御４０２は、好ましくはバンバン比例経路から来る二次制御であることが好ましい。一次制御４０１は、ＶＣＯチューニング範囲を決定することが好ましく、二次制御４０２は、（アップ信号ＵＰとダウン信号ＤＮＢとを分離することを好ましくは含み）、バンバンステップ周波数ｆｂｂを決定することが好ましい。ｆｂｂは、上述したように、ＶＣＯの中心周波数の０．１％のオーダーであるため、二次制御４０２のバラクタ４１２のサイズは、このようなステップ周波数を提供するのに、十分な大きさのみが必要である。
図５は、ＶＣＯ３３の本発明に従うループ回路に使われ得る第二の例示的な実施形態５０を示す。ＶＣＯ５０は、一次制御５０１をプロービングする大きなバラクタ５１１と二次制御５０２をプロービングする小さなバラクタ５１２とを有するＬＣタンク５１に基礎を置いていることが好ましい。図に示すように、ＶＣＯ５０は、フル速度でのＣＤＲ動作用に設計されている。しかしながら、ハーフ速度での動作用の直交ＬＣ ＶＣＯ（図示せず）も、直交リングＶＣＯ４０で使われたのと同様な様式で、２つのクロス結合されたステージを有するように設計され得る。
本発明に従うクロックデータリカバリ回路網を組み込んだプログラマブルロジックデバイス（「ＰＬＤ」）６０は、多種類の電子デバイスで使われ得る。一つの可能な使用が、図６に示されるデータ処理システム９００にある。データ処理システム９００は、構成要素であるプロセッサ９０１、メモリ９０２、入出力回路網９０３、および、周辺機器９０４を１つ以上含み得る。これら構成要素は、システムバス９０５によって、一緒に結合されており、エンドユーザのシステム９０７に含まれる回路基板９０６上に集まっている。
システム９００は、コンピュータネットワーク構築、データネットワーク構築、計測手段、ビデオ処理、デジタル信号処理、プログラマブルまたは再プログラマブルロジックの利点を活かした任意のアプリケーションなど、広範なアプリケーションに使われ得る。ＰＬＤ６０は、様々な異なるロジック機能の実行に用いられ得る。例えば、ＰＬＤ６０は、プロセッサ９０１と連携して機能するプロセッサまたは制御装置として、設計され得る。ＰＬＤ６０は、システム９００内の共有リソースへのアクセス決定を行うアービター（ａｒｂｉｔｅｒ）としても使われ得る。また、別の例としては、ＰＬＤ６０は、プロセッサ９０１とシステム９００内の他の構成要素の一つとの間のインターフェースとして設計され得る。システム９００は、単に例示的なものに過ぎず、本発明の真の範囲と精神は、以下に示す特許請求の範囲によって意図されることには、注意するべきである。
様々な技術が、上記で述べ、本発明に組み込まれるＰＬＤ６０を実行するために、使われ得る。
上述したことは、本発明の原理の例証に過ぎないこと、当業者なら本発明の範囲と精神から逸脱することなく、多数の変更も可能であり得ること、さらに、本発明は以下に記す特許請求の範囲によってのみ限定されることは、理解されるべきである。
従来型ＲＣループフィルタを有するバンバンＣＤＲループの模式図である。 明白な別途の比例経路を有するバンバンＣＤＲループの模式図である。 本発明に従うバンバンＣＤＲループの好ましい実施形態および周波数取得ループを含む回路の模式図である。 本発明で使われ得る２つの制御入力を有する例示的な一次電圧制御発振器の模式図である。 本発明で使われ得る２つの制御入力を有する例示的な二次電圧制御発振器の模式図である。 本発明を組み込んだプログラマブルロジックデバイスを含むシステムの模式図である。
符号の説明
３０ バンバンクロックデータリカバリ（ＣＤＲ）回路
３１ チャージポンプ
３２ ＲＣループフィルタ
３３ 電圧制御発振器（ＶＣＯ）
３４ マルチプレクサ
３００ 二次ループ
３０４ 基準信号
３１０ 一次ループ
３１１ バンバン位相検出器
３１２ 別途の比例経路
３１３ バラクタ
３１５ バイパス経路
Ｒ 抵抗器
Ｃ コンデンサ

Claims (9)

  1. 広範なデータ速度にわたるクロックデータリカバリ用のループ回路であって、該ループ回路は、
    該ループ回路の出力を生成するための信号生成器と、
    該出力とデータ信号とを入力として受け入れ、少なくとも１つの位相エラー信号を提供する位相検出器と、
    該少なくとも１つの位相エラー信号に応答するチャージポンプと、
    該チャージポンプによって、チャージアップされ、抵抗器とコンデンサとを備えるループフィルタであって、ループフィルタの出力を該信号生成器の入力に提供するループフィルタと、
    該抵抗器を制御可能なようにバイパスするためのバイパス回路と、
    該抵抗器がバイパスされたとき、該位相エラー信号を該信号生成器に制御可能なように導くための代替経路と
    を備え、
    データ速度が遅いときは、該抵抗器は該ループ回路の比例経路として機能し、
    データ速度が速いときは、該代替経路は、別途の比例経路として機能する、ループ回路。
  2. 前記信号生成器が、電圧制御発振器を備える、請求項１に記載のループ回路。
  3. 前記代替経路が、バラクタを備える、請求項２に記載のループ回路。
  4. 前記位相検出器が、非線形である、請求項１に記載のループ回路。
  5. 前記非線形位相検出器が、バンバン位相検出器である、請求項４に記載のループ回路。
  6. 前記信号生成器、前記位相検出器、前記チャージポンプ、前記ループフィルタ、前記バイパス回路、および、前記代替経路が、一次ループを構成し、
    前記ループ回路は、さらに、二次ループを備え、
    該二次ループは、
    前記出力信号を分割するためのフィードバックカウンタと、
    該分割された出力信号と基準信号とを入力として受け入れ、位相−周波数エラー信号を出力する位相−周波数検出器と、
    該位相エラー信号と該位相−周波数エラー信号とから、前記チャージポンプへの入力として、選択を行うセレクタとを備え、
    該セレクタは、周波数取得のために、前記二次ループを活性化する前記周波数−位相エラー信号を選択し、クロックデータリカバリ動作のために、前記一次ループを活性化する前記位相エラー信号を選択する、請求項１に記載の回路ループ。
  7. 前記セレクタ制御のために、前記基準信号と前記フィードバックカウンタの出力を入力信号として受け入れるロック検出器をさらに備える、請求項６に記載のループ回路。
  8. ループ回路を動作する方法であって、
    該ループ回路は一次ループを有し、該一次ループは、該ループ回路の出力を生成するための信号生成器と、該出力とデータ信号とを入力として受け入れ、少なくとも１つの位相エラー信号を提供する位相検出器と、該少なくとも１つの位相エラー信号に応答するチャージポンプと、該チャージポンプによってチャージアップされ、抵抗器とコンデンサとを含むループフィルタであって、ループフィルタの出力を該信号生成器の入力に提供するループフィルタと、該抵抗器を制御可能なようにバイパスするためのバイパス回路と、該抵抗器がバイパスされたとき、該位相エラー信号を該信号生成器に制御可能なように導くための代替経路とを含み、
    該方法は、
    該データ信号の周波数が低いときは、該抵抗器をバイパスしないように該制御可能なバイパス回路を動かし、該位相エラー信号を該信号生成器に導かないように該制御可能な代替経路を動かすことと、
    該データ信号の周波数が高いときは、該抵抗器をバイパスするように該制御可能なバイパス回路を動かし、該位相エラー信号を該信号生成器に導くように該制御可能な代替経路を動かすことと
    を包含する、方法。
  9. 二次ループを供給することであって、該二次ループは、
    前記出力信号を分割するためのフィードバックカウンタと、
    該分割された出力信号と基準信号とを入力として受け入れ、位相−周波数エラー信号を出力する位相−周波数検出器と、
    該位相エラー信号と該位相−周波数エラー信号とから選択し、前記チャージポンプへの入力とするセレクタとを備える、二次ループを供給することと、
    前記一次ループの周波数取得範囲に周波数を持ってくるために、前記二次ループを活性化する前記周波数−位相エラー信号を選択するように該セレクタを動かすことと、
    前記一次ループの取得範囲に周波数を持ってくると、該位相エラー信号を選択するように、前記一次ループを活性化するように、および該二次ループを不活性にするように、該セレクタを動かすことと
    をさらに包含する、請求項８に記載の方法。
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