CN104821823B - 用于发起故障保持状态的装置和方法 - Google Patents

Abstract

本发明涉及用于对信号中断的快速充电泵的保持的装置和方法。在某些配置中，时钟发生器***包括锁相环(PLL)、快速检测电路和电耦合到PLL的环路滤波器的输入端的开关。快速检测电路相对快速地检测PLL的输入信号何时丢失。快速检测电路能够快速地检测相位锁定的损失，并可以将PLL置于故障保持，使得由PLL产生的时钟信号的频率保持在可接受范围之内。

Description

用于发起故障保持状态的装置和方法

相关申请的交叉参考

本公开根据35USC§119(e)请求于2014年2月4日提交的美国临时 申请No.61/935669的权益，在此通过引用并入本文。

本申请涉及***提交的标题为SYSTEM READY IN A CLOCK DISTRIBUTION CHIP、序列号________________[代理人案卷号 ADHIT.019A]和***提交的标题为APPARATUS ANDMETHODS FOR PHASE-LOCKED LOOPS WITH SOFT TRANSITION FROM HOLDOVER TOREACQUIRING PHASE LOCK、序列号 ________________[代理人案卷号ADHIT.044A]的共同未决申请以及 2014年2月4日提交的标题为SYSTEM READY IN A CLOCK DISTRIBUTIONCHIP,序列号61/935,510[代理人案卷号ADHIT.019PR 和2014年1月31日提交的标题为JITTER ATTENUATOR CIRCUIT WITH SOFT TRANSITION FROM HOLD-OVER TO RE-ACQUIRINGPHASE LOCK,序列号61/933,971[代理人案卷号ADHIT.044PR]的共同 未决申请，其每一个的公开内容在此全文引入。

技术领域

本发明实施例涉及电子电路，并且更具体地，涉及时钟发生器电子 电路。

背景技术

时钟发生器***经常包括锁相环(PLL)，以锁定电压控制振荡器 (VCO)为呼入基准时钟信号的相位。高精确度可调谐晶体振荡器(VCXO)可以锁相到相对嘈杂的参考时钟信号。

发明内容

一个实施例包括一种装置，其中该装置包括：检测电路，被配置为 确定在锁相环或延迟锁定环中是否存在非典型量的相位误差；和故障保 持电路，被配置为进入其中频率/延迟控制信号被保持稳定的故障保持状 态，其中，当检测器电路已经确定存在非典型量的相位误差时，不同步 启动故障保持状态。

一个实施例包括发起故障保持状态的方法，其中该方法包括确定在 锁相环或延迟锁定环中是否存在非典型量的相位误差；并进入其中频率/ 延迟控制信号被保持稳定的故障保持状态，其中，当检测器电路已经确 定存在非典型量的相位误差时，不同步启动故障保持状态。

一个实施例包括一种装置，其中该装置包括：装置，用于确定在锁 相环或延迟锁定环中是否存在非典型量的相位误差；和装置，用于进入 其中频率/延迟控制信号被保持稳定的故障保持状态，其中，当检测器电 路已经确定存在非典型量的相位误差时，不同步启动故障保持状态。

一个实施例包括一种装置，其中，所述装置包括检测器电路，经配 置为基于锁相环PLL的相位检测器的输出确定是否存在大于阈值量的相 位误差；和故障保持电路，被配置成发起其中PLL的压控振荡器(VCO) 的控制电压被保持稳定的保持状态，其中当检测器电路已确定大于所述 预定阈值量的相位误差存在时，启动故障保持状态。

附图说明

这些附图和本文相关的描述提供说明本发明的具体实施方式，并不 意在限制。

图1是根据本文教导的使用抖动衰减和时钟发生电路的示例***的 示意图。

图2是根据一个实施例的具有快速检测的PLL的示意图。

图3是示出根据一个实施例的PLL中的快速检测电路的连接的示意 图。

图4是对应于一个实施例的一个条件的时序图。

图5是对应于一个实施例的另一条件的时序图。

图6是示出根据一个实施例的PLL中的快速检测电路和训练电路的 连接的示意图。

图7是示出根据一个实施例的PLL中快速检测电路和DSM(Δ-Σ调 制)前馈校正电路的连接的示意图。

图8是根据另一个实施例的具有快速检测的电路的PLL的示意图。

具体实施方式

实施例的以下详细描述中提出了本发明的具体实施例的各种描述。 然而，本发明可以以许多不同方式实现，如由权利要求书定义和涵盖。 在本说明书中，参考附图，其中类似的参考数字可以指示相同或功能相 似的元件。

在网络中操作的通信***可需要从噪声数据或信号源得到稳定的时 钟基准。例如，该时钟基准可以是来自于数据流和时钟数据恢复电路。 典型地，PLL(锁相环)用于通过相位锁定到数据流信号中的嵌入时钟信 号而产生本地时钟信号。在其中数据流的信号是间歇和/或嘈杂的情况下， 故障保持电路可用于以方式三态PLL环路，使得PLL工作在开环配置， 并保持相对恒定的频率。三种状态也可以称为三态。该开环情况也可以 被称为故障保持。虽然在PLL的上下文中描述，本文中公开的原理和优 点也适用于延迟锁定环(DLL)。尽管PLL上下文所述，但是本文公开的 原理和优点也适用于延迟锁定环(DLL)。

在一个实施例中，当电路处于三态时，该电路的输出处于高阻抗的 状态。当数据流信号丢失周期期间，高阻抗输出可以在PLL滤波器输入 环路有效地打开PLL。当该数据流的基准信号丢失时，控制电路可以检 测到损失，并提供控制信号以不同步启动故障保持。这允许由PLL产生 的时钟信号保持相对稳定，并且允许时间切换到替代参考信号。在数据流的参考或替代参考被检测之后，控制电路可以改变故障保持电路的状 态，使得PLL再次操作为锁定到数据流信号的闭环。

在一个实施例中，检测电路可用于确定该数据流的基准信号的可用 性，并确定是否需要故障保持；一旦检测到数据流的基准信号丢失，控 制信号将PLL置于故障保持。在替代实施例中，锁定检测电路可以监视 是否存在相对大量的相位误差，并然后将PLL置于故障保持。

在常规的***中，检测数据流基准信号的损失并然后启动故障保持 花费的时间较多，诸如大于PLL的几个时钟周期。同样地，检测锁定状 态并然后启动故障保持的时间周期也可以大于PLL的多个时钟周期。如 果当基准时钟丢失时PLL经过多个时钟周期，则PLL输出频率可以在指 定频率范围外漂移。

因此，检测电路响应时间相对于PLL的多个时钟周期的限制可以在 故障保持的开始导致PLL输出信号的错误。而且，在严格定时约束下， 该错误对于某些应用和/或时钟***是不可接受的。举例来说，由于误差， 频率扰动可引起存储缓冲器的溢出或下溢。

本文描述的设备和方法可以快速检测信号中断，使得PLL的电荷泵 可以是三态或置于高阻抗，使得PLL的VCO的频率控制电压保持相对 稳定，或延迟控制信号至DLL的延迟线。快速电荷泵三态电路可包括连 接到PLL环路的快速检测电路以监测多个信号，以使可以相对快速地检 测数据流参考信号的丢失，例如(但不限于)其发生的几个门延迟之内，通常纳秒。

图1是具有时钟发生电路102的通信***100的示意图。通信*** 100示出代表性的时钟产生电路102接收多个输入时钟信号RCLK0、 RCLK1和RCLKN。输入时钟信号的数目可以是两个或更多个，并且可 以在很宽范围内变化。所述多个输入时钟信号RCLK0、RCLK1和RCLKN 可以从一个或多个时钟和数据恢复(CDR)电路104导出。CDR电路104 可用于高速网络，例如光网络。这种网络的例子包括(但不限于)SONET 和SDH。多个输入时钟信号RCLK0、RLCK1和RCLKN分别被象征性 地表示为第一发生器106、第二发生器108和第三发生器110的输出。时 钟产生电路102可以锁相可调振荡器VCXO 112的输出为输入时钟信号 RCLK0、RCLK1和RCLKN的选定一个，这在本文中称为主参考时钟信 号。另一输入时钟信号可以作为备用的输入时钟信号，所选择的时钟信 号变得无效，诸如通过成为不可用的。在一个实施例中，可调谐振荡器 VCXO 112对应于高精确度的可调谐晶体振荡器。

该时钟发生电路102可以使用该清洁并锁定的VCXO为基础进行进 一步时钟倍增，以提供和分发相对稳定的高频低抖动时钟信号，作为到 通信***100的其他元件的时钟输出，其可包括例如下列的一种或多种： 串行/解串器(SERDES)模块114、数字信号处理器(DSP)116、模拟 数字转换器ADC 118、数模转换器120、系列下游分频器122、示出I乘 法器124和Q乘法器126的IQ解调器。其他下游时钟CLK1、CLK2、 至CLK14可以通过分频从时钟生成电路102的时钟信号输出得出；和I 乘法器124和Q乘法器126可以代表使用来自时钟发生电路102的时钟 信号解调的同相(I)和正交相位(Q)信号。

图1所示的通信***的组成部分应使用稳定的信号；然而，多个输 入时钟信号RCLK0、RCLK1和RCLKN可以相对嘈杂，并可受到间歇断 线或不连续性的损害。例如，承载用于产生输入时钟信号的特定信号的 电缆可被拔出或参与发送或处理该信号的一块硬件可发生故障。时钟产 生电路102可以包括相对低的环路带宽的PLL，以相位锁定可调振荡器(如高精密调谐晶体振荡器或VCXO)112到对这些基准中的一个。可调 振荡器VCXO 112可以是电压控制振荡器(VCO)。当环路带宽较低时， 基准时钟信号的相位噪声被抑制，并且输出相位噪声可以大约是可调振 荡器VCXO 112，使得低环路带宽的PLL用作抖动衰减器，为第二阶段 提供干净的本地参考时钟，低噪音宽带PLL。

当主参考时钟信号RCLK0被识别为无效时，时钟发生电路102中的 快速检测电路提供控制信号，以快速将低环路带宽PLL置于故障保持状 态，这可以是高阻抗开环条件。在一个实施例中，在低环路带宽的PLL 已完成相当多的时钟周期之前，快速检测的标准是基准时钟信号的损失 的检测。在某些实施例中，快速检测发生在时钟周期中，如几纳秒范围内。以这种方式，在调谐振荡器112的控制输入端的调谐电压可以保持 在以前的值，它控制可调振荡器VCXO 112的输出信号的频率在不连续 性发生之前接近原始频率的一定值。

图2是根据一个实施例的具有快速检测电路220的PLL 200的示意 图。参照图1的实施例的讨论，PLL 200可以是设计成抖动衰减的低环带 宽PLL。锁相环200包括多路复用器(MUX)202，其可以接收多个输 入时钟信号RCLK0、RCLK1和RCLKN，并且可以从多个输入时钟信号 RCLK0，RCLK1和RCLKN，基准信号REF选择为输出。该PLL 200还 包括压控振荡器(VCO)216，其可以是可调谐的振荡器VCXO 112(图 1)以提供输出时钟信号LCLK，它可以是抖动衰减器的本地时钟信号。 分频器电路218可以接收输出时钟信号LCLK，并且可以产生比该输出 时钟信号LCLK具有更低频率的分频输出时钟信号DVCO。以这种方式， 输出时钟信号LCLK的频率可以由分频器电路218的某些分频数字N编 程，其有效地将输出时钟信号LCLK的频率提高N。在一些替代实施例 中，在多路复用器202和相频检测器(PFD)204之间可以有另一个分频 器电路，以分压所述输出时钟信号LCLK。在一些实施例中，分频电路 218可以是可选的或不存在。

该相频检测器(PFD)204比较分频输出时钟信号DVCO和基准信 号REF。相对于基准信号REF，该相频检测器204检测分频输出时钟信 号DVCO的相位。该相频检测器204提供泵上升信号UP和泵下降信号 DN到电荷泵206，其可在电荷泵206的输出节点供应或吸收电流。电荷 泵206的输出节点电连接到环路过滤器208的输入节点，其中确立过滤 器的输入电压CPO。在图示的实施例中，环路滤波器208A具有第一电 容器C1210、第一电阻器R1212、以及连接作为无源比例积分(PI)环 路滤波器的第二电容器C2214。对于这种情况，在电压控制振荡器216 的输入端的电压被称为调谐端口电压，对应于滤波器输入电压CPO并控 制VCO216的输出时钟信号LCLK的频率。

PLL 200进一步包括电路以监控多个输入时钟信号RCLK0、RCLK1 和RCLKN，以便确定基准信号REF何时变为无效。信号检测电路226 的损耗可以监控多个输入时钟信号RCLK0，RCLK1和RCLKN以提供参 考中断信号X1，指示一个或多个的多个输入时钟信号RCLK0，RCLK1 和RCLKN存在或不存在。锁定检测电路224可监视PLL 200是否处于 锁定相位，并提供表示PLL 200何时失去相位锁定的锁定控制信号X2。 然而，参考中断信号X1和锁控制信号X2可以相对较慢对变化的情况作 出反应。例如，检测电路226的损失可以彼此比较选择的输入时钟信号 以确定是否丢失。这个过程可需要输入时钟信号的多个时钟周期。根据 由分频电路218的分频，基准中断信号X1和锁控制信号X2在改变状态 之前可需要花费输出时钟信号Lclk的超过20个时钟周期。在较长的一段 时间内，PLL 200可以锁定到无效信号或不希望地漂移到不希望的频率， 并且通过PLL 200进入保持时间，PLL 200可具有超出规定范围的频率的 输出时钟信号LCLK。有利地，PLL 200还包括快速检测电路220，以提 供具有期望快速特性的故障保持控制信号TRI，以在PLL 200有机会明 显漂移之前接合故障保持。在所示实施例中，当快速检测电路220在PFD 204的输出检测到相对大的相位误差时，快速检测电路220有利地不同步 启动故障保持状态的电荷泵206。故障保持状态可以基于***的已知状态 来保持。例如，当已知参照信号通过检测电路226的信号损失和基准中 断信号X1而不存在时，控制器222可以保持故障保持状态。

快速检测图2的电路220可以分析该泵上升信号UP与泵下降信号 DN，以确定PLL200转换何时呈现非典型量的相位误差，这与锁定状态 不一致。如果PLL 200被锁定，以及该较大错误条件被检测到，这是失 败参考的早期迹象，以及电路需要尽早采取行动到三态或开路电荷泵(保 持状态)。示出的快速检测电路220使用第一OR门228和逻辑时间检测 电路230实施。然而，各种替代电路存在。在第一OR门228的第一输 入节点接收泵上升信号UP，并在第一OR门228的第二输入节点接收泵 下降信号DN。泵上升信号UP和泵下降信号DN的逻辑OR操作可以提 供触发脉冲信号UOD，作为到逻辑时间检测电路230的输入。逻辑时间 检测电路230的一个实施例稍后结合图3更详细地示出。示出快速检测 电路220的操作的波形显示在图4和5。

逻辑时间检测电路230可以相对于阈值时间延迟τ_th逻辑比较触发脉 冲信号UOD的时序特性，诸如脉冲宽度，并产生逻辑比较器输出信号 PHE。当PLL 200处于相对低的相位误差的锁定相位时，触发脉冲信号 UOD的定时特性将显示出相对于该阈值时间延迟τ_th的图案，并且所述逻 辑比较器输出信号PHE将保持在一个状态，诸如稍后结合图4所述的逻 辑低状态。然而，当基准信号REF变为无效时，触发脉冲信号UOD的 定时特性(诸如，脉冲宽度)相对快速的变化；这依次又可导致逻辑比 较器输出信号PHE为过渡逻辑状态。比起输出时钟信号LCLK的时钟周 期的周期，逻辑比较器输出信号PHE的过渡可以相对快速地被触发(诸 如，在几个门延迟)。

快速检测电路220还包括第一AND门232，其可以执行逻辑比较器 输出信号PHE和第一允许信号X3的逻辑AND。此外，快速检测电路220 包括第二OR门234，其向电荷泵206提供故障保持控制信号TRI。第二 OR门234可以执行第一与门232的输出和强迫信号X4的逻辑OR操作， 它可用于在已被触发后保持三态或故障保持状态。

图2的快速检测电路220激活故障保持控制信号TRI到电荷泵206。 保持控制信号可以依次有效地开路电荷泵206的输出，并将PLL 200置 于保持状态。应该理解，开放的电路可包括相对高的电阻状态。如图2 所示，故障保持控制信号TRI取决于逻辑比较器输出信号PHE以及第一 使能信号X3和强迫信号X4。当PLL 200获取相位锁定时，第一允许信 号X3用于在启动期间禁用快速检测电路220。控制器222可以基于所述 PLL 200的状态在第一使能信号X3提供逻辑低和在第二启动信号X4上 提供逻辑高。例如，在PLL 200获取相位锁定之后，则快速检测电路220 可以通过在第一使能信号X3上提供逻辑高并在强迫信号X4上提供逻辑 低而被启用。

此外，当快速检测电路220指示从相位锁定到不具有相位锁定的过 渡，这最终将由控制器222识别，其可以断言强迫信号X4，以迫使第二 OR门234在相对长的一段时间保持故障保持，并可以作为锁存以保持所 述保持状态。例如，控制器222可任选地包括由所述逻辑比较器输出信 号PHE设置的触发器或锁存并用于产生强迫信号X4。控制器222可以 实施为由处理器、由硬件，或由软件/固件指令和硬件的组合执行的软件/ 固件。

例如，一旦确定从其他多个输入时钟信号RCLK0，RCLK1和RLCKN 中选择的时钟信号可用于提供和更新基准信号REF时，控制器222可以 移除第一使能信号X3和强制信号X4，以便从故障保持删除***，并允 许重新获取。一旦PLL 200重新获取具有新的基准信号REF的相位锁定 时，控制器222可以通过断言启动信号X3而重新启用快速检测电路220。 以这种方式，快速检测电路220可以快速基于所述泵上升信号UP和泵下 降信号DN从锁相再次转换为故障保持。

控制器222可以根据附加信息控制第一允许信号X3和强迫信号X4。 例如，如图2所示，控制器222可以接收参照中断信号X1、锁定检测信 号X2和逻辑比较器输出信号PHE，以确定第一使能信号X3和强迫信号 X4的适当状态。

图3是示出根据一个实施例的PLL中的快速检测电路220的连接的 示意图。图3还示出了相频检测器204、逻辑时间检测电路230和电荷泵 206的一个实施例的进一步的细节。相位频率检测器204可包括由基准信 号REF计时的第一D型触发器302和由划分输出时钟信号DVCO计时 的第二D触发器306。具有复位时间延迟τ_rst的复位AND门304接收泵 上升信号UP和泵下降信号DN，并提供复位信号RST到第一D触发器 302和第二D触发器306。

图3还示出了电荷泵206的进一步细节。在示出的实施例中，电荷 泵206包括高侧电流源308，其当泵上升信号UP为逻辑高时产生电流到 节点CPS，以及低压侧电流源310，其当泵下降信号DN是逻辑高时吸收 来自所述节点的CPS电流。低侧电流源310的第一节点可以电连接到地 面，以及高侧电流源308的第一节点可电连接到电源(VDD)。此外，第 一开关312电连接在电荷泵206的输出节点和公共节点之间，所述公共 节点电连接低压侧电流源310的第二节点和高侧电流源308的第二节点。 第一开关312进一步接收三态控制信号TRI，其可控制开关被电打开或 关闭。例如，当故障保持控制信号TRI是逻辑高时，则第一开关312可 以被打开以将锁相环置于故障保持。

图3进一步示出逻辑时间检测电路230的逻辑电路实现的示例，所 述逻辑时间检测电路230包括第一延迟块314和第三AND门316。该触 发脉冲信号UOD从第一OR门228提供到第一延迟块314的输入端和第 三AND门316的第一输入。第一延迟块314提供和触发脉冲信号UOD 具有相同波形的延迟脉冲信号UODT，但由阈延迟时间τth延迟。延迟脉 冲信号UODT被提供给第三AND门316的第二输入端。

图4是对应于一个实施例的一个条件的时序图。在图2的PLL 200 中，时序图可对应于图3的实施例中图3的实施例。在本实施例中，PLL 200处于锁定相位，具有在基准信号REF和分频输出时钟信号DVCO之 间相对小的相位误差。该时序图显示了基准信号REF、分频输出时钟信 号DVCO、复位信号RST、泵上升信号UP、泵下降信号DN、触发脉冲 信号UOD、延迟脉冲信号UODT、逻辑比较器输出信号PHE。具有一相 位频率检测器204和电荷泵206的PLL中的相位锁定原理被确立，并应 该在PLL领域中的实施的那些可以理解。

当PLL 200处于锁相时，闭合反馈回路调节滤波器输入电压CPO， 以改变压控振荡器216(图2)的频率。图4中的波形与锁相一致，并且 图3的相位频率检测器204提供复位时间延迟量τ_rst的延迟，而第一延迟 块314提供阈值时间延迟量τ_th的延迟。基准信号REF和分频输出时钟信 号DVCO到达具有相对较低相位误差的相位频率检测器204。在图4的 示例中，基准信号REF的上升沿早于分频时钟信号DVCO的上升沿到达， 以及基准信号REF的上升沿置位所述泵上升信号UP，以增加过滤器的 输入电压CPO，这增加了输出时钟信号LCLK的频率。分割输出时钟信 号DVCO的上升沿然后到达并且通过复位AND门304，并复位触发器302、306。关于PLL设计的理论和实践，，在环路滤波器的输入节点加和 减的电荷量在相位锁定期间相加为零；和PLL 200保持泵向上信号UP 和向下泵信号DN的波形，以便保持过滤器输入电压CPO或DLL、延迟 线常数的选择垫为常数。当PLL 200工作在相位锁定时，基准信号REF 和分频输出时钟信号DVCO大致在同一时间到达相位频率检测器204， 泵上升信号UP和泵下降信号DN可以宽度大致相等并在时间上一致。

正如前面讨论的，相对于图2和图3，触发脉冲信号UOD的行为取 决于触发脉冲信号UOD的定时和延迟的脉冲信号UODT。逻辑比较器输 出信号PHE的行为取决于触发脉冲信号UOD和延迟的脉冲信号UODT 的逻辑AND。当第一延迟块314被配置为使得阈值时间延迟τ_th大于复位 时间延迟τ_rst时，则当PLL 200处于锁定相位并具有相对少量的相位误差 时，触发脉冲信号UOD和延迟的脉冲信号UODT不重叠。当触发脉冲 信号UOD和延迟的脉冲信号UODT不重叠时，逻辑比较器输出信号PHE 不改变状态，并保持在逻辑低，而PLL 200工作在相位锁定。因此，没 有PLL 200的保持时间出现。

虽然在PLL 200工作在相位锁定，基准信号REF和分频输出时钟信 号DVCO几乎重合，并具有大约相同的脉冲宽度。基准信号REF的电压 首先从低过渡到高，具有较小延迟，以及划分输出时钟信号DVCO从低 过渡为高。在这一点上，基准信号REF和分频输出时钟信号DVCO是高 平。

另外，如图4所示，泵上升信号UP几乎一致于基准信号REF的过 渡从低过渡到高；而泵下降信号几乎一致于分频输出时钟信号DVCO的 过渡从低过渡到高。响应于泵上升信号UP和泵下降信号DN的逻辑AND 功能，复位AND门304提供复位信号RST脉冲，它具有示出为复位时 间延迟τ_rst的延迟。因此，复位时间延迟τrst的初始定时标记被划定在转 变点，其中泵向上信号UP和向下泵信号DN同时是逻辑高平。在复位信 号RST的上升沿划定最终的定时标志。复位信号RST的逻辑高电平将泵 上升信号UP和泵下降信号DN复位到逻辑低。

一致于泵向上信号UP或向下泵信号DN的第一过渡的过渡，触发脉 冲信号UOD从低过渡到高。在这种情况下，触发脉冲信号UOD的从低 到高转变一致于泵上升信号UP的从低到高转变。这界定阈值时间延迟τ_th的初始定时标记。经延迟脉冲信号UODT由第一延迟块314延迟等于阈 值时间延迟τth的量，并且延迟脉冲信号UODT的从低到高过渡描绘阈值 时间延迟τth。

因为延迟脉冲信号UODT和触发脉冲信号UOD不同时为逻辑高， 如图4所示，由第三AND门316提供的逻辑比较器输出信号PHE不过 渡到逻辑高。因为在延迟脉冲信号UODT在从低到高过渡之前，泵上升 信号UP和泵下降信号DN从高转换至低，逻辑比较器输出信号PHE保 持在逻辑低状态。因此，通过保持复位时间延迟τ_rst小于阈值时间延迟τ_th， 当PLL 200工作在相位锁定时，快速检测电路220忠实保持逻辑比较器 输出信号PHE在逻辑低电平。

此外，虽然图4示出相位锁定操作的PLL 200的时序图的一个示例， 其它的结构和操作模式是可能的。例如，在分频输出时钟信号DVCO从 低转变到高之前，基准信号REF可以从低转换到高。只要PLL 200工作 在相位锁定，当复位时间延迟τ_rst被配置小于所述阈值时间延迟τ_th时，逻 辑比较器输出信号PHE不应改变状态。

图5是相应于一个实施例的另一条件的时序图。在图2的PLL 200 中，时序图可对应于图3的实施例。在本实施例中，PLL 200可以是失锁 状态或已遭受干扰，存在相当大的相位误差。在这种情况下，时序波形 显示逻辑比较器输出信号PHE不会改变状态。

当PLL 200失去其信号之一时，该相位误差可几乎瞬间变得相对大。 比较大的偏差会影响过滤器输入电压CPO的不良变化。在图5的时序图 中，基准信号REF首先从低转换到高；然后，在分频输出时钟信号DVCO 从低转换到高之前具有较大延迟。这反过来使得泵上升信号UP和泵下降 信号DN具有脉冲宽度的相对较大差别。泵上升信号UP从低转变到高重 合于基准信号REF的上升沿。触发脉冲信号UOD也一致于泵上升信号UP的上升沿。按照图4的讨论，这也描绘了阈值时间延迟τ_th的初始定时 标记，而延迟脉冲信号UODT的上升沿描绘阈值时间延迟τ_th的最后定时 标志。

另外根据图4的讨论，其中泵上升信号UP和泵下降信号DN是逻辑 高电平的转换描绘复位时间延迟τ_rst的初始定时标志，而复位信号RST的 上升沿描绘复位时间延迟τ_rst的最后定时标志。

按照图5的时序图，参考信号REF和分频输出时钟信号DVCO的相 对较大失配导致这样一种情况：触发脉冲信号UOD和延迟脉冲信号 UODT可以同时是逻辑高电平。其中两个触发脉冲信号UOD和延迟的脉 冲信号UODT是逻辑高的重叠时间周期引起在逻辑比较器输出信号PHE 中的脉冲波形。因此，当PLL 200是异相锁定和/或具有相对大的相位误 差的情况下时，快速检测电路220可以检测出相位锁定状态，并且可以 使逻辑比较器输出信号PHE改变逻辑状态。逻辑比较器输出信号PHE 可以反过来使故障保持控制信号TRI控制第一开关312打开。

快速检测电路220可有利地使得第一开关312在一段相对较短的时 间内打开。在所示实施例中，这种相对短的时间周期仅由门延迟来确定。 例如，门延迟可以是几个纳秒的量级。因此，在示出的实施例中，快速 检测电路220可以在几纳秒内实现PLL 200中的故障保持。故障保持状 态可以通过从控制器222的第二启动信号X4的逻辑高来维持。

图6是示出根据一个实施例的快速检测电路620和训练电路630的 PLL的连接的示意图。快速检测图6的电路620可以类似于图3中的实 施例，除了第一延迟块314置换为可变延迟块614。可变延迟块614可以 由训练电路630进行控制，以使用阈延迟控制信号X5编程阈值时间延迟 τ_th的值。训练电路630可以接收触发脉冲信号UOD和延迟脉冲信号 UODT，并计算阈值时间延迟τth的值，以便它符合标准，用于使得只有 当PLL转换出相位锁定时逻辑比较器输出信号PHE过渡。训练电路630 与可变延迟块614的组合从而提供了附加的自由度，并可用于在输入补 偿由过量基准噪声，间隙时钟，Δ-Σ调制等引起的较大相位误差。

图7是示出根据一个实施例在PLL中的快速检测电路720和DSM (Δ-Σ调制器)的连接的前馈校正电路730的示意图。图7的快速检测电 路720可以类似于图3中的实施例，除了第一延迟块314置换为可变延 迟块714，以及分频器电路218被替换为可编程分频器电路718。在Δ-Σ 调制中，在PFD的相位误差可以相对大的步跳，这可能无意中触发三态 或故障保持状态。DSM调制在任何给定的周期引入的相位误差量是公知 的量，因此，可变延迟块714可以由DSM馈校正电路730进行控制，以 具有通过DSM延迟控制信号X7动态调整的阈值时间延迟τth。此外，可 编程分频器电路718可以由DSM馈校正电路730控制，以基于因数控制 信号X6由可编程分频数N来划分所述输出时钟信号。DSM馈校正电路 730与可变延迟块714和可编程分频器电路718的组合，从而提供了额外 的自由度。

图8是根据一个替代实施例的具有快速检测电路820的PLL 800的 示意图。和图2的锁相环200不同，图8的PLL 800使用异或(XOR) 门804，以比较基准信号REF与分频输出时钟信号DVCO。XOR门804 执行基准信号REF和分频输出时钟信号DVCO的逻辑异或XOR操作，并在XOR门804的输出节点提供相位误差信号VXO。图2的环路滤波 器208被替换为具有连接的低通电阻R2814和低通电容器C3816的低通 滤波器808，以便在低通滤波器808的输入节点过滤滤波器输入信号VXS 并在2low通滤波器808的输出节点提供滤波器的输出信号VXF。在这种 结构中，滤波器输出信号VXF提供电压控制振荡器216的调谐端口电压。 同样，图8的实施例中不使用电荷泵206。相反，过滤器开关812被电连 接在XOR门804的输出节点和低通滤波器808的输入节点之间。

图8的快速检测电路820和图2的快速检测电路220的不同在于用 于生成逻辑比较器输出信号PHE电路元件。代替使用时间延迟电路块， 快速检测电路820使用比较器来比较PLL 800的电压。与快速检测电路 220相反，快速检测电路820使用如下代替快速检测电路220的第一OR 门228和逻辑时间检测电路230：第一运算跨导放大器OTA 850、第二运 算跨导放大器OTA 854、第一补偿电容器C4852、第二补偿电容器C5 856、第一比较器858、第二比较器860和第三或门866。第一个运算跨 导放大器OTA 850的反相输入节点和第二运算跨导放大器OTA 854的非 反转输入节点电连接到XOR门804的输出节点，以便接收相位错误信号VXO。所述第一运算跨导放大器的OTA 850非反转输入节点和第二运算 跨导放大器OTA 854的反相输入节点电连接到低通滤波器808的输出节 点，以便接收所述滤波器输出信号VXF。第一补偿电容器C4852被电连 接在第一运算跨导放大器OTA 850的输出和地面之间，以便稳定第一电 压放大器VCA。第二补偿电容器C5856被电连接在第二运算跨导放大器 OTA854的输出和地面之间，以便稳定第二放大器电压VCB。第一比较 器858比较第一功放电压VCA和稳定电压VTH，并在第一比较器858 的输出节点提供第一比较器输出的逻辑信号X8。第二比较器860比较第 二放大器电压VCB和稳定电压VTH，并在第二比较860另外的输出节点提供第二比较器输出的逻辑信号X9。同样，第三OR门866通过执行 第一比较器输出逻辑信号X8和第二比较器输出逻辑信号X9的逻辑OR 操作而提供逻辑比较器输出信号PHE。

当PLL 800工作在相位锁定时，电压VXO和滤波器输出信号VXF 大致相等，以及逻辑比较器输出信号PHE保持在逻辑低电平。

然而，当PLL 800经历相对大的相位误差时，电压VXO将转换，使 得第一功放电压VCA或第二放大器电压VCB相对于稳定电压VTH变 化。这反过来可导致第一比较器858或第二比较器860改变逻辑状态。 以这种方式，第一比较器输出逻辑信号X8或第二比较器输出逻辑信号 X9转换，以便引起所述逻辑比较器输出信号PHE改变状态到逻辑高。

在另一个替代实施例中，并非对于第一OR门228(图3)使用OR 门，XOR门可被取代，使得XOR门的输出检测泵向上信号UP或泵向下 信号DN何时是逻辑高，其应该对应于相位误差。从结合图3的说明， 第一延迟块314的延迟量可以进行调整，并可以对应于相应于其中需要 将PLL 200置于故障保持的相位误差量的时间。其它替代电路可以通过 本领域的普通技术人员容易地确定。

一个实施例包括一种装置，其中该装置包括检测器电路 228/230,804/820，被配置为基于相位锁定环路PLL的相位检测器204的 输出确定大于预定阈值量的相位误差存在与否，以及故障保持电路 234/820，被配置为发起其中PLL的压控振荡器(VCO)的控制电压被保 持稳定的保持状态，其中当检测器电路确定具有大于预定阈值量的相位 误差时，启动故障保持状态。

在一个实施例中，检测器电路228/230可经配置以确定在参考时钟信 号的一个周期中是否存在大于所述预定阈值量的相位误差。

某些实施例可以进一步包括控制器222，被配置为从所述故障保持电 路234接收逻辑比较器输出信号PHE，并基于所述逻辑比较器输出信号 PHE设置强迫信号X4的状态，其中，所述强迫信号X4维持控制器222 保持状态。某些实施例还可以包括多路转换器202，其中多个参考时钟信 号被作为输入提供给所述多路复用器，其中所述多路复用器的输出被提 供作为PLL的参考时钟信号，其中控制器222被配置为选择多路复用器 的不同输入用于多路复用器的输出，并从故障保持状态退出。

在一个实施例中，检测器电路还包括：OR门228，或具有第一输入、 第二输入和输出的XOR门，其中第一输入端耦合到相位频率检测器的第 一输出UP204，其中，所述第二输入被耦合到相频检测器的第二输出 DOWN；具有一个输入和一个输出的延迟电路314，其中，所述延迟电 路的输入端可操作地耦合至OR门228的输出；和AND门316，其具有 第一输入、第二输入和输出端，其中第一输入端可操作地耦合到OR门 的输出，其中，第二输入可操作地连接到所述延迟电路的输出，其中该 AND门的输出被配置成发起故障保持状态。

在一个实施例中，相位检测器包括具有被配置为接收参考时钟信号 的输入以及输出的XOR门804，进一步包括设置在所述XOR门和PLL 的VCO之间的信号路径的开关312，其中故障保持电路222/234被配置 为控制开关312，使得开关312在故障保持状态是开路。

应用

设备使用上述的时钟发生电路可被实现为各种电子设备。电子设备 的示例可以包括(但不限于)消费电子产品、消费者电子产品、电子测 试设备等。电子设备的示例也可以包括光网络或其它通信网络的电路。 所述消费类电子产品可包括(但不限于)诸如智能电话的电话、膝上型 计算机、平板计算机、汽车、摄像机、照相机、数码相机、便携式存储 器芯片、洗衣机、烘干机、洗衣机/干衣机、复印机、传真机、扫描仪、 多功能***设备等。此外，电子设备可以包括未完成的产品，包括那些 用于工业、医疗和汽车应用。

前面的描述和权利要求中可以指元件或特征为被“连接”或者“耦 合”在一起。如本文所用，除非另外明确说明，否则，“连接”意味着一 个元件/特征被直接或间接地连接到另一个元件/特征，并且不一定是机械 连接。同样地，除非明确声明，否则“耦合”意味着一个元件/特征直接 或间接地联接到另一个元件/特征，并且不一定是机械连接。因此，尽管图中所示的各种原理图描绘元件和组件的部件的例子的安排，附加中间 元件、装置、特征、或组件可以存在于实际实施例中(假设所描述电路 的功能没有产生不利影响)。

尽管某些实施例进行了说明，这些实施例仅通过举例的方式提出， 而不是为了限制本公开的范围。的确，本文描述的新颖的装置、***和 方法可以体现在其他各种形式。此外，可以本文中所描述的***和方法 的形式做出各种省略、替代和改变，而不脱离本公开的精神。所附权利 要求及其等同物旨在覆盖这些形式或落入本公开的范围和精神内的修改。因此，本发明的范围通过参考权利要求书限定。

Claims (19)

1.一种用于发起故障保持状态的装置，包括：

检测器电路，被配置为确定在锁相环PLL或延迟锁定环DLL中是否存在非典型相位误差；和

故障保持电路，被配置为进入其中的频率或延迟控制信号被保持稳定的故障保持状态，其中，当所述检测器电路已经确定存在所述非典型相位误差时，启动故障保持状态，无需等待任何时钟事件。

2.如权利要求1所述的装置，进一步包括控制器(222)，被配置为基于***的已知状态而选择性地使能和/或旁路所述检测器电路并维持所述故障保持状态。

3.如权利要求2所述的装置，进一步包括复用器(202)，多个基准时钟信号被提供作为所述复用器的输入，其中所述复用器的输出被提供作为PLL或DLL的基准时钟信号，其中，所述控制器(222)被配置为对于所述复用器的输出而选择所述复用器的不同输入，并退出所述故障保持状态。

4.如权利要求1所述的装置，进一步包括开关(312)，所述开关置于在电荷泵(308/310)和PLL的VCO或DLL的延迟线之间的信号路径上，其中，所述故障保持电路被配置为控制所述开关(312)，使得所述开关(312)在所述故障保持状态是开电路。

5.如权利要求1所述的装置，其中所述检测器电路进一步包括：

OR门(228)，具有第一输入、第二输入和输出，其中所述第一输入耦合到相位频率检测器(204)的第一输出(UP)，其中所述第二输入耦合到所述相位频率检测器的第二输出(DOWN)；

延迟电路(314)，具有输入和输出，其中，所述延迟电路的输入可操作地耦合到所述OR门(228)的输出；以及

AND门(316)，具有第一输入、第二输入和输出，其中所述AND门的第一输入可操作地耦合到OR门的输出，其中所述AND门的第二输入可操作地耦合到所述延迟电路的输出，其中所述AND门的输出被配置为启动所述故障保持状态。

6.如权利要求5所述的装置，其中，所述延迟电路的延迟大于所述相位频率检测器的最小复位脉冲宽度。

7.如权利要求5所述的装置，其中所述延迟电路(314)的延迟是可配置的。

8.如权利要求5所述的装置，其中，所述相位频率检测器包括具有经配置以接收基准时钟信号的输入和输出的XOR(804)门，进一步包括置于所述XOR门和PLL的VCO或DLL的延迟线之间的信号路径上的开关(312)，其中，所述故障保持电路(222/234)被配置为控制所述开关(312)，使得所述开关(312)在所述故障保持状态是开电路。

9.如权利要求1所述的装置，其中所述检测器电路进一步包括：

异或XOR门，具有第一输入、第二输入和输出，其中所述第一输入耦合到相位频率检测器(204)的第一输出(UP)，所述第二输入耦合到相位频率检测器的第二输出(DOWN)；

延迟电路(314)，具有输入和输出，其中所述延迟电路的输入可操作地耦合到所述XOR门的输出；以及

AND门(316)，具有第一输入、第二输入和输出，其中所述AND门的所述第一输入可操作地耦合到所述XOR门的输出，所述AND门的所述第二输入可操作地耦合到所述延迟电路的输出，其中所述AND门的输出被配置以启动所述故障保持状态。

10.一种发起故障保持状态的方法，包括：

确定在锁相环PLL或延迟锁定环DLL中是否存在非典型相位误差；并且

进入其中的频率或延迟控制信号被保持稳定的故障保持状态，其中当已检测到存在非典型相位误差时异步启动所述故障保持状态。

11.如权利要求10所述的方法，进一步包括：基于***的已知状态而维持所述故障保持状态。

12.如权利要求11所述的方法，进一步包括：提供多个基准时钟信号作为复用器的输入，其中所述复用器的输出被提供作为PLL或DLL的基准时钟信号，对于所述复用器的输出而选择所述复用器的不同输入，并退出所述故障保持状态。

13.如权利要求10所述的方法，进一步包括：控制置于在电荷泵(308/310)和PLL的VCO或DLL的延迟线之间的信号路径上的开关(312)，其中，所述开关(312)被控制，使得所述开关(312)在所述故障保持状态是开电路。

14.如权利要求10所述的方法，进一步包括：

OR操作相位频率检测器(204)的第一输出(UP)和所述相位频率检测器的第二输出(DOWN)，以产生触发脉冲信号(UOD)；

延迟所述触发脉冲信号(UOD)，以产生延迟脉冲信号(UODT)；以及

基于所述触发脉冲信号(UOD)和延迟脉冲信号(UODT)的AND操作(316)，启动故障保持状态。

15.如权利要求14所述的方法，其中，所述延迟脉冲信号(UODT)与所述触发脉冲信号(UOD)的延迟量大于所述相位频率检测器的最小复位脉冲宽度。

16.如权利要求14所述的方法，进一步包括调整所述延迟脉冲信号(UODT)和所述触发脉冲信号(UOD)之间的延迟量。

17.如权利要求10所述的方法，其中确定是否存在非典型相位误差包括使用XOR门异或基准时钟信号，进一步在故障保持状态开电路置于XOR门和PLL的VCO或DLL的延迟线之间的信号路径中的开关(312)。

18.如权利要求10所述的方法，进一步包括：

异或XOR相位频率检测器(204)的第一输出(UP)和所述相位频率检测器的第二输出(DOWN)，以产生触发脉冲信号(UOD)；

延迟所述触发脉冲信号(UOD)，以产生延迟脉冲信号(UODT)；以及

基于所述触发脉冲信号(UOD)和所述延迟脉冲信号(UODT)的AND操作，启动故障保持状态。

19.一种用于发起故障保持状态的装置，包括：

用于确定在锁相环或延迟锁定环中是否存在非典型相位误差的装置；以及

用于进入其中的频率或延迟控制信号被保持稳定的故障保持状态的装置，其中当已检测到存在非典型相位误差时异步启动所述故障保持状态。