JP2015528230A - クロック及び/又はデータ回復のための回路装置及び方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 18
- 238000011084 recovery Methods 0.000 title claims abstract description 14
- 239000000872 buffer Substances 0.000 claims description 16
- 230000005669 field effect Effects 0.000 claims description 7
- 229910044991 metal oxide Inorganic materials 0.000 claims description 7
- 150000004706 metal oxides Chemical class 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 7
- 238000013479 data entry Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 10
- 239000013256 coordination polymer Substances 0.000 description 9
- 230000001419 dependent effect Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/005—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission adapting radio receivers, transmitters andtransceivers for operation on two or more bands, i.e. frequency ranges
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Abstract
Description
位相検出器の両入力間の線形位相差は、その位相検出器の出力で指示される。
二値位相検出器:
ビット変化がデータ入力で起こると、位相検出器の二つの入力(クロック及び/又はデータ)の位相差のプラス/マイナスの記号が位相検出器の出力で確認される(先端又は後端);これは、例えば、二つのデジタル位相検出器出力信号:(先端に対して)“アップ(up)”と(後端に対して)“ダウン(down)”によって示すことができ、二値検出器に対して、従来技術から公知となっているアレキサンダー(Alexander)位相検出器は、たびたび使用される(図1参照−ハーフレートアレキサンダー位相検出器を実施するための可能な回路)。
少なくとも1つの周波数調整回路と
少なくとも1つの位相調整回路を備え、
最初に、データ入力に適用可能なデータレートに基づいて周波数を設定するために前記周波数調整回路のみがアクティブであり、次に、前記データ入力と前記クロック入力との位相差を確認するために前記位相調整回路への切替えが生じる。
第1のバラクタ(12)と第2のバラクタ(14)を備え、第1のバラクタ(12)の陰極接続部と第2のバラクタ(14)の陰極接続部は、互いに接続され、第1のトランジスタ(22)のソース接点又はエミッタ接続部と接続され、第2のトランジスタ(24)のドレイン接点又はコレクタ接続部と接続され、第3のトランジスタ(26)のドレイン接点又はコレクタ接続部と接続され、第4のトランジスタ(28)のゲート接点又はベース接続部と接続され、
第3のバラクタ(16)と第4のバラクタ(18を備え、第3のバラクタ(16)の陰極接続部と第4のバラクタ(18)の陰極接続部は、互いに接続され、第5のトランジスタ(32)のソース接点又はエミッタ接続部と接続され、第6のトランジスタ(34)のドレイン接点又はコレクタ接続部と接続され、第3のトランジスタ(26)のゲート接点又はベース接続部と接続され、且つ第4のトランジスタ(28)のドレイン接点又はコレクタ接続部に接続される。
第1のトランジスタ(22)のゲート接点又はベース接続部と第5のトランジスタ(32)のゲート接点又はベース接続部が互いに接続されると共にそれらに印加される制御電圧信号(VBP)を有することができ、
第2のトランジスタ(24)のソース接点又はエミッタ接続部と第6のトランジスタ(34)のソース接点又はエミッタ接続部が互いに接続されると共に第7のトランジスタ(36)のドレイン接点又はコレクタ接続部と接続され、この第7のトランジスタのゲート接点又はベース接続部に電流/電圧変換器(1/GM)の第1の出力電圧信号(VBNF)が印加され得、この第7のトランジスタのソース接点又はエミッタ接続部が基準電位(GND)と、特に、アース電位又は接地電位又はゼロ電位と接続され、
第3のトランジスタ(26)のソース接点又はエミッタ接続部と第4のトランジスタ(28)のソース接点又はエミッタ接続部が互いに接続されると共に第8のトランジスタ(38)のドレイン接点又はコレクタ接続部と接続され、この第8のトランジスタのゲート接点又はベース接続部に電流/電圧変換器(1/GM)の第2の出力電圧信号(VBNS)を印加可能であり、この第8のトランジスタのソース接点又はエミッタ接続部が基準電位(GND)と、特に、アース電位又は接地電位又はゼロ電位と接続される。
第1のトランジスタ(42)のソース接点又はエミッタ接続部が第2のトランジスタ(44)のドレイン接点又はコレクタ接続部と接続され、第3のトランジスタ(46)のドレイン接点又はコレクタ接続部と接続され、第4のトランジスタ(48)のゲート接点又はベース接続部と接続され、
第5のトランジスタ(52)のソース接点又はエミッタ接続部が第6のトランジスタ(54)のドレイン接点又はコレクタ接続部と接続され、第3のトランジスタ(46)のゲート接点又はベース接続部と接続され、第4のトランジスタ(48)のドレイン接点又はコレクタ接続部と接続され、
第1のトランジスタ(42)のゲート接点又はベース接続部と第5のトランジスタ(52)のゲート接点又はベース接続部が互いに接続されると共に、それらに印加される制御電圧信号(VBP)を有することができる。
第2のトランジスタ(44)のソース接点又はエミッタ接続部と第6のトランジスタ(54)のソース接点又はエミッタ接続部が互いに接続されると共に第7のトランジスタ(56)のドレイン接点又はコレクタ接続部と接続され、この第7のトランジスタ(56)のゲート接点又はベース接続部に第1のクロック信号(CKP)が印加され得、
第3のトランジスタ(46)のソース接点又はエミッタ接続部と第4のトランジスタ(48)のソース接点又はエミッタ接続部と互いに接続されると共に第8のトランジスタ(58)のドレイン接点又はコレクタ接続部と接続され、この第8のトランジスタ(58)のゲート接点又はベース接続部に第2のクロック信号(CKN)が印加され得、
第7のトランジスタ(56)のソース接点又はエミッタ接続部と第8のトランジスタ(58)のソース接点又はエミッタ接続部と互いに接続されると共に第9のトランジスタ(60)のドレイン接点又はコレクタ接続部と接続され、この第9のトランジスタ(60)のソース接点又はエミッタ接続部が基準電位(GND)と、特に、アース電位又は接地電位又はゼロ電位と接続される。
12 電圧制御発振器VCO及び/又は電圧制御発振器ステージVCBの第1のバラクタ
14 電圧制御発振器VCO及び/又は電圧制御発振器ステージVCBの第2のバラクタ
16 電圧制御発振器VCO及び/又は電圧制御発振器ステージVCBの第3のバラクタ
18 電圧制御発振器VCO及び/又は電圧制御発振器ステージVCBの第4のバラクタ
22 電圧制御発振器VCO及び/又は電圧制御発振器ステージVCBの第1のトランジスタ、特に、nチャネル金属酸化物半導体電界効果トランジスタ
24 電圧制御発振器VCO及び/又は電圧制御発振器ステージVCBの第2のトランジスタ
26 電圧制御発振器VCO及び/又は電圧制御発振器ステージVCBの第3のトランジスタ
28 電圧制御発振器VCO及び/又は電圧制御発振器ステージVCBの第4のトランジスタ
32 電圧制御発振器VCO及び/又は電圧制御発振器ステージVCBの第5のトランジスタ、特に、nチャネル金属酸化物半導体電界効果トランジスタ
34 電圧制御発振器VCO及び/又は電圧制御発振器ステージVCBの第6のトランジスタ
36 電圧制御発振器VCO及び/又は電圧制御発振器ステージVCBの第7のトランジスタ
38 電圧制御発振器VCO及び/又は電圧制御発振器ステージVCBの第8のトランジスタ
42 位相検出器PDのラッチ回路、特に、フリップフロップ回路、例えば、状態制御フリップフロップ回路の第1のトランジスタ、特に、nチャネル金属酸化物半導体電界効果トランジスタ
44 位相検出器PDのラッチ回路、特に、フリップフロップ回路、例えば、状態制御フリップフロップ回路の第2のトランジスタ
46 位相検出器PDのラッチ回路、特に、フリップフロップ回路、例えば、状態制御フリップフロップ回路の第3のトランジスタ
48 位相検出器PDのラッチ回路、特に、フリップフロップ回路、例えば、状態制御フリップフロップ回路の第4のトランジスタ
52 位相検出器PDのラッチ回路、特に、フリップフロップ回路、例えば、状態制御フリップフロップ回路の第5のトランジスタ、特に、nチャネル金属酸化物半導体電界効果トランジスタ
54 位相検出器PDのラッチ回路、特に、フリップフロップ回路、例えば、状態制御フリップフロップ回路の第6のトランジスタ
56 位相検出器PDのラッチ回路、特に、フリップフロップ回路、例えば、状態制御フリップフロップ回路の第7のトランジスタ
58 位相検出器PDのラッチ回路、特に、フリップフロップ回路、例えば、状態制御フリップフロップ回路の第8のトランジスタ
60 位相検出器PDのラッチ回路、特に、フリップフロップ回路、例えば、状態制御フリップフロップ回路の第9のトランジスタ
AMP 演算増幅器
CKP 第1のクロック信号
CKN 第2のクロック信号
CP 位相調整回路、特に、第2の制御ループの充電ポンプ
CP´ 電圧調整回路、特に、第3又は更なる又は追加の制御ループの充電ポンプ
FSM 状態マシン、特に、有限自動マシン又は状態自動マシン
GM 電圧/電流変換器
1/GM 電流/電圧変換器、特に、トランスインピーダンス増幅器
GND 基準電位、特に、アース電位又は接地電位又はゼロ電位
Idac_p,n 電流デジタル/アナログ変換器I_DACの出力での差動電流
I_DAC 電流デジタル/アナログ変換器
Igm_p,n 電圧/電流変換器GMの出力での差動電流
PD 位相検出器、特に、二値位相検出器、例えば、バン−バン位相検出器又は上方/下方位相検出器
SUM 加算器、特に、電流加算器
tune_p,n 同調電圧
VBNF 電流/電圧変換器1/GMの第1の出力電圧信号
VBNS 電流/電圧変換器1/GMの第2の出力電圧信号
VBP 制御電圧(信号)
VCO 位相調整回路の、特に、第2の制御ループの電圧制御発振器、特に、電圧制御LC発振器、例えば、リング発振器又は電圧制御発振器バッファステージ
VCB 位相調整回路の、特に、第3の又は更なる又は追加の制御ループの電圧制御発振器、特に、電圧制御LC発振器、例えば、リング発振器又は電圧制御発振器バッファステージ
VDD 供給電圧
Claims (15)
- 少なくとも1つのデータ入力と、
少なくとも1つのクロック入力を備えるクロック及び/又はデータ回復のための回路装置(100)であって、
少なくとも1つの周波数調整回路と
少なくとも1つの位相調整回路を備え、
最初に、データ入力に適用可能なデータレートに基づいて周波数を設定するために前記周波数調整回路のみがアクティブであり、次に、前記データ入力と前記クロック入力との位相差を確認するために前記位相調整回路への切替えが生じることを特徴とする回路装置。 - 前記周波数調整回路は、
少なくとも1つの状態マシン(FSM)と、
前記状態マシン(FSM)の下流の少なくとも1つの電流デジタル/アナログ変換器(I_DAC)と
前記電流デジタル/アナログ変換器(I_DAC)の下流の少なくとも1つの電流/電圧変換器(1/GM)と、
前記電流/電圧変換器(1/GM)の下流の、少なくとも1つの制御電圧信号(VBP)を印加可能な少なくとも1つの電圧制御発振器(VCO)を備えることを特徴とする請求項1に記載の回路装置。 - 前記電流デジタル/アナログ変換器(I_DAC)は、特に、デジタル8ビットワードを適用可能な8ビットプログラマブルであることを特徴とする請求項2に記載の回路装置。
- 前記電流/電圧変換器(1/GM)は、少なくとも1つのトランスインピーダンス増幅器として構成されることを特徴とする請求項2又は3に記載の回路装置。
- 少なくとも1つの電圧制御発振器バッファステージ(VCB)を有し、
前記電圧制御発振器バッファステージ(VCB)の下流の少なくとも1つの演算増幅器を有し、且つ
前記演算増幅器(AMP)の下流の少なくとも1つの充電ポンプ(CP´)を有する、
前記制御電圧信号(VBP)を設定するために設けられた少なくとも1つの電圧調整回路を備えることを特徴とする請求項2乃至4のいずれか一項に記載の回路装置。 - 前記電圧制御発振器(VCO)及び/又は前記電圧制御発振器バッファステージ(VCB)は、
第1のバラクタ(12)と第2のバラクタ(14)を備え、前記第1のバラクタ(12)の陰極接続部と前記第2のバラクタ(14)の陰極接続部が互いに接続され、第1のトランジスタ(22)のソース接点又はエミッタ接続部と接続され、第2のトランジスタ(24)のドレイン接点又はコレクタ接続部と接続され、第3のトランジスタ(26)のドレイン接点又はコレクタ接続部と接続され、第4のトランジスタ(28)のゲート接点又はベース接続部と接続され、及び
第3のバラクタ(16)と第4のバラクタ(18)を備え、前記第3のバラクタ(16)の陰極接続部と前記第4のバラクタ(18)の陰極接続部が互いに接続され、第5のトランジスタ(32)のソース接点又はエミッタ接続部と接続され、第6のトランジスタ(34)のドレイン接点又はコレクタ接続部と接続され、前記第3のトランジスタ(26)のゲート接点又はベース接続部と接続され、前記第4のトランジスタ(28)のドレイン接点又はコレクタ接続部と接続されることを特徴とする請求項2乃至5のいずれか一項に記載の回路装置。 - 前記第1のトランジスタ(22)のゲート接点又はベース接続部と前記第5のトランジスタ(32)のゲート接点又はベース接続部が互いに接続されると共に制御電圧信号(VBP)を印加可能であり、
前記第2のトランジスタ(24)のソース接点又はエミッタ接続部と前記第6のトランジスタ(34)のソース接点又はエミッタ接続部が互いに接続されると共に第7のトランジスタ(36)のドレイン接点又はコレクタ接続部と接続され、前記電流/電圧変換器(1/GM)の第1の出力電圧信号(VBNF)を前記第7のトランジスタのゲート接点又はベース接続部に印加可能であり、前記第7のトランジスタのソース接点又はエミッタ接続部が基準電位(GND)と、特に、アース電位又は接地電位又はゼロ電位と接続され、及び
前記第3のトランジスタ(26)のソース接点又はエミッタ接続部と前記第4のトランジスタ(28)のソース接点又はエミッタ接続部が互いに接続されると共に第8のトランジスタ(38)のドレイン接点又はコレクタ接続部と接続され、前記電流/電圧変換器(1/GM)の第2の出力電圧信号(VBNS)を前記第8のトランジスタのゲート接点又はベース接続部に印加可能であり、前記第8のトランジスタのソース接点又はエミッタ接続部が基準電位(GND)と、特に、アース電位又は接地電位又はゼロ電位と接続されることを特徴とする請求項6に記載の回路装置。 - 前記位相調整回路は、
少なくとも1つの位相検出器(PD)と、
前記位相検出器(PD)の下流の少なくとも1つの充電ポンプ(CP)と、
前記充電ポンプ(CP)の下流の少なくとも1つの電圧/電流変換器(GM)と、
前記電圧制御発振器(VCO)とを備えることを特徴とする請求項1乃至7のいずれか一項に記載の回路装置。 - 前記位相検出器(PD)は、2値位相検出器として、特に、少なくともバン−バン−位相検出器として又は少なくとも上方/下方位相検出器として少なくとも構成されることを特徴とする請求項8に記載の回路装置。
- 前記位相検出器(PD)は、特に、少なくともフリップフロップとして構成される、例えば、少なくとも状態制御フリップフロップとして構成される少なくとも1つのラッチ回路を備え、
第1のトランジスタ(42)のソース接点又はエミッタ接続部が第2のトランジスタ(44)のドレイン接点又はコレクタ接続部と接続され、第3のトランジスタ(46)のドレイン接点又はコレクタ接続部と接続され、第4のトランジスタ(48)のゲート接点又はベース接続部と接続され、
第5のトランジスタ(52)のソース接点又はエミッタ接続部が第6のトランジスタ(54)のドレイン接点又はコレクタ接続部と接続され、前記第3のトランジスタ(46)のゲート接点又はベース接続部と接続され、前記第4のトランジスタ(48)のドレイン接点又はコレクタ接続部と接続され、
前記第1のトランジスタ(42)のゲート接点又はベース接続部と前記第5のトランジスタ(52)のゲート接点又はベース接続部が互いに接続されると共に制御電圧信号(VBP)が印加可能である請求項8又は9に記載の回路装置。 - 前記第2のトランジスタ(44)のソース接点又はエミッタ接続部と前記第6のトランジスタ(54)のソース接点又はエミッタ接続部が互いに接続されると共に第7のトランジスタ(56)のドレイン接点又はコレクタ接続部と接続され、第1のクロック信号(CKP)が前記第7のトランジスタ(56)のゲート接点又はベース接続部に印加可能であり、
前記第3のトランジスタ(46)のソース接点又はエミッタ接続部と前記第4のトランジスタ(48)のソース接点又はエミッタ接続部が互いに接続されると共に第8のトランジスタ(58)のドレイン接点又はコレクタ接続部と接続され、第2のクロック信号(CKN)が前記第8のトランジスタ(58)のゲート接点又はベース接続部に印加可能であり、
前記第7のトランジスタ(56)のソース接点又はエミッタ接続部と前記第8のトランジスタ(58)のソース接点又はエミッタ接続部が互いに接続されると共に第9のトランジスタ(60)のドレイン接点又はコレクタ接続部と接続され、前記第9のトランジスタ(60)のソース接点又はエミッタ接続部が基準電位(GND)と、特に、アース電位又は接地電位又はゼロ電位と接続されることを特徴とする請求項10に記載の回路装置。 - 前記電圧制御発振器(VCO)の前記第1のトランジスタ(22)及び/又は前記第5のトランジスタ(32)
及び/又は
前記位相検出器(PD)の前記ラッチ回路の前記第1のトランジスタ(42)及び/又は前記第5のトランジスタ(52)がnチャネル金属酸化物半導体電界効果トランジスタとして構成されることを特徴とする請求項6又は7に記載の及び/又は請求項10又は11に記載の回路装置。 - 少なくとも1つの加算器(SUM)によって合計される前記電流デジタル/アナログ変換器(I_DAC)の、及び前記電圧/電流変換器(GM)の出力電流が前記電流/電圧変換器(1/GM)に印加可能なことを特徴とする請求項2乃至7のいずれか一項に記載の及び請求項8乃至12のいずれか一項に記載の回路装置。
- 少なくとも1つの周波数調整と、
少なくとも1つの位相調整とを含み、
最初に、データレートに基づいて周波数を設定するために前記周波数調整をする回路のみがアクティブであり、次に、前記データ入力と前記クロック入力との位相差を確認するために前記位相調整をする回路への切替えが生じることを特徴とするクロック及び/又はデータ回復のための方法。 - 少なくとも1つの位相検出器(PD)を有し且つ少なくとも1つの電圧制御発振器(VCO)を有する、クロック及び/又はデータ回復のための請求項1乃至13のいずれか一項に記載の回路装置(100)の使用及び/又は請求項14に記載の方法の使用。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102012105292.1 | 2012-06-18 | ||
DE102012105292 | 2012-06-18 | ||
PCT/DE2013/200021 WO2013189494A2 (de) | 2012-06-18 | 2013-06-18 | Schaltungsanordnung und verfahren zur takt- und/oder datenrückgewinnung |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2015528230A true JP2015528230A (ja) | 2015-09-24 |
JP2015528230A5 JP2015528230A5 (ja) | 2016-08-04 |
JP6302465B2 JP6302465B2 (ja) | 2018-03-28 |
Family
ID=48790164
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015517610A Expired - Fee Related JP6302465B2 (ja) | 2012-06-18 | 2013-06-18 | クロック及び/又はデータ回復のための回路装置及び方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US9401720B2 (ja) |
EP (1) | EP2862280A2 (ja) |
JP (1) | JP6302465B2 (ja) |
DE (1) | DE112013003057A5 (ja) |
WO (1) | WO2013189494A2 (ja) |
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---|---|---|---|---|
JP2019525588A (ja) * | 2016-07-14 | 2019-09-05 | シリコン・ライン・ゲー・エム・ベー・ハー | 電気信号を制御可能に遅延させるためのデバイス及び方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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WO2013189494A2 (de) | 2013-12-27 |
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JP6302465B2 (ja) | 2018-03-28 |
US20150349944A1 (en) | 2015-12-03 |
EP2862280A2 (de) | 2015-04-22 |
WO2013189494A3 (de) | 2014-04-24 |
DE112013003057A5 (de) | 2015-03-19 |
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