JP2015528230A - クロック及び／又はデータ回復のための回路装置及び方法 - Google Patents
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Abstract
電力消費が低く、電力ロスが低く、データレートでのクロック及び／又はデータ回復からの電力ロスのスケーラビリティも有するクロック及び／又はデータ回復（ＣＤＲ）のための回路装置（１００）及び方法を提供するために、少なくとも１つの周波数調整回路と少なくとも１つの位相調整回路が提案されており、そこでは、まず、データ入力に適用可能なデータレートに基づいて周波数を設定するために周波数調整回路のみがアクティブであり、次に、データ入力とクロック入力との位相差を確認するために位相調整回路への切替えが生じる。
Description
本発明は主に、クロック及び／又はデータ回復（ＣＤＲ）の技術分野に関し、より具体的には、本発明は、請求項１の前提部分に係る回路装置及び請求項１４の前提部分に係る方法に関する。
クロック及び／又はデータ回復即ちＣＤＲ回路のためのこの種の回路では、主に、位相検出器のタイプと電圧制御発振器のタイプとで以下のように相違が生じる。
線形位相検出器：
位相検出器の両入力間の線形位相差は、その位相検出器の出力で指示される。
二値位相検出器：
ビット変化がデータ入力で起こると、位相検出器の二つの入力（クロック及び／又はデータ）の位相差のプラス／マイナスの記号が位相検出器の出力で確認される（先端又は後端）；これは、例えば、二つのデジタル位相検出器出力信号：（先端に対して）“アップ（ｕｐ）”と（後端に対して）“ダウン（ｄｏｗｎ）”によって示すことができ、二値検出器に対して、従来技術から公知となっているアレキサンダー（Ａｌｅｘａｎｄｅｒ）位相検出器は、たびたび使用される（図１参照−ハーフレートアレキサンダー位相検出器を実施するための可能な回路）。
位相検出器の両入力間の線形位相差は、その位相検出器の出力で指示される。
二値位相検出器：
ビット変化がデータ入力で起こると、位相検出器の二つの入力（クロック及び／又はデータ）の位相差のプラス／マイナスの記号が位相検出器の出力で確認される（先端又は後端）；これは、例えば、二つのデジタル位相検出器出力信号：（先端に対して）“アップ（ｕｐ）”と（後端に対して）“ダウン（ｄｏｗｎ）”によって示すことができ、二値検出器に対して、従来技術から公知となっているアレキサンダー（Ａｌｅｘａｎｄｅｒ）位相検出器は、たびたび使用される（図１参照−ハーフレートアレキサンダー位相検出器を実施するための可能な回路）。
アレキサンダー位相検出器を有するＣＤＲ回路は、１ギガヘルツよりも大きな周波数範囲においてデータ伝送のためにしばしば使用される。それは、使用された技術の制限速度に対して実施が容易であり、非常に頑健な挙動を示す（より良くは、所謂、電源電圧変動除去）からである。
１ギガヘルツよりも大きな高入力データレートに対して、位相検出器の必要な論理ブロックは、通常、Ｃ［ｕｒｒｅｎｔ］Ｍ［ｏｄｅ］Ｌ［ｏｇｉｃ］において実施される。図２は、二つのラッチブロックの形態のフリップフロップの実施を示す。図３は、Ｃ［ｕｒｒｅｎｔ］Ｍ［ｏｄｅ］Ｌ［ｏｇｉｃ］における抵抗性負荷（所謂、Ｒ−負荷）を有するラッチの実施を示しており、そこでは、出力インピーダンスが、通常、離散ポリ抵抗によって実施される。
発生した出力クロックの出力ジッターが低い必要のあるＣＤＲアプリケーションを実施する時に、電圧制御ＬＣ発振器（ＶＣＯ）は、特に、その固有の低位相ノイズのためにしばしば使用される。この従来のタイプの回路の不利な点は、同調範囲が小さく、チップ上でコイルＬの実施のためにチップ表面が比較的大きいことである。
調整ファクタがワイドである必要のあるＣＤＲアプリケーションを実施する時に、電圧制御リング発振器（ＶＣＯ）がしばしば使用される。この従来のタイプの回路の不利な点は、リング発振器のより高い位相ノイズに起因してＬＣ発振器よりも出力ジッターが高いことである。この点でも、１ギガヘルツよりも大きな周波数のための位相検出器では、通常、リング発振器がＣＭＬとして使用される。
図４は、４つの電圧制御発振器バッファステージＶＣＢの形態で実施され且つ各々が９０°の位相シフトを備える二つのクロックＣＬＫＩとＣＬＫＱを自動的に発生するリング発振器を示す。ＣＬＫＩとＣＬＫＱの発生は、ハーフレート位相検出器を実施する場合に有利である。
図５は、抵抗性出力負荷（所謂、Ｒ−負荷）を有する電圧制御発振器バッファステージＶＣＢの可能な実施を示し、そこでは、リング発振器の周波数が、約２．５倍だけ、ピンＶＢＮＦとＶＢＮＳでの電圧の変動を介して変更可能である。例えば、５倍だけ、発振器の周波数のより高い変動（データレート）に対して、任意ではあるが、分周器（Ｎ＝２）を発振器の出力に接続することができる。
図１乃至図５の例に従って記述された従来の解決策の不利な点は、一方では、より低いデータレートに対して追加の分周器回路（Ｎ＝２）の必要性に起因して電力消費が高いこと、他方では、これらの従来の解決策は、クロック及び／又はデータ回復（ＣＤＲ）の電力ロスをデータレートでスケーリングするのには適切ではないことである。
上記で説明された不利な点と不十分な点、並びに概説された従来の技術を考慮して、本発明の目的は、電力消費が低く、電力ロスが低く且つクロック及び／又はデータ回復の電力ロスをデータレートでのスケーラビリティを有する回路装置及び対応する方法が提供されるように請求項１の前提部分に係る回路装置と請求項１４の前提部分に係る方法を更に展開することである。
この目的は、請求項１の特徴を有する回路装置によって及び請求項１４の特徴を有する方法によって達成される。本発明の有利な実施形態及び好都合な更なる展開は、夫々の従属請求項で特徴付けられる。
本発明に従って、電力ロスが低い大きな同調範囲（少なくとも５倍で）のためのＣＤＲの概念が提供される。そのために、従来からの抵抗性負荷は、Ｃ［ｕｒｒｅｎｔ］Ｍ［ｏｄｅ］Ｌ［ｏｇｉｃ］において、負荷抵抗として機能するトランジスタ、特に、ＮＭＯＳトランジスタ、例えば、ｎチャネル金属酸化物半導体電界効果トランジスタによって置き換えられる。
この対策により、ＶＣＯバッファステージの伝導値と出力負荷の両方は、発振器出力周波数に依存して変化し、電圧制御発振器、特に、電圧制御ＬＣ発振器、例えば、リング発振器のより高い同調範囲が得られる。
全ての論理ゲートにおける位相検出器のＣＭＬにおいても、従来からの抵抗性負荷は、負荷抵抗として機能するトランジスタ、特にＮＭＯＳ負荷、によって置き換えられるので、ＣＤＲ回路の電力ロスは、ＣＤＲ回路の入力でのデータレートに自動的に依存することになる。これは、例えば、ＣＤＲ入力でデータレートを半分にすると、ＣＤＲ回路の電力ロスが４倍だけ減少される。
主に、ＣＤＲ回路は、
少なくとも１つの周波数調整回路と
少なくとも１つの位相調整回路を備え、
最初に、データ入力に適用可能なデータレートに基づいて周波数を設定するために前記周波数調整回路のみがアクティブであり、次に、前記データ入力と前記クロック入力との位相差を確認するために前記位相調整回路への切替えが生じる。
少なくとも１つの周波数調整回路と
少なくとも１つの位相調整回路を備え、
最初に、データ入力に適用可能なデータレートに基づいて周波数を設定するために前記周波数調整回路のみがアクティブであり、次に、前記データ入力と前記クロック入力との位相差を確認するために前記位相調整回路への切替えが生じる。
最後に、本発明は、少なくとも１つの位相検出器で及び少なくとも１つの電圧制御発振器でクロック及び／又はデータ回復（ＣＤＲ）のための、特に、約５倍で入力データレートの変動に関して電力ロスを最適化するための上述の種類の少なくとも１つの回路装置及び／又は上述の種類の方法の使用に関する。
このように、本発明は、一方では、電力要請がデータレートの関数であるために、低電力要請によって、即ち、低エネルギー消費によって特徴付けられ、他方では、本発明のおかげで、本発明に係る回路と本発明に係る方法は、非常に低い供給電圧で、例えば、１．５ボルトよりも低い範囲で動作可能であるので、低電力ロスも実現可能である。
また、本発明のおかげで、使用されるＣ［ｕｒｒｅｎｔ］Ｍ［ｏｄｅ］Ｌ［ｏｇｉｃ］に対して、約５倍だけデータレートの大きな変動を達成することができ、伝導値に加えて、出力負荷も最適値に設定される。その結果、クロック及び／又はデータ回復の電力ロスを、特に便利な方法で、データレートでスケーリングすることができる。
上記で既述されたように、有利な方法で本発明の教示を具体化し更に展開するための種々の可能性がある。このために、一方では、請求項１に従属している請求項及び請求項１４に従属している請求項が参照され、他方では、本発明の更なる実施形態、特徴及び利点が、とりわけ図６乃至図９に描かれた例示の実施形態によってより詳細に以下で説明される。
同様又は類似の実施形態、要素又は特徴は、図１乃至図９において同一の参照番号が与えられ、信号のマーキング／対応する信号の入力と出力に関して、小文字と大文字とに差はない。
データ入力とクロック入力を備える、図９のクロック及び／又はデータ回復（ＣＤＲ）のための回路装置１００は、少なくとも二つの制御ループを概念的且つ本質的に備える。
周波数調整回路の形態の第１の制御ループは、状態マシンＦＳＭと、この状態マシンＦＳＭの下流の８ビットプログラマブル電流デジタル／アナログ変換器Ｉ＿ＤＡＣと、この電流デジタル／アナログ変換器Ｉ＿ＤＡＣの下流のトランスインピーダンス増幅器の形態の電流／電圧変化器１／ＧＭと、この電流／電圧変化器１／ＧＭの下流の制御電圧信号ＶＢＰを印加可能な電圧制御発振器ＶＣＯを備え、この発振器は、特に、電圧制御ＬＣ発振器、例えば、リング発振器として構成され得る。
図６の詳細図に示されるように、電圧制御発振器ＶＣＯ及び／又は電圧制御発振器−バッファステージＶＣＢは、
第１のバラクタ（１２）と第２のバラクタ（１４）を備え、第１のバラクタ（１２）の陰極接続部と第２のバラクタ（１４）の陰極接続部は、互いに接続され、第１のトランジスタ（２２）のソース接点又はエミッタ接続部と接続され、第２のトランジスタ（２４）のドレイン接点又はコレクタ接続部と接続され、第３のトランジスタ（２６）のドレイン接点又はコレクタ接続部と接続され、第４のトランジスタ（２８）のゲート接点又はベース接続部と接続され、
第３のバラクタ（１６）と第４のバラクタ（１８を備え、第３のバラクタ（１６）の陰極接続部と第４のバラクタ（１８）の陰極接続部は、互いに接続され、第５のトランジスタ（３２）のソース接点又はエミッタ接続部と接続され、第６のトランジスタ（３４）のドレイン接点又はコレクタ接続部と接続され、第３のトランジスタ（２６）のゲート接点又はベース接続部と接続され、且つ第４のトランジスタ（２８）のドレイン接点又はコレクタ接続部に接続される。
第１のバラクタ（１２）と第２のバラクタ（１４）を備え、第１のバラクタ（１２）の陰極接続部と第２のバラクタ（１４）の陰極接続部は、互いに接続され、第１のトランジスタ（２２）のソース接点又はエミッタ接続部と接続され、第２のトランジスタ（２４）のドレイン接点又はコレクタ接続部と接続され、第３のトランジスタ（２６）のドレイン接点又はコレクタ接続部と接続され、第４のトランジスタ（２８）のゲート接点又はベース接続部と接続され、
第３のバラクタ（１６）と第４のバラクタ（１８を備え、第３のバラクタ（１６）の陰極接続部と第４のバラクタ（１８）の陰極接続部は、互いに接続され、第５のトランジスタ（３２）のソース接点又はエミッタ接続部と接続され、第６のトランジスタ（３４）のドレイン接点又はコレクタ接続部と接続され、第３のトランジスタ（２６）のゲート接点又はベース接続部と接続され、且つ第４のトランジスタ（２８）のドレイン接点又はコレクタ接続部に接続される。
この装置では、
第１のトランジスタ（２２）のゲート接点又はベース接続部と第５のトランジスタ（３２）のゲート接点又はベース接続部が互いに接続されると共にそれらに印加される制御電圧信号（ＶＢＰ）を有することができ、
第２のトランジスタ（２４）のソース接点又はエミッタ接続部と第６のトランジスタ（３４）のソース接点又はエミッタ接続部が互いに接続されると共に第７のトランジスタ（３６）のドレイン接点又はコレクタ接続部と接続され、この第７のトランジスタのゲート接点又はベース接続部に電流／電圧変換器（１／ＧＭ）の第１の出力電圧信号（ＶＢＮＦ）が印加され得、この第７のトランジスタのソース接点又はエミッタ接続部が基準電位（ＧＮＤ）と、特に、アース電位又は接地電位又はゼロ電位と接続され、
第３のトランジスタ（２６）のソース接点又はエミッタ接続部と第４のトランジスタ（２８）のソース接点又はエミッタ接続部が互いに接続されると共に第８のトランジスタ（３８）のドレイン接点又はコレクタ接続部と接続され、この第８のトランジスタのゲート接点又はベース接続部に電流／電圧変換器（１／ＧＭ）の第２の出力電圧信号（ＶＢＮＳ）を印加可能であり、この第８のトランジスタのソース接点又はエミッタ接続部が基準電位（ＧＮＤ）と、特に、アース電位又は接地電位又はゼロ電位と接続される。
第１のトランジスタ（２２）のゲート接点又はベース接続部と第５のトランジスタ（３２）のゲート接点又はベース接続部が互いに接続されると共にそれらに印加される制御電圧信号（ＶＢＰ）を有することができ、
第２のトランジスタ（２４）のソース接点又はエミッタ接続部と第６のトランジスタ（３４）のソース接点又はエミッタ接続部が互いに接続されると共に第７のトランジスタ（３６）のドレイン接点又はコレクタ接続部と接続され、この第７のトランジスタのゲート接点又はベース接続部に電流／電圧変換器（１／ＧＭ）の第１の出力電圧信号（ＶＢＮＦ）が印加され得、この第７のトランジスタのソース接点又はエミッタ接続部が基準電位（ＧＮＤ）と、特に、アース電位又は接地電位又はゼロ電位と接続され、
第３のトランジスタ（２６）のソース接点又はエミッタ接続部と第４のトランジスタ（２８）のソース接点又はエミッタ接続部が互いに接続されると共に第８のトランジスタ（３８）のドレイン接点又はコレクタ接続部と接続され、この第８のトランジスタのゲート接点又はベース接続部に電流／電圧変換器（１／ＧＭ）の第２の出力電圧信号（ＶＢＮＳ）を印加可能であり、この第８のトランジスタのソース接点又はエミッタ接続部が基準電位（ＧＮＤ）と、特に、アース電位又は接地電位又はゼロ電位と接続される。
位相調整回路における第２の制御ループは、位相検出器ＰＤ、この位相検出器ＰＤの下流の充電ポンプＣＰ、この充電ポンプＣＰの下流の電圧／電流変換器ＧＭ、及び電圧制御発振器ＶＣＯを備える。
図７の詳細図に示されるように、位相検出器ＰＤは、状態制御フリップフロップとして構成されるラッチ回路を備え、
第１のトランジスタ（４２）のソース接点又はエミッタ接続部が第２のトランジスタ（４４）のドレイン接点又はコレクタ接続部と接続され、第３のトランジスタ（４６）のドレイン接点又はコレクタ接続部と接続され、第４のトランジスタ（４８）のゲート接点又はベース接続部と接続され、
第５のトランジスタ（５２）のソース接点又はエミッタ接続部が第６のトランジスタ（５４）のドレイン接点又はコレクタ接続部と接続され、第３のトランジスタ（４６）のゲート接点又はベース接続部と接続され、第４のトランジスタ（４８）のドレイン接点又はコレクタ接続部と接続され、
第１のトランジスタ（４２）のゲート接点又はベース接続部と第５のトランジスタ（５２）のゲート接点又はベース接続部が互いに接続されると共に、それらに印加される制御電圧信号（ＶＢＰ）を有することができる。
第１のトランジスタ（４２）のソース接点又はエミッタ接続部が第２のトランジスタ（４４）のドレイン接点又はコレクタ接続部と接続され、第３のトランジスタ（４６）のドレイン接点又はコレクタ接続部と接続され、第４のトランジスタ（４８）のゲート接点又はベース接続部と接続され、
第５のトランジスタ（５２）のソース接点又はエミッタ接続部が第６のトランジスタ（５４）のドレイン接点又はコレクタ接続部と接続され、第３のトランジスタ（４６）のゲート接点又はベース接続部と接続され、第４のトランジスタ（４８）のドレイン接点又はコレクタ接続部と接続され、
第１のトランジスタ（４２）のゲート接点又はベース接続部と第５のトランジスタ（５２）のゲート接点又はベース接続部が互いに接続されると共に、それらに印加される制御電圧信号（ＶＢＰ）を有することができる。
この装置では、
第２のトランジスタ（４４）のソース接点又はエミッタ接続部と第６のトランジスタ（５４）のソース接点又はエミッタ接続部が互いに接続されると共に第７のトランジスタ（５６）のドレイン接点又はコレクタ接続部と接続され、この第７のトランジスタ（５６）のゲート接点又はベース接続部に第１のクロック信号（ＣＫＰ）が印加され得、
第３のトランジスタ（４６）のソース接点又はエミッタ接続部と第４のトランジスタ（４８）のソース接点又はエミッタ接続部と互いに接続されると共に第８のトランジスタ（５８）のドレイン接点又はコレクタ接続部と接続され、この第８のトランジスタ（５８）のゲート接点又はベース接続部に第２のクロック信号（ＣＫＮ）が印加され得、
第７のトランジスタ（５６）のソース接点又はエミッタ接続部と第８のトランジスタ（５８）のソース接点又はエミッタ接続部と互いに接続されると共に第９のトランジスタ（６０）のドレイン接点又はコレクタ接続部と接続され、この第９のトランジスタ（６０）のソース接点又はエミッタ接続部が基準電位（ＧＮＤ）と、特に、アース電位又は接地電位又はゼロ電位と接続される。
第２のトランジスタ（４４）のソース接点又はエミッタ接続部と第６のトランジスタ（５４）のソース接点又はエミッタ接続部が互いに接続されると共に第７のトランジスタ（５６）のドレイン接点又はコレクタ接続部と接続され、この第７のトランジスタ（５６）のゲート接点又はベース接続部に第１のクロック信号（ＣＫＰ）が印加され得、
第３のトランジスタ（４６）のソース接点又はエミッタ接続部と第４のトランジスタ（４８）のソース接点又はエミッタ接続部と互いに接続されると共に第８のトランジスタ（５８）のドレイン接点又はコレクタ接続部と接続され、この第８のトランジスタ（５８）のゲート接点又はベース接続部に第２のクロック信号（ＣＫＮ）が印加され得、
第７のトランジスタ（５６）のソース接点又はエミッタ接続部と第８のトランジスタ（５８）のソース接点又はエミッタ接続部と互いに接続されると共に第９のトランジスタ（６０）のドレイン接点又はコレクタ接続部と接続され、この第９のトランジスタ（６０）のソース接点又はエミッタ接続部が基準電位（ＧＮＤ）と、特に、アース電位又は接地電位又はゼロ電位と接続される。
加算器ＳＵＭによって合計された電流デジタル／アナログ変換器Ｉ＿ＤＡＣの及び電圧／電流変換器ＧＭの出力電流は、電流／電圧変換器１／ＧＭの入力に印加される。
ＣＤＲ回路１００（図９参照）が、例えば、以下のパワーオンリセットへ切り替えられると、第１の制御ループ、即ち、周波数調整がアクティブになる。状態ブロックＦＳＭは、データフランクの数をクロックフランクの数と比較して、その出力で、電流デジタル／アナログ変換器Ｉ＿ＤＡＣの入力に対するデジタル８ビットワードを提供する。
この装置では、状態マシン即ち状態ブロックＦＳＭは、また、状態、状態遷移及び動作よりなる挙動のモデルを表す有限状態マシンと呼ばれる。
電流デジタル／アナログ変換器Ｉ＿ＤＡＣは、データフランクとクロックフランクを差動電流Ｉｄａｃ＿ｐとＩｄａｃ＿ｎに変換する。
電流デジタル／アナログ変換器Ｉ＿ＤＡＣと電圧／電流変換器ＧＭからの電流加算器ＳＵＭによって形成された電流の合計が下流の電流／電圧変換器１／ＧＭにおいて、電圧制御発振器ＶＣＯに対する対応する電圧値ＶＢＮＦとＶＢＮＳに変換され、そこでは、電圧／電流変換器ＧＭの差動出力電流Ｉｄａｃ＿ｐとＩｄａｃ＿ｎは、位相調整回路の形態の第２の制御ループがアクティブではないので、この時点では、ゼロである。
第１の制御ループは、制御の終わりに、発振器周波数の時定数がＣＤＲ回路１００の入力でデータレートと等しいように電流デジタル／アナログ変換器Ｉ＿ＤＡＣと電圧制御発振器ＶＣＯを調整する純粋な周波数調整である。この調整を用いて、電圧制御発振器ＶＣＯは、データレートが５倍よりも小さい範囲内で動く限り、常にそれ自体を正確なデータレートに調整できる。
従来技術と比較して、電圧制御発振器ＶＣＯには追加の分周器が必要ない。それは、電圧制御発振器ＶＣＯは、電圧制御発振器ＶＣＯの同調範囲が描かれている図８の例示の線図に見られるように、（スローとファーストパラメータ）処理と温度変動（−２０℃から１２０℃まで）にわたって、単独で約５倍の同調範囲を既に備えているからである。
電圧値ＶＢＮＦとＶＢＮＳは、電圧制御発振器バッファステージＶＣＯとＶＣＢの伝導値を正確な値へ調整し、加えて、これらのバッファの負荷抵抗が、正確な値へ調整されなければならない。これは、ｎチャネル金属酸化物半導体電界効果トランジスタ２２，３２／４２，５２によって提供されるＮＭＯＳ負荷のゲート電圧に対応する制御電圧ＶＢＰを介して実現可能である。
１ギガヘルツを実質的に超えるデータレートに対して、多くて０．１３マイクロメートルのチャネル長を有する技術が、通常、使用されるので、最大の可能な電圧は、制限され、例えば、０．１３マイクロメートル技術に対する最大供給電圧は、通常、約１．５ボルトである。しかしながら、これは、最適に機能するのを保証するために、ＶＢＰでの電圧が供給電圧（約２．２ボルト）よりも大きくなければならないことを意味する。
このため、制御電圧ＶＢＰは、各調整されたＶＢＮＳとＶＢＮＦに対して、正確な、特に、最適な値が制御電圧ＶＢＰに対してそれ自体を調整するように、電圧制御回路として機能する第３の又は更なる又は追加の制御ループを介して調整される。
この更なる又は追加の制御回路は、バッファＶＣＯのコピー又はレプリカＶＣＢである充電ポンプＣＰ´と演算増幅器ＡＭＰを備える。供給電圧ＶＤＤの２倍までの電圧を発生できる充電ポンプＣＰ´は、増加された出力電圧がＮＭＯＳ負荷トランジスタ２２，３２／４２，５２に行くに過ぎない。従って、ポンプＣＰ´の出力では電流が必要ないので、このタイプの調整に適する。
第１の制御ループ即ち周波数制御ループが、データレートに基づいて、位相検出器ＰＤにおいて及び電圧制御発振器ＶＣＯにおいてＶＣＯ周波数とＣ［ｕｒｒｅｎｔ］Ｍ［ｏｄｅ］Ｌ［ｏｇｉｃ］ゲートの動作点を正確な値に調整すると、電流デジタル／アナログ変換器Ｉ＿ＤＡＣに対する８ビット値が凍結され且つ切り替えが第２の制御ループ即ち位相制御ループに対して生じる。
この第２の制御ループにおいて、回路装置１００のデータ入力とクロック入力との位相差は、位相検出器ＰＤにおいて確認されて（先端又は後端）充電ポンプＣＰの入力でデジタル信号“ＵＰ”（先端に対して）と“ＤＮ”（後端に対して）の形態で提供される。
充電ポンプＣＰは、入力ＵＰ／ＤＮ信号を同調電圧ｔｕｎｅ＿ｐ／ｔｕｎｅ＿ｎに変換し、下流の電圧／電流変換器ＧＭは、その出力端で差動電流Ｉｇｍ＿ｐとＩｇｍ＿ｎを提供する。
その後、電圧／電流変換器ＧＭの電流Ｉｇｍ＿ｐ／Ｉｇｍ＿ｎは、電流加算器ＳＵＭで電流デジタル／アナログ変換器Ｉ＿ＤＡＣの先に設定された電流Ｉｄａｃ＿ｐ／Ｉｄａｃ＿ｎと合計され、電圧制御発振器ＶＣＯに対する出力電圧ＶＢＮＦとＶＢＮＳとして電流／電圧変換器１／ＧＭへ提供される。
この第２の制御ループは、純粋な位相調整であり、約３パーセントの同調範囲を備える。
要約すれば、本発明は、低電力ロスのために大きな同調範囲（＜‐‐＞少なくとも５倍）のためのＣＤＲ概念（図９を参照）を提供する。そのため、Ｃ［ｕｒｒｅｎｔ］Ｍ［ｏｄｅ］Ｌ［ｏｇｉｃ］における抵抗性負荷は、負荷抵抗として機能するＮＭＯＳトランジスタ２２と３２（図６参照−トランジスタ負荷、即ち、ＮＭＯＳ負荷２２，３２を有するＶＣＯバッファステージ）によって置き換えられる。
この対策のおかげで、ＶＣＯバッファステージの伝導値と出力負荷の両方は、発振器出力周波数に基づいて変化し得、それによって、電圧制御発振器ＶＣＯ，ＶＣＢの同調範囲がより大きくなる。
また、位相検出器ＰＤのＣ［ｕｒｒｅｎｔ］Ｍ［ｏｄｅ］Ｌ［ｏｇｉｃ］において、抵抗性負荷は、全ての論理ゲートにおいてＮＭＯＳ負荷４２，５２（図７参照−トランジスタ負荷、即ち、ＮＭＯＳ負荷４２，５２を有するラッチ）によって置き換えられるので、ＣＤＲ回路１００（図９参照）の電力ロスは、ＣＤＲ回路１００の（データ）入力で自動的にデータレートに依存することになる。これは、例えば、ＣＤＲ入力でのデータレートが半分にされると、ＣＤＲ回路１００の電力ロスが４倍減少されることを意味する。
１００ クロック及び／又はデータ回復のための回路装置
１２ 電圧制御発振器ＶＣＯ及び／又は電圧制御発振器ステージＶＣＢの第１のバラクタ
１４ 電圧制御発振器ＶＣＯ及び／又は電圧制御発振器ステージＶＣＢの第２のバラクタ
１６ 電圧制御発振器ＶＣＯ及び／又は電圧制御発振器ステージＶＣＢの第３のバラクタ
１８ 電圧制御発振器ＶＣＯ及び／又は電圧制御発振器ステージＶＣＢの第４のバラクタ
２２ 電圧制御発振器ＶＣＯ及び／又は電圧制御発振器ステージＶＣＢの第１のトランジスタ、特に、ｎチャネル金属酸化物半導体電界効果トランジスタ
２４ 電圧制御発振器ＶＣＯ及び／又は電圧制御発振器ステージＶＣＢの第２のトランジスタ
２６ 電圧制御発振器ＶＣＯ及び／又は電圧制御発振器ステージＶＣＢの第３のトランジスタ
２８ 電圧制御発振器ＶＣＯ及び／又は電圧制御発振器ステージＶＣＢの第４のトランジスタ
３２ 電圧制御発振器ＶＣＯ及び／又は電圧制御発振器ステージＶＣＢの第５のトランジスタ、特に、ｎチャネル金属酸化物半導体電界効果トランジスタ
３４ 電圧制御発振器ＶＣＯ及び／又は電圧制御発振器ステージＶＣＢの第６のトランジスタ
３６ 電圧制御発振器ＶＣＯ及び／又は電圧制御発振器ステージＶＣＢの第７のトランジスタ
３８ 電圧制御発振器ＶＣＯ及び／又は電圧制御発振器ステージＶＣＢの第８のトランジスタ
４２ 位相検出器ＰＤのラッチ回路、特に、フリップフロップ回路、例えば、状態制御フリップフロップ回路の第１のトランジスタ、特に、ｎチャネル金属酸化物半導体電界効果トランジスタ
４４ 位相検出器ＰＤのラッチ回路、特に、フリップフロップ回路、例えば、状態制御フリップフロップ回路の第２のトランジスタ
４６ 位相検出器ＰＤのラッチ回路、特に、フリップフロップ回路、例えば、状態制御フリップフロップ回路の第３のトランジスタ
４８ 位相検出器ＰＤのラッチ回路、特に、フリップフロップ回路、例えば、状態制御フリップフロップ回路の第４のトランジスタ
５２ 位相検出器ＰＤのラッチ回路、特に、フリップフロップ回路、例えば、状態制御フリップフロップ回路の第５のトランジスタ、特に、ｎチャネル金属酸化物半導体電界効果トランジスタ
５４ 位相検出器ＰＤのラッチ回路、特に、フリップフロップ回路、例えば、状態制御フリップフロップ回路の第６のトランジスタ
５６ 位相検出器ＰＤのラッチ回路、特に、フリップフロップ回路、例えば、状態制御フリップフロップ回路の第７のトランジスタ
５８ 位相検出器ＰＤのラッチ回路、特に、フリップフロップ回路、例えば、状態制御フリップフロップ回路の第８のトランジスタ
６０ 位相検出器ＰＤのラッチ回路、特に、フリップフロップ回路、例えば、状態制御フリップフロップ回路の第９のトランジスタ
ＡＭＰ 演算増幅器
ＣＫＰ 第１のクロック信号
ＣＫＮ 第２のクロック信号
ＣＰ 位相調整回路、特に、第２の制御ループの充電ポンプ
ＣＰ´ 電圧調整回路、特に、第３又は更なる又は追加の制御ループの充電ポンプ
ＦＳＭ 状態マシン、特に、有限自動マシン又は状態自動マシン
ＧＭ 電圧／電流変換器
１／ＧＭ 電流／電圧変換器、特に、トランスインピーダンス増幅器
ＧＮＤ 基準電位、特に、アース電位又は接地電位又はゼロ電位
Ｉｄａｃ＿ｐ，ｎ 電流デジタル／アナログ変換器Ｉ＿ＤＡＣの出力での差動電流
Ｉ＿ＤＡＣ 電流デジタル／アナログ変換器
Ｉｇｍ＿ｐ，ｎ 電圧／電流変換器ＧＭの出力での差動電流
ＰＤ 位相検出器、特に、二値位相検出器、例えば、バン−バン位相検出器又は上方／下方位相検出器
ＳＵＭ 加算器、特に、電流加算器
ｔｕｎｅ＿ｐ，ｎ 同調電圧
ＶＢＮＦ 電流／電圧変換器１／ＧＭの第１の出力電圧信号
ＶＢＮＳ 電流／電圧変換器１／ＧＭの第２の出力電圧信号
ＶＢＰ 制御電圧（信号）
ＶＣＯ 位相調整回路の、特に、第２の制御ループの電圧制御発振器、特に、電圧制御ＬＣ発振器、例えば、リング発振器又は電圧制御発振器バッファステージ
ＶＣＢ 位相調整回路の、特に、第３の又は更なる又は追加の制御ループの電圧制御発振器、特に、電圧制御ＬＣ発振器、例えば、リング発振器又は電圧制御発振器バッファステージ
ＶＤＤ 供給電圧
１２ 電圧制御発振器ＶＣＯ及び／又は電圧制御発振器ステージＶＣＢの第１のバラクタ
１４ 電圧制御発振器ＶＣＯ及び／又は電圧制御発振器ステージＶＣＢの第２のバラクタ
１６ 電圧制御発振器ＶＣＯ及び／又は電圧制御発振器ステージＶＣＢの第３のバラクタ
１８ 電圧制御発振器ＶＣＯ及び／又は電圧制御発振器ステージＶＣＢの第４のバラクタ
２２ 電圧制御発振器ＶＣＯ及び／又は電圧制御発振器ステージＶＣＢの第１のトランジスタ、特に、ｎチャネル金属酸化物半導体電界効果トランジスタ
２４ 電圧制御発振器ＶＣＯ及び／又は電圧制御発振器ステージＶＣＢの第２のトランジスタ
２６ 電圧制御発振器ＶＣＯ及び／又は電圧制御発振器ステージＶＣＢの第３のトランジスタ
２８ 電圧制御発振器ＶＣＯ及び／又は電圧制御発振器ステージＶＣＢの第４のトランジスタ
３２ 電圧制御発振器ＶＣＯ及び／又は電圧制御発振器ステージＶＣＢの第５のトランジスタ、特に、ｎチャネル金属酸化物半導体電界効果トランジスタ
３４ 電圧制御発振器ＶＣＯ及び／又は電圧制御発振器ステージＶＣＢの第６のトランジスタ
３６ 電圧制御発振器ＶＣＯ及び／又は電圧制御発振器ステージＶＣＢの第７のトランジスタ
３８ 電圧制御発振器ＶＣＯ及び／又は電圧制御発振器ステージＶＣＢの第８のトランジスタ
４２ 位相検出器ＰＤのラッチ回路、特に、フリップフロップ回路、例えば、状態制御フリップフロップ回路の第１のトランジスタ、特に、ｎチャネル金属酸化物半導体電界効果トランジスタ
４４ 位相検出器ＰＤのラッチ回路、特に、フリップフロップ回路、例えば、状態制御フリップフロップ回路の第２のトランジスタ
４６ 位相検出器ＰＤのラッチ回路、特に、フリップフロップ回路、例えば、状態制御フリップフロップ回路の第３のトランジスタ
４８ 位相検出器ＰＤのラッチ回路、特に、フリップフロップ回路、例えば、状態制御フリップフロップ回路の第４のトランジスタ
５２ 位相検出器ＰＤのラッチ回路、特に、フリップフロップ回路、例えば、状態制御フリップフロップ回路の第５のトランジスタ、特に、ｎチャネル金属酸化物半導体電界効果トランジスタ
５４ 位相検出器ＰＤのラッチ回路、特に、フリップフロップ回路、例えば、状態制御フリップフロップ回路の第６のトランジスタ
５６ 位相検出器ＰＤのラッチ回路、特に、フリップフロップ回路、例えば、状態制御フリップフロップ回路の第７のトランジスタ
５８ 位相検出器ＰＤのラッチ回路、特に、フリップフロップ回路、例えば、状態制御フリップフロップ回路の第８のトランジスタ
６０ 位相検出器ＰＤのラッチ回路、特に、フリップフロップ回路、例えば、状態制御フリップフロップ回路の第９のトランジスタ
ＡＭＰ 演算増幅器
ＣＫＰ 第１のクロック信号
ＣＫＮ 第２のクロック信号
ＣＰ 位相調整回路、特に、第２の制御ループの充電ポンプ
ＣＰ´ 電圧調整回路、特に、第３又は更なる又は追加の制御ループの充電ポンプ
ＦＳＭ 状態マシン、特に、有限自動マシン又は状態自動マシン
ＧＭ 電圧／電流変換器
１／ＧＭ 電流／電圧変換器、特に、トランスインピーダンス増幅器
ＧＮＤ 基準電位、特に、アース電位又は接地電位又はゼロ電位
Ｉｄａｃ＿ｐ，ｎ 電流デジタル／アナログ変換器Ｉ＿ＤＡＣの出力での差動電流
Ｉ＿ＤＡＣ 電流デジタル／アナログ変換器
Ｉｇｍ＿ｐ，ｎ 電圧／電流変換器ＧＭの出力での差動電流
ＰＤ 位相検出器、特に、二値位相検出器、例えば、バン−バン位相検出器又は上方／下方位相検出器
ＳＵＭ 加算器、特に、電流加算器
ｔｕｎｅ＿ｐ，ｎ 同調電圧
ＶＢＮＦ 電流／電圧変換器１／ＧＭの第１の出力電圧信号
ＶＢＮＳ 電流／電圧変換器１／ＧＭの第２の出力電圧信号
ＶＢＰ 制御電圧（信号）
ＶＣＯ 位相調整回路の、特に、第２の制御ループの電圧制御発振器、特に、電圧制御ＬＣ発振器、例えば、リング発振器又は電圧制御発振器バッファステージ
ＶＣＢ 位相調整回路の、特に、第３の又は更なる又は追加の制御ループの電圧制御発振器、特に、電圧制御ＬＣ発振器、例えば、リング発振器又は電圧制御発振器バッファステージ
ＶＤＤ 供給電圧
Claims (15)
- 少なくとも１つのデータ入力と、
少なくとも１つのクロック入力を備えるクロック及び／又はデータ回復のための回路装置（１００）であって、
少なくとも１つの周波数調整回路と
少なくとも１つの位相調整回路を備え、
最初に、データ入力に適用可能なデータレートに基づいて周波数を設定するために前記周波数調整回路のみがアクティブであり、次に、前記データ入力と前記クロック入力との位相差を確認するために前記位相調整回路への切替えが生じることを特徴とする回路装置。 - 前記周波数調整回路は、
少なくとも１つの状態マシン（ＦＳＭ）と、
前記状態マシン（ＦＳＭ）の下流の少なくとも１つの電流デジタル／アナログ変換器（Ｉ＿ＤＡＣ）と
前記電流デジタル／アナログ変換器（Ｉ＿ＤＡＣ）の下流の少なくとも１つの電流／電圧変換器（１／ＧＭ）と、
前記電流／電圧変換器（１／ＧＭ）の下流の、少なくとも１つの制御電圧信号（ＶＢＰ）を印加可能な少なくとも１つの電圧制御発振器（ＶＣＯ）を備えることを特徴とする請求項１に記載の回路装置。 - 前記電流デジタル／アナログ変換器（Ｉ＿ＤＡＣ）は、特に、デジタル８ビットワードを適用可能な８ビットプログラマブルであることを特徴とする請求項２に記載の回路装置。
- 前記電流／電圧変換器（１／ＧＭ）は、少なくとも１つのトランスインピーダンス増幅器として構成されることを特徴とする請求項２又は３に記載の回路装置。
- 少なくとも１つの電圧制御発振器バッファステージ（ＶＣＢ）を有し、
前記電圧制御発振器バッファステージ（ＶＣＢ）の下流の少なくとも１つの演算増幅器を有し、且つ
前記演算増幅器（ＡＭＰ）の下流の少なくとも１つの充電ポンプ（ＣＰ´）を有する、
前記制御電圧信号（ＶＢＰ）を設定するために設けられた少なくとも１つの電圧調整回路を備えることを特徴とする請求項２乃至４のいずれか一項に記載の回路装置。 - 前記電圧制御発振器（ＶＣＯ）及び／又は前記電圧制御発振器バッファステージ（ＶＣＢ）は、
第１のバラクタ（１２）と第２のバラクタ（１４）を備え、前記第１のバラクタ（１２）の陰極接続部と前記第２のバラクタ（１４）の陰極接続部が互いに接続され、第１のトランジスタ（２２）のソース接点又はエミッタ接続部と接続され、第２のトランジスタ（２４）のドレイン接点又はコレクタ接続部と接続され、第３のトランジスタ（２６）のドレイン接点又はコレクタ接続部と接続され、第４のトランジスタ（２８）のゲート接点又はベース接続部と接続され、及び
第３のバラクタ（１６）と第４のバラクタ（１８）を備え、前記第３のバラクタ（１６）の陰極接続部と前記第４のバラクタ（１８）の陰極接続部が互いに接続され、第５のトランジスタ（３２）のソース接点又はエミッタ接続部と接続され、第６のトランジスタ（３４）のドレイン接点又はコレクタ接続部と接続され、前記第３のトランジスタ（２６）のゲート接点又はベース接続部と接続され、前記第４のトランジスタ（２８）のドレイン接点又はコレクタ接続部と接続されることを特徴とする請求項２乃至５のいずれか一項に記載の回路装置。 - 前記第１のトランジスタ（２２）のゲート接点又はベース接続部と前記第５のトランジスタ（３２）のゲート接点又はベース接続部が互いに接続されると共に制御電圧信号（ＶＢＰ）を印加可能であり、
前記第２のトランジスタ（２４）のソース接点又はエミッタ接続部と前記第６のトランジスタ（３４）のソース接点又はエミッタ接続部が互いに接続されると共に第７のトランジスタ（３６）のドレイン接点又はコレクタ接続部と接続され、前記電流／電圧変換器（１／ＧＭ）の第１の出力電圧信号（ＶＢＮＦ）を前記第７のトランジスタのゲート接点又はベース接続部に印加可能であり、前記第７のトランジスタのソース接点又はエミッタ接続部が基準電位（ＧＮＤ）と、特に、アース電位又は接地電位又はゼロ電位と接続され、及び
前記第３のトランジスタ（２６）のソース接点又はエミッタ接続部と前記第４のトランジスタ（２８）のソース接点又はエミッタ接続部が互いに接続されると共に第８のトランジスタ（３８）のドレイン接点又はコレクタ接続部と接続され、前記電流／電圧変換器（１／ＧＭ）の第２の出力電圧信号（ＶＢＮＳ）を前記第８のトランジスタのゲート接点又はベース接続部に印加可能であり、前記第８のトランジスタのソース接点又はエミッタ接続部が基準電位（ＧＮＤ）と、特に、アース電位又は接地電位又はゼロ電位と接続されることを特徴とする請求項６に記載の回路装置。 - 前記位相調整回路は、
少なくとも１つの位相検出器（ＰＤ）と、
前記位相検出器（ＰＤ）の下流の少なくとも１つの充電ポンプ（ＣＰ）と、
前記充電ポンプ（ＣＰ）の下流の少なくとも１つの電圧／電流変換器（ＧＭ）と、
前記電圧制御発振器（ＶＣＯ）とを備えることを特徴とする請求項１乃至７のいずれか一項に記載の回路装置。 - 前記位相検出器（ＰＤ）は、２値位相検出器として、特に、少なくともバン−バン−位相検出器として又は少なくとも上方／下方位相検出器として少なくとも構成されることを特徴とする請求項８に記載の回路装置。
- 前記位相検出器（ＰＤ）は、特に、少なくともフリップフロップとして構成される、例えば、少なくとも状態制御フリップフロップとして構成される少なくとも１つのラッチ回路を備え、
第１のトランジスタ（４２）のソース接点又はエミッタ接続部が第２のトランジスタ（４４）のドレイン接点又はコレクタ接続部と接続され、第３のトランジスタ（４６）のドレイン接点又はコレクタ接続部と接続され、第４のトランジスタ（４８）のゲート接点又はベース接続部と接続され、
第５のトランジスタ（５２）のソース接点又はエミッタ接続部が第６のトランジスタ（５４）のドレイン接点又はコレクタ接続部と接続され、前記第３のトランジスタ（４６）のゲート接点又はベース接続部と接続され、前記第４のトランジスタ（４８）のドレイン接点又はコレクタ接続部と接続され、
前記第１のトランジスタ（４２）のゲート接点又はベース接続部と前記第５のトランジスタ（５２）のゲート接点又はベース接続部が互いに接続されると共に制御電圧信号（ＶＢＰ）が印加可能である請求項８又は９に記載の回路装置。 - 前記第２のトランジスタ（４４）のソース接点又はエミッタ接続部と前記第６のトランジスタ（５４）のソース接点又はエミッタ接続部が互いに接続されると共に第７のトランジスタ（５６）のドレイン接点又はコレクタ接続部と接続され、第１のクロック信号（ＣＫＰ）が前記第７のトランジスタ（５６）のゲート接点又はベース接続部に印加可能であり、
前記第３のトランジスタ（４６）のソース接点又はエミッタ接続部と前記第４のトランジスタ（４８）のソース接点又はエミッタ接続部が互いに接続されると共に第８のトランジスタ（５８）のドレイン接点又はコレクタ接続部と接続され、第２のクロック信号（ＣＫＮ）が前記第８のトランジスタ（５８）のゲート接点又はベース接続部に印加可能であり、
前記第７のトランジスタ（５６）のソース接点又はエミッタ接続部と前記第８のトランジスタ（５８）のソース接点又はエミッタ接続部が互いに接続されると共に第９のトランジスタ（６０）のドレイン接点又はコレクタ接続部と接続され、前記第９のトランジスタ（６０）のソース接点又はエミッタ接続部が基準電位（ＧＮＤ）と、特に、アース電位又は接地電位又はゼロ電位と接続されることを特徴とする請求項１０に記載の回路装置。 - 前記電圧制御発振器（ＶＣＯ）の前記第１のトランジスタ（２２）及び／又は前記第５のトランジスタ（３２）
及び／又は
前記位相検出器（ＰＤ）の前記ラッチ回路の前記第１のトランジスタ（４２）及び／又は前記第５のトランジスタ（５２）がｎチャネル金属酸化物半導体電界効果トランジスタとして構成されることを特徴とする請求項６又は７に記載の及び／又は請求項１０又は１１に記載の回路装置。 - 少なくとも１つの加算器（ＳＵＭ）によって合計される前記電流デジタル／アナログ変換器（Ｉ＿ＤＡＣ）の、及び前記電圧／電流変換器（ＧＭ）の出力電流が前記電流／電圧変換器（１／ＧＭ）に印加可能なことを特徴とする請求項２乃至７のいずれか一項に記載の及び請求項８乃至１２のいずれか一項に記載の回路装置。
- 少なくとも１つの周波数調整と、
少なくとも１つの位相調整とを含み、
最初に、データレートに基づいて周波数を設定するために前記周波数調整をする回路のみがアクティブであり、次に、前記データ入力と前記クロック入力との位相差を確認するために前記位相調整をする回路への切替えが生じることを特徴とするクロック及び／又はデータ回復のための方法。 - 少なくとも１つの位相検出器（ＰＤ）を有し且つ少なくとも１つの電圧制御発振器（ＶＣＯ）を有する、クロック及び／又はデータ回復のための請求項１乃至１３のいずれか一項に記載の回路装置（１００）の使用及び／又は請求項１４に記載の方法の使用。
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