JP2017153019A - 半導体装置 - Google Patents
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Abstract
【解決手段】 比例パス103は、第1の電源系101に設けられ、基準信号FrefとPLL回路100の出力信号Foutを帰還させた信号FMとの位相差を示す検出信号DETに応じて、アナログ比例信号APを出力する。積分パス104は、第2の電源系102に設けられ、検出信号DETに応じて、アナログ積分信号AIを出力する。CCOドライバ16は、第1の電源系101に設けられ、アナログ比例信号APとアナログ積分信号AIとに応じた制御電流ICCOを出力する。CCO17は、第2の電源系102に設けられ、制御電流ICCOに応じた出力信号Foutを出力する。位相比較器11は、第2の電源系102に設けられ、基準信号Frefと出力信号Foutを帰還させた信号FMとの位相差を検出し、検出結果を検出信号DETとして出力する。
【選択図】図1
Description
実施の形態1にかかる半導体装置について説明する。実施の形態1にかかる半導体装置は、位相同期(Phase Locked Loop:PLL)回路100を有する。以下、PLL回路100について説明する。図1は、実施の形態1にかかるPLL回路100の基本的構成を模式的に示す図である。PLL回路100は、比例パス103と積分パス104とを有するハイブリッド(hybrid)PLL回路として構成される。
Ic1:Ic3:If1=1:A:A/B×Df
ここで、Aは電流Ic1に対する電流Ic3の比(ミラー比)であり、Bは可変電流セルVCの単位電流に対する電流Ic3の比である。
実施の形態2にかかるPLL回路200について説明する。図7は、実施の形態2にかかるPLL回路200の構成を模式的に示す図である。PLL回路200は、実施の形態1にかかるPLL回路100の変形例であり、PLL回路100のレベルシフタ13を除去し、位相比較器21とレベルシフタ22とを追加した構成を有する。以下、位相比較器11を第1の位相比較器とも称し、位相比較器21を第2の位相比較器とも称する。
実施の形態3にかかるPLL回路について説明する。PLL回路300は、PLL回路100のCCOドライバ16をCCOドライバ36に置換した構成を有する。図8は、実施の形態3にかかるCCOドライバ36の構成を模式的に示す図である。CCOドライバ36は、実施の形態1にかかるCCOドライバ16にディジェネレーション抵抗R12及びR22を追加した構成を有する。
実施の形態4にかかるPLL回路について説明する。PLL回路400は、PLL回路100に、CDAC15Aの定電流セルにバイアスを供給するバイアス生成回路を追加した構成を有する。
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、CCOドライバ、フィルタ及びバイアス生成回路はNMOSトランジスタ及びPMOSトランジスタを用いて構成しているが、適宜NMOSトランジスタをPMOSトランジスタに置換し、PMOSトランジスタをNMOSトランジスタに置換して、同様の機能を有するCCOドライバ、フィルタ及びバイアス生成回路を構成できることは言うまでもない。
12 チャージポンプ
12A、12B、CC 定電流セル
13、22 レベルシフタ
14 DSP
15A CDAC
15B FDAC
16、36 CCOドライバ
17 CCO
18 分周器
41、42 バイアス生成回路
42A スタートアップ回路
100、200 PLL回路
101 第1の電源系
102 第2の電源系
103 比例パス
104 積分パス
AP アナログ比例信号
C 容量
CON 制御信号
Dc、Df ディジタル積分信号
DET1、DET2 検出信号
F1〜F3 フィルタ
FM 信号
Fout 出力信号
Fref 基準信号
GND1 第1の電源系のグランド
GND2 第2の電源系のグランド
I 単位電流
AIc、AIc1、AIf、AIf1、AI アナログ積分信号
Ic1、Ic2、Ic3、If1、If2 電流
ICCO 制御電流
MN1〜MN3、MN11、MN21、MN22 NMOSトランジスタ
MP1〜MP5、MP11、MP12、MP21、MP22 PMOSトランジスタ
NOUT 出力ノード
R、R1、R2、R41、R42 抵抗
R11、R12 ディジェネレーション抵抗
SU スタートアップ信号
SW1、SW2 スイッチ
Vbias バイアス電圧
VC 可変電流セル
VDD1 第1の電源
VDD2 第2の電源
Claims (12)
- 位相同期回路を有する半導体装置であって、
前記位相同期回路は、
第1の電源系に設けられ、基準信号と前記位相同期回路の出力信号を帰還させた信号との位相差を示す検出信号に応じて、アナログ比例信号を出力する比例パスと、
前記第1の電源系よりも電圧が低い第2の電源系に設けられ、前記検出信号に応じて、アナログ積分信号を出力する積分パスと、
前記第1の電源系に設けられ、前記比例パスからのアナログ比例信号と、前記積分パスからのアナログ積分信号と、に応じた制御電流を出力する電流制御発振器ドライバと、
前記第2の電源系に設けられ、前記制御電流に応じて発振することで生成した出力信号を出力する電流制御発振器と、
前記第2の電源系に設けられ、前記基準信号と前記出力信号を帰還させた信号との位相差を検出し、検出結果を前記検出信号として出力する位相比較器と、を備える、
半導体装置。 - レベルシフタを更に備え、
前記位相比較器は、前記第2の電源系に設けられ、
前記基準信号は前記第2の電源系を介して供給され、
前記レベルシフタは、前記位相比較器が出力する前記検出信号の電圧レベルを前記第1の電源系の電圧レベルにシフトさせ、シフトさせた検出信号を前記比例パスに出力する、
請求項1に記載の半導体装置。 - 前記位相比較器である第1及び第2の位相比較器と、レベルシフタと、を更に備え、
前記第1の位相比較器は、前記第2の電源系に設けられ、
前記第2の位相比較器は、前記第1の電源系に設けられ、
前記基準信号は前記第2の電源系を介して供給され、
前記レベルシフタは、前記基準信号及び前記出力信号を帰還させた信号の電圧レベルを前記第1の電源系の電圧レベルにシフトさせ、シフトさせた基準信号及び出力信号を帰還させた信号を前記第2の位相比較器に出力し、
前記第2の位相比較器は、前記レベルシフタでレベルシフトされた前記基準信号と前記出力信号を帰還させた信号との位相差を検出し、検出結果を検出信号として前記比例パスに出力する、
請求項1に記載の半導体装置。 - 前記積分パスは、
前記検出信号をディジタル処理して第1及び第2のディジタル積分信号を出力するディジタル信号処理部と、
前記第1のディジタル積分信号に応じて、第1のアナログ積分信号に変換する第1のディジタル−アナログ変換器と、
前記第2のディジタル積分信号に応じて、第2のアナログ積分信号に変換する第2のディジタル−アナログ変換器と、を備え、
前記電流制御発振器ドライバは、前記第1のアナログ積分信号である第1の電流を所定の比で複製した第3の電流と、前記第2のアナログ積分信号である第2の電流を所定の比で複製した第4の電流と、前記アナログ比例信号の電流と、を加算して前記制御電流を生成し、
前記第1の電流は、前記第2の電流よりも大きな電流である、
請求項1に記載の半導体装置。 - 前記電流制御発振器ドライバは、
前記第1の電流から前記第3の電流を所定の比で複製する第1のカレントミラーと、
前記第2の電流から前記第4の電流を所定の比で複製する第2のカレントミラーと、を備える、
請求項4に記載の半導体装置。 - 前記ディジタル信号処理部は、前記第1の電流と前記第2の電流との間の電流比が一定になるように前記電流制御発振器ドライバを制御する、
請求項4に記載の半導体装置。 - 前記第1の電流に変動が生じて前記第1の電流が増加した場合、
前記電流制御発振器ドライバは、前記第1の電流の増加に応じて前記第2の電流を減少させ、
前記ディジタル信号処理部は、
前記第2のディジタル積分信号の値を、前記第2の電流の変動前の第1の値から、第2の値に変化させて、前記第2の電流を減少させ、
前記第1のディジタル積分信号の値を減少させて、前記第1の電流を減少させ、
前記第2のディジタル積分信号の値を、前記第2の値から前記第1の値に戻して、前記第2の電流を増加させ、
又は、
前記第1の電流に変動が生じて前記第1の電流が減少した場合、
前記電流制御発振器ドライバは、前記第1の電流の減少に応じて前記第2の電流を増加させ、
前記ディジタル信号処理部は、
前記第2のディジタル積分信号の値を、前記第2の電流の変動前の第1の値から、第2の値に変化させて、前記第2の電流を増加させ、
前記第1のディジタル積分信号の値を増加させて、前記第1の電流を増加させ、
前記第2のディジタル積分信号の値を、前記第2の値から前記第1の値に戻して、前記第2の電流を減少させる、
請求項6に記載の半導体装置。 - 前記第1のディジタル−アナログ変換器は、並列接続される複数の定電流セルを有し、前記複数の定電流セルのうちで電流を出力するものの個数が前記第1のディジタル積分信号の値に応じて制御可能に構成され、
前記第2のディジタル−アナログ変換器は、並列接続される複数の可変電流セルを有し、前記複数の可変電流セルのうちで電流を出力するものの個数が前記第2のディジタル積分信号の値に応じて制御可能に構成され、
前記複数の可変電流セルのそれぞれが出力する電流は、前記第1の電流が変動により増加した場合には減少し、前記第1の電流が変動により減少した場合には増加するように制御される、
請求項7に記載の半導体装置。 - 前記第1の電流から前記第3の電流を所定の比で複製した第5の電流に基づいて制御信号を生成し、前記制御信号により前記複数の可変電流セルのそれぞれが出力する電流を制御する制御信号生成部を有する、
請求項8に記載の半導体装置。 - 前記複数の定電流セルにバイアス電圧を供給するバイアス電圧生成回路を更に備える、
請求項8に記載の半導体装置。 - 前記第1のディジタル−アナログ変換器と前記電流制御発振器ドライバとの間に挿入される第1のフィルタと、
前記第1のディジタル−アナログ変換器と前記電流制御発振器ドライバとの間に挿入される第2のフィルタと、を更に備え、
請求項4に記載の半導体装置。 - 前記電流制御発振器ドライバは、
前記第1のカレントミラーに電源供給する第1の電源系の電源と、前記第1のカレントミラーと、の間に挿入される第1のディジェネレーション抵抗と、
前記第2のカレントミラーに電源供給する第1の電源系の前記電源と、前記第1のカレントミラーと、の間に挿入される第2のディジェネレーション抵抗と、を有する、
請求項5に記載の半導体装置。
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