TWI504153B

TWI504153B - Phase - locked loop circuit and oscillation method

Info

Publication number: TWI504153B
Application number: TW103142101A
Authority: TW
Inventors: Toru Nakura; Tomohiko Yano; Kunihiro Asada
Original assignee: Aika Design Inc
Priority date: 2013-12-07
Filing date: 2014-12-04
Publication date: 2015-10-11
Also published as: TW201524129A; JP2015115618A; JP5747070B2

Description

鎖相迴路電路及振盪方法

本發明是關於鎖相迴路電路(phase locked loop circuit)、脈衝信號轉換器(pulse signal converter)、脈衝寬度控制振盪器(pulse width controlled oscillator)及振盪方法，特別是關於根據輸入脈衝信號的脈衝寬度而被控制的鎖相迴路電路等。

隨著半導體製程進步電晶體微細化，電晶體以更低電壓高速地進行動作。在類比電路中電源電壓的降低帶給信號的電壓解析度(voltage resolution)的劣化，另一方面，高速地動作的電晶體使信號的時間方向的解析度提高。現在吾人可以說已到達利用脈衝寬度等之數位電壓(digital voltage)的0與1的電壓轉換(voltage transition)所表示的時間解析度(temporal resolution)具有比類比電壓的電壓解析度高的解析度(resolution)之新的局面(參照非專利文獻1)。

參照圖15及圖16，就習知的PLL進行說明。圖15是說明溫度計碼(thermometer code)及軟溫度計碼(Soft Thermometer Code，STC)之圖。圖16是顯示習知的PLL的概要之方塊圖。如圖16(a)所示，在習知的類比PLL101中，藉由電荷泵(charge pump)105與電容器107、109將由相位頻率比較器(Phase Frequency Detector，PFD)103輸出的脈衝轉換成VCO111的控制電壓。具體上，藉由電荷泵105將以給予PLL101的輸入與分頻電路(frequency dividing circuit)113的輸出當作輸入之PFD103所輸出的UP脈衝信號及DN脈衝信號的時間資訊轉換成電荷量，藉由環路濾波器(loop filter)的電容器107、109將電荷量轉換成類比電壓並控制VCO111而控制了輸出頻率。但是，需要失配(mismatch)小的電荷泵105與大的電容器107、109。

在All-Digital PLL中，藉由使用時間-數位轉換器(TDC)將參考信號(reference signal)與回饋信號(feedback signal)的相位差數位化，並以數位代碼(digital code)將參考信號與回饋信號的相位差數位化，並以數位代碼控制振盪頻率排除類比信號，惟為了抑制TDC的量化雜訊(quantization noise)需要許多勞力。

另一方面如圖16(b)所示，在藉由脈衝寬度控制振盪頻率的脈衝寬度控制PLL(pulse width controlled PLL，PWPLL)201中，藉由振盪頻率與輸入脈衝寬度成比例的振盪器之PWCO(Pulse Width Controlled Oscillator：脈衝寬度控制振盪器)211置換VCO111(參照非專利文獻2)。由以給予PWPLL201的輸入與分頻電路213的輸出當作輸入的PFD203的輸出到PWCO的輸入的信號藉由RC濾波器(RC filter)平滑不會轉換成類比電壓，電壓為0或1的數位值，時間寬度以類比值當作具有資訊的脈衝被處理。

在PWPLL中，由於將脈衝寬度轉換成軟溫度計碼，藉由STC控制振盪器的頻率，因此無須量取面積的大的電容器。

STC如圖15(b)所示，僅溫度計碼(圖15(a))的0與1的邊界的1bit(或2bit)為像類比值的代碼，為動態範圍(dynamic range)寬廣且無量化雜訊(quantization noise-free)。

[非專利文獻1]：R.B. Staszewski, K. Muhammad, D. Leipold, C.-M. Hung, Y.-C Ho, J.L. Wallberg, C. Fernando, K.M.R. Staszewski, T. Jung, J. Koh, S. John, I.Y Deng, V. Sarda, O. Moreira-Tamayo, V. Mayega, R. Katz, O. Friedman, O.E. Eliezer, E. de-Obaldia, and P.T. Balsara, “All digital TX frequency synthesizer and descrete-time receiver for bluetooth radio in 130-nm CMOS,” IEEE J. Solid-State Circuits, vol.38, no.12, pp.2278-2291, Dec. 2004.

[非專利文獻2]：T. Nakura, K. Asada, “Low Pass Filter-less Pulse Width Controlled PLL Using Time to Soft Thermometer Code Converter,” IEICE Trans on Elec., March 2012.

但是，在習知的PWPLL中，與參考輸入(reference input)和除法器輸出(divider output)的相位差成比例的頻率被輸出，為即使是鎖定狀態也殘留相位差之Type-I的PLL。此點在晶片間通訊(inter-chip communication)等一些應用(application)中有問題。

因此，本發明其目的為提供一種可降低相位偏移(phase offset)之新穎的脈衝寬度控制的鎖相迴路電路等。

本發明的第一觀點為一種鎖相迴路電路，根據輸入脈衝信號的脈衝寬度而被控制，包含：根據輸入的信號的脈衝寬度振盪之脈衝寬度控制振盪器；根據前述輸入脈衝信號與來自前述脈衝寬度控制振盪器的輸出信號的相位差輸出UP脈衝信號及DN脈衝信號之相位頻率比較器；根據前述UP脈衝信號及前述DN脈衝信號生成脈衝信號之積分信號之脈衝寬度積分器，前述脈衝寬度控制振盪器根據前述積分信號的脈衝寬度振盪，且也根據前述UP脈衝信號及前述DN脈衝信號的至少任一方的信號的脈衝寬度振盪。

本發明的第三觀點為第一觀點或第二觀點的鎖相迴路電路，其中前述脈衝寬度積分器具有：將響應輸入的信號的上升邊緣(rising edge)並輸出脈衝信號之上升邊緣檢測電路(rising edge detecting circuit)連接成環狀之電路，或將響應輸入的信號的下降邊緣(falling edge)並輸出脈衝信號之下降邊緣檢測電路(falling edge detecting circuit)連接成環狀之電路。

本發明的第四觀點為第三觀點的鎖相迴路電路，其中前述上升邊緣檢測電路或前述下降邊緣檢測電路具有將輸入的信號的脈衝寬度放大之脈衝寬度放大器(pulse width expander)。

本發明的第五觀點為第三觀點的鎖相迴路電路，其中更包含：計算(count)前述兩個脈衝信號通過將前述上升邊緣檢測電路連接成環狀之電路的次數，或前述兩個脈衝信號通過將前述下降邊緣檢測電路連接成環狀之電路的次數之計數電路(count circuit)。

本發明的第六觀點為第三觀點的鎖相迴路電路，其中前述上升邊緣檢測電路或前述下降邊緣檢測電路更包含使前述兩個脈衝信號的各個延遲之延遲電路，前述延遲電路(delay circuit)以前述兩個脈衝信號之中的任一方的信號到達了比具有前述延遲電路的前述上升邊緣檢測電路或前述下降邊緣檢測電路還k段(k為自然數)前的前述上升邊緣檢測電路或前述下降邊緣檢測電路為條件縮短延遲時間(delay time)。

本發明的第七觀點為為第一觀點或第二觀點的鎖相迴路電路，其中前述脈衝寬度積分器在前述UP脈衝信號的脈衝寬度比前述DN脈衝信號的脈衝寬度長的情形下，比上次生成的積分信號的脈衝寬度還縮小而生成前述積分信號的脈衝寬度，在前述UP脈衝信號的脈衝寬度比前述DN脈衝信號的脈衝寬度短的情形下，比上次生成的積分信號的脈衝寬度還增大而生成前述積分信號的脈衝寬度。

本發明的第八觀點為一種脈衝寬度控制振盪器，包含根據輸入的脈衝信號的脈衝寬度振盪之脈衝寬度控制振盪器，前述脈衝寬度控制振盪器除了UP脈衝信號及DN脈衝信號的兩個脈衝信號的脈衝寬度之外，也根據如下而振盪：根據UP脈衝信號及DN脈衝信號的兩個脈衝信號的脈衝寬度的差使脈衝寬度增減而生成的積分信號的脈衝寬度。

本發明的第九觀點為一種振盪方法，是根據輸入的脈衝信號的脈衝寬度並使用脈衝寬度控制振盪器之鎖相迴路電路中的振盪方法，包含如下的步驟：除了UP脈衝信號及DN脈衝信號的兩個脈衝信號的脈衝寬度之外，也根據如下而振盪：根據UP脈衝信號及DN脈衝信號的兩個脈衝信號的脈衝寬度的差使脈衝寬度增減而生成的積分信號的脈衝寬度。

依照本發明的各觀點，可提供新穎的脈衝寬度控制的PLL電路等。而且，脈衝寬度控制振盪器因根據儲存有UP脈衝信號及DN脈衝信號的資訊而反映的積分信號的脈衝寬度而振盪，因此可降低相位偏移。

而且，依照本發明的上述觀點，在圖16(b)所示的習知的PWPLL中會直接連接PFD與PWCO並藉由回饋(feedback)對PWCO進行P控制以及I控制，使得PLL電路的脈衝寬度控制中的PI控制為可能。因此，與僅藉由習知的P控制進行的脈衝寬度控制比較，更進一步降低相位偏移變得容易。

進而，依照本發明的上述觀點，可具體地實現根據UP脈衝信號及DN脈衝信號的積分信號的脈衝寬度的增減。使得例如藉由UP脈衝信號使脈衝寬度減少，藉由DN脈衝信號使脈衝寬度增大之積分信號的脈衝寬度的控制為可能。

此處，當脈衝寬度積分器具有藉由反相器(inverter)構成的緩衝區鏈接(buffer chain)時，由於因製程的局部不一致造成的各反相器的上升時間(rise time)或下降時間(fall time)的不一致，在脈衝奔馳於緩衝區鏈接的時候脈衝寬度放大或縮小，不久脈衝就消失了(例如參照T.Izuka,J.Jeong,T.Nakura,M.Ikeda,K.Asada,“All-Digital On-Chip Monitor for PMOS and NMOS Process Variability Measurement Utilizaing Buffer Ring with Pulse Counter,” in Proc.of IEEE ESSCIRC,pp.182-185,Sep.,2010)。

因此，依照本發明的第三觀點，不是以一個信號，而是以兩個脈衝信號的上升邊緣的時間差表現脈衝寬度。因此，即使因製程的局部不一致而使各脈衝信號的脈衝寬度變化了一些，脈衝寬度積分器應輸出的脈衝寬度的資訊也以兩個脈衝信號的時間差的資訊被保持。結果導入正確的積分動作變得容易。

此處，以上升邊緣或下降邊緣當作檢測電路，可能有使脈衝寬度縮小的電路構成。此情形，有在脈衝信號奔馳於緩衝區鏈接的時候脈衝自身消失之虞。

因此，依照本發明的第四觀點，脈衝寬度放大器保持傳播於脈衝寬度積分器內的兩個脈衝信號的脈衝寬度。因此，脈衝寬度積分器具有將上升檢測電路或下降檢測電路連接成環狀之構成的電路也可以。即使是這種構成，脈衝信號也不會縮小而消失，可維持脈衝的傳播。

進而，依照本發明的第五觀點，可區別繞環的兩個脈衝信號之中，接著通過上升檢測電路的脈衝為第一個脈衝信號或第二個脈衝信號。

例如藉由根據DN脈衝信號將繞環的第一個脈衝信號加速，並且根據UP脈衝信號將第二個脈衝信號加速，可獨立控制兩個脈衝信號的傳播速度。此時，若UP脈衝信號的脈衝寬度比DN脈衝信號的脈衝寬度長，則脈衝寬度積分器輸出的積分信號的脈衝寬度變短，相反的話變長。不然，若UP脈衝信號的脈衝寬度比DN脈衝信號的脈衝寬度長，則脈衝寬度積分器輸出的積分信號的脈衝寬度變長，相反的話變短也可以。

進而，依照本發明的第六觀點，可保持一定以上的繞環的兩個脈衝信號的間隔。據此，可預防兩個脈衝信號的一方追上他方且脈衝消失了的事態。

1‧‧‧PWPLL

3、203‧‧‧PFD

5‧‧‧PWACC

11、211‧‧‧PWCO

13‧‧‧分頻電路

21‧‧‧初始化部

23‧‧‧選擇器

25‧‧‧上升檢測電路

27‧‧‧D-FF

31‧‧‧上升邊緣檢測部

33、37、94‧‧‧緩衝器部

35‧‧‧脈衝寬度放大部

39‧‧‧D-FF

41‧‧‧控制電路部

43‧‧‧選擇器

45‧‧‧反相器部

47、49、53、55‧‧‧NAND閘

51、73、91、95‧‧‧反相器

71‧‧‧TSTC

75、79、83‧‧‧電晶體

77、85、98、107、109‧‧‧電容器

92‧‧‧信號生成電路

93‧‧‧下降檢測電路

96、97‧‧‧開關

101、201‧‧‧PLL

103‧‧‧PFD

105‧‧‧電荷泵

111‧‧‧VCO

113、213‧‧‧分頻電路

圖1是顯示與本實施例有關的PWPLL的概要之方塊圖。

圖2是顯示圖1的PWPLL的開路轉移函數(open loop transfer function)之圖。

圖3(a)、(b)是顯示與本實施例有關的PWACC的概要之方塊圖。

圖4是顯示圖3的PWACC中的脈衝的傳遞之時序圖(timing diagram)。

圖5是顯示圖3的PWACC中的可變延遲NAND閘的邏輯電路之圖。

圖6是顯示圖3的PWACC中的單元(cell)之時序圖。

圖7是顯示與本實施例有關的PWCO的概要之方塊圖。

圖8是顯示TSTC的概要之方塊圖。

圖9是圖8的TSTC之時序圖。

圖10是顯示由TSTC生成的軟溫度計碼的生成例之圖。

圖11是顯示來自不輸入UP脈衝信號及DN脈衝信號時的PWACC的輸出信號的推移之圖。

圖12是顯示與本實施例有關的PWPLL的參考輸入與回饋的相位一致的模擬結果之圖。

圖13是顯示將參考頻率(reference frequency)切換成階梯狀的情形的暫態響應(transient response)之圖。

圖14是顯示圖13的情形中的PWACC的輸出信號的暫態響應之圖。

圖15是說明溫度計碼及軟溫度計碼之圖。

圖16是顯示習知的PLL的概要之方塊圖。

以下，參照圖面就用以實施本發明的形態進行說明。此外，本發明的實施的形態不是被限定於以下的實施例。

[實施例]

參照圖1就與本實施例有關的鎖相迴路電路(PWPLL)(本案請求項中的[鎖相迴路電路]的一例)進行說明。圖1是與本實施例有關的PWPLL1之電路圖。

PWPLL1包含：PFD3(本案請求項中的[相位頻率比較器]的一例)，與脈衝寬度積分器(Pulse Width Accumulator，PWACC)5(本案請求項中的[脈衝寬度積分器]的一例)，與PWCO11(本案請求項中的[脈衝寬度控制振盪器]的一例)，與分頻電路13。

PWPLL1為了以鎖定時的相位差為零(Type-II)的PLL電路，如圖1所示，除了圖16(b)所示的Type-I的PLL電路之外，也配設進行在時域(time domain)的積分的PWACC5並對PWCO11進行PI控制。PWACC5為其輸出的脈衝的脈衝寬度成為表示兩個輸入脈衝(UP脈衝信號(本案請求項中的[UP脈衝信號]的一例)及DN脈衝信號(本案請求項中的[DN脈衝信號]及[脈衝信號轉換器]的一例)的脈衝寬度的差的積分值的積分信號(本案請求項中的[積分信號]的一例)之電路。其動作於後面說明。

PWCO11是以其比例成分之UP脈衝信號及DN脈衝信號以及積分成分之PWACC5的輸出脈衝的合計3個脈衝當作輸入。PWCO的振盪頻率與3個脈衝寬度的線性和成比例。此點也於後述。

來自PWCO11的輸出經由將頻率分頻成1/N的分頻電路13而被輸入到PFD3。被分頻的頻率因被給PFD3的參考輸入鎖定，故來自PWCO11的輸出信號就會具有參考輸入的N倍的頻率。

PWPLL1的開環增益(open loop gain)H_open (s)如下式所示：[公式1]

此處，設對PWCO11的比例成分脈衝的增益(gain)與對積分成分的增益分別為K_PWCO-p [Hz/s]與K_PWCO-i [Hz/s]，設PWACC5的積分轉換增益為K_ACC ，設參考頻率為f_ref [Hz]=1/T_ref [s]。

而且，阻尼因數(damping factor)ζ如下式所示：

如圖2所示，藉由在原點具有兩個極(pole)實現鎖相(phase lock)，並且比例成分在環路增益(loop gain)產生零，可進行相位修正(phase correction)得到穩定的回饋。

接著，參照圖3就PWACC5進行說明。圖3(a)是顯示PWACC5的概要之方塊圖，圖3(b)是顯示上升檢測電路25_k 的概要之方塊圖。

PWACC5具有：依序被連接的初始化部21；選擇器(selector)23；複數個上升檢測電路25₁ 、 25₂ 、…、25_n-1 、25_n (本案請求項中的[上升邊緣檢測電路]的一例。以下有時會表示為[上升檢測電路25_k ]。關於具有複數個元件的其他的電路部也一樣。)；延遲正反器(delay flip flop)(D-FF)27。輸入到初始化部21的信號經由選擇器23與複數個上升檢測電路25₁ 、25₂ 、…、25_n-1 、25_n 與D-FF27而輸出。而且，上升檢測電路25_n 的輸出也被輸入到選擇器23，選擇器23與複數個上升檢測電路25₁ 、25₂ 、…、25_n-1 、25_n 被連接成環狀。進而在各上升檢測電路25_k 也輸入有由PFD3輸出的UP脈衝信號及DN脈衝信號。

PWACC5為在時域進行脈衝寬度的積分的積分器。而且，PWACC5是以積分值當作時間資訊在內部保持。在PWACC5中成為兩個短的脈衝(本案請求項中的[兩個脈衝信號]的一例)繞行同一環狀的構造，以該兩個脈衝的時間差T為時域的值而保持。PWACC5的輸出為藉由D-FF27將該兩脈衝分頻而得的時間寬度T的重複脈衝。

通常脈衝一奔馳於藉由反相器構成的緩衝區鏈接上，就因製程的局部不一致造成的各反相器的上升時間、下降時間的不一致而使脈衝寬度放大或縮小，不久脈衝就消失了。

在PWACC5中為了解決該問題，如圖3(a)所示，將響應信號的上升並輸出單發(one shot)的短的脈衝的上升檢測電路25_k 排列成環狀。據此，成為脈衝在環內不放大或不縮小而永久持續繞圈的結構。兩個脈衝同樣地繞行同一環內，在相同狀態下進行上升或下降。因此，傳播於環內的速度為同一，電晶體怎麼有個別差異兩個脈衝間的時間差也被保持。

在PWACC5中對該時間差被保持的兩個脈衝，由外部獨立地使各自的脈衝的傳播速度變化。據此，使兩個脈衝的時間差增減並進行積分動作。

第一個脈衝僅在DN脈衝信號被輸入的時候傳播速度才變快。第二個脈衝僅在UP脈衝信號被輸入的時候傳播速度才變快。因此，輸出脈衝寬度T與UP脈衝信號與DN脈衝信號的脈衝寬度的差成比例而增減。具體上，T藉由UP脈衝信號而減少，藉由DN脈衝信號而增加。

構成環的上升檢測電路25_k 如圖3(b)所示，依序連接有：上升邊緣檢測部31，與緩衝器(buffer)部33，與脈衝寬度放大部35(本案請求項中的[脈衝寬度放大器]的一例)，與緩衝器部37，與D-FF39，與控制電路部41，與選擇器43。緩衝器部37的輸出也與上升檢測電路25_k 的輸出連接。

上升邊緣檢測部31具有反相器部45與NAND閘47。反相器部45由以給上升邊緣檢測部31的輸入當作輸入，被串聯連接的奇數個反相器構成。 NAND閘47為輸入的一方連接於來自反相器部45的輸出，輸入的他方連接於給上升邊緣檢測部31的輸入。

緩衝器部33具有以來自NAND閘47的輸出當作輸入，被串聯連接的偶數個NAND閘49_k 。NAND閘49_k 為輸入的一方連接於電源，輸入的他方連接於來自NAND閘47或其他的NAND閘49_k-1 的輸出。

脈衝寬度放大部35具有被串聯連接的偶數個反相器51_k ，與NAND閘53。脈衝寬度放大部35係以來自NAND閘49的輸出當作輸入，偶數個反相器51_k 與NAND閘53依序被串聯連接。

緩衝器部37具有以來自NAND閘53的輸出當作輸入，被串聯連接的偶數個NAND閘55_k 。NAND閘55_k 為輸入的一方連接於電源，輸入的他方連接於來自NAND閘53或其他的NAND閘55_k-1 的輸出。

來自上升檢測電路25_n 所具有的D-FF39_n 的輸出被回饋給D-FF39_n 的輸入，並且以Q_n 被輸出。而且，上升檢測電路25_n 所具有的控制電路部41以Q_n 當作輸入，並且以上升檢測電路25_n+2 所具有的D-FF39_n+2 輸出的Q_n+2 當作輸入。

選擇器43以來自控制電路部41的輸出、來自PFD3的UP脈衝信號及DN脈衝信號的3個信號當作輸入。而且，選擇器43對NAND閘47、49_k 、53及55_k 傳遞使兩個脈衝信號的傳播加快的FAST信號。

圖4是上升檢測電路之時序圖。

以NAND閘作為構成元件的上升邊緣檢測部31對輸入信號的上升輸出短脈衝。使用該NAND閘的上升邊緣檢測部31原理上係輸出脈衝比輸入脈衝短。因此，即使連接成環狀不久脈衝也縮小消失了。因此，***脈衝寬度放大部35，據此維持脈衝的傳播。

脈衝的傳播速度藉由NAND閘(本案請求項中的[延遲電路]的一例)的延遲時間決定。因此，為了進行積分動作所有的NAND閘如圖5所示，藉由FAST信號切換延遲時間。也就是說，給NAND閘的輸入(A,B)=(H,H)時成為輸出Y=L。而且，當輸入(A,B)為其他的值的組合時，成為輸出Y=H。若FAST信號以H，則延遲時間變小。

而且，繞環的兩個脈衝藉由D-FF39(本案請求項中的[計數電路]的一例)計數。據此，區別接著通過上升檢測電路25_k 的脈衝為第一個脈衝或第二個脈衝。如果接著通過的脈衝為第一個脈衝的話，則給NAND閘的FAST信號藉由DN脈衝信號驅動。否則如果是第二個脈衝的話，則FAST信號藉由UP脈衝信號驅動。

據此如圖6所示，繞環的兩個脈衝的傳播速度各自獨立藉由UP脈衝信號與DN脈衝信號控制。若 UP脈衝信號的脈衝寬度比DN脈衝信號的脈衝寬度長，則PWACC5的輸出脈衝寬度變短，相反的話變長。

為了防止繞環的兩個脈衝過度接近，脈衝通過後到該脈衝到達兩段前為止之間，控制電路部41控制選擇器43，以便不藉由FAST信號將下一個脈衝加速。

接著，參照圖7就脈衝寬度控制振盪器(PWCO)11進行敘述。圖7是顯示PWCO11的概要之方塊圖。

PWCO11具有：輸入有由PFD3輸出的DN脈衝信號之TSTC71₁ ；輸入有由PFD3輸出的UP脈衝信號之TSTC71₂ ；輸入有由PWACC5輸出的積分信號之TSTC71₃ ；被串聯連接的奇數個(2m+1個，m為自然數)反相器73_k 。反相器73_2m+1 的輸出由PWCO11輸出，並且被輸入到反相器73₁ ，反相器73_k 被連接成環狀。

對1≦k≦m，在反相器73_k 與反相器73_k+1 之間依序連接有在來自TSTC71₁ 的信號為1時被ON的電晶體75_k 與被接地的電容器77_k 。而且，對m+1≦k≦2m+1，在反相器73_k 與反相器73_k+1 之間依序連接有在來自TSTC71₂ 的信號為0時被ON的電晶體79_k 與連接於電源的電容器81_k 。進而對1≦k≦2m+1，在反相器73_k 與反相器73_k+1 之間依序連接有在來自 TSTC71₃ 的信號為1時被ON的電晶體83_k 與被接地的電容器85_k 。

在PWCO11中，首先輸入的脈衝藉由與其脈衝寬度成比例的軟溫度計碼(STC)轉換。脈衝寬度藉由1之位元(bit)的數目表示。尾數藉由1與0的邊界的位元取類比電壓值而表示。

接著，參照圖8及圖9就TSTC71進行敘述。圖8是顯示TSTC的概要之方塊圖。圖9是TSTC之時序圖。

TSTC71具有：反相器91，與被串聯連接的複數個信號生成電路92_k (1≦k≦N)，與下降檢測電路(FED)93。反相器91是以給TSTC71的輸入當作輸入，輸出到信號生成電路92₁ 。信號生成電路92_k 是以反相器91的輸出或信號生成電路92_k-1 的輸出當作輸入，輸出到信號生成電路92_k+1 。而且，信號生成電路92_k 對電晶體75_k 、79_k 或83_k 輸出軟溫度計(soft thermometer)信號ST_k 。

信號生成電路92具有：緩衝器94，與反相器95，與開關96，與開關97，與被接地的電容器98。信號生成電路92_k 所具有的緩衝器94_k 是以緩衝器94_k-1 的輸出當作輸入，對緩衝器94_k+1 輸出。而且，緩衝器94_k 的輸出被輸入到反相器95_k 。反相器95_k 的輸出經由開關96_k 及開關97_k 以軟溫度計信號ST_k 輸出。開關96 在給TSTC的輸入為H時被ON。開關97在來自以給TSTC71的輸入當作輸入之FED93的輸出為H時被ON。電容器98連接於開關96及開關97之間。

脈衝被輸入到TSTC71，輸入一由0上升到1，下降步驟就傳播於N段的緩衝器列而去。藉由緩衝器所具有的延遲時間，在輸入脈衝的下降邊緣中緩衝器列的輸入側k段成為0，其餘的(N-k)段成為1。

在緩衝器的各段如圖8所示，連接以”s”的記號表示的慢的反相器95。因此，藉由電容器98反相器的輸出V_c 慢慢地上升。V_c 藉由輸入脈衝的下降邊緣以輸出STC被取樣(sampling)及保持(hold)。如此，輸出STC係最初的(k-1)段為1，(k+1)段以後為0，邊界的第k段成為中間的類比電壓。

在本實施例中，輸入脈衝寬度越長越多的電容器98被充電成1，所輸出的STC係更多的位元成為1。此外，預先敘述此處所使用的電容器98為僅藉由電晶體10個構成的小的MOS電容器(Metal-Oxide-Semiconductor capacitor：金氧半導體電容器)。

在PWCO11輸入有來自PFD3的UP脈衝信號及DN脈衝信號以及PWACC5的輸出脈衝信號的合計3個脈衝信號。在PWCO11中，各個信號藉由3個TSTC71各自被轉換成3個STC。

來自PWACC5的脈衝被轉換成6bit的STC。相對於此，UP脈衝信號及DN脈衝信號只是在PWPLL1鎖定時PFD3都為了迴避死區(dead zone)而發出的非常短的脈衝，因此被轉換成3bit的STC。

各STC節點(node)如圖7所示連接於使由反相器73構成的環式振盪器(ring oscillator)的負載容量(load capacity)可變的電晶體75、79或83。

DN脈衝信號或由PWACC5輸出的積分信號的脈衝寬度一增加，STC的1之位元的數目就增加。該部分使NMOS電晶體ON，增加環式振盪器的負載容量，使振盪頻率降低。另一方面，UP脈衝信號的脈衝寬度一增加，就使PMOS電晶體OFF，減少環式振盪器的負載容量，使振盪頻率上升。

接著，就與本實施例有關的PWPLL1的模擬結果進行敘述。電路是以0.18mm製程設計，藉由hspice進行了電晶體層級(transistor level)的模擬。設參考頻率為f_ref =43.75[MHz]，設分頻比為N=32，設計了得到1.4[GHz]的輸出的PLL。在1.8[V]的電源電壓之下消耗7.2[mW]。

首先，就PWACC5的動作進行敘述。圖11是顯示在UP脈衝信號及DN脈衝信號的任一個都無輸入時由PWACC5輸出的積分信號的脈衝寬度被保持的樣子之圖。PWACC5的輸出週期為6.7[ns]。得知即使脈衝繞環300周(2ms)，輸出脈衝寬度的變動也是2[ps]以下，可精度佳地保持脈衝寬度。

關於所設計的PWPLL1的環路特性，在模擬中設PWCO11的增益為K_PWCO-p =20[MHz/ns]、K_PWCO-i =55[MHz/ns]，設PWACC5的增益為K_ACC =0.044。此時的阻尼因數由式(3)為ζ=0.8，環路頻寬為2.4[MHz]。

在圖12顯示所模擬的PWPLL1的參考輸入時脈(reference input clock)與被分頻的回饋時脈(feedback clock)的波形。橫軸是表示經過時間[μs]，縱軸是表示輸出電壓[V]。如所期待的，無相位偏移而鎖定。

在圖13顯示藉由將參考頻率切換成階梯狀而使輸出頻率由1.4[GHz]變化成1.45[GHz]時的輸出頻率的暫態響應。橫軸是表示經過時間[μs]，縱軸是表示輸出頻率[GHz]。圖14是此時的PWACC5的輸出脈衝寬度的時間變化的樣子。橫軸是表示經過時間[μs]，縱軸是表示輸出脈衝寬度[ns]。

在鎖定脫離後以參考鎖定週期(reference lock period)並以40週期(cycle)左右再度被鎖定。可看到大的過衝(overshoot)係考慮為由於大的相位的變動而使PWCO11的比例成分的STC飽和，由於K_PWCO-p 下降而發生。

在本實施例中，就不使用電荷泵或RC的低通濾波器(low-pass filter)之藉由脈衝寬度而被控制的Type-II的PWPLL進行了敘述。而且，在hspice模擬上顯示了藉由使用脈衝寬度控制振盪器與脈衝寬度積分器的時域的類比信號處理可構成穩定的零偏移(zero offset)的PWPLL。

此外，在本實施例中雖然PWACC5以具有複數個上升檢測電路25_k ，但另一方面，具有複數個下降檢測電路(本案請求項中的[下降邊緣檢測電路]的一例)之構成也可以。

1‧‧‧PWPLL

3‧‧‧PFD

5‧‧‧PWACC

11‧‧‧PWCO

13‧‧‧分頻電路

Claims

一種鎖相迴路電路，根據輸入脈衝信號的脈衝寬度而被控制，包含：根據輸入的信號的脈衝寬度振盪之脈衝寬度控制振盪器；根據該輸入脈衝信號與來自該脈衝寬度控制振盪器的輸出信號的相位差輸出UP脈衝信號及DN脈衝信號之相位頻率比較器；以及根據該UP脈衝信號及該DN脈衝信號生成脈衝信號之積分信號之脈衝寬度積分器，該脈衝寬度控制振盪器根據該積分信號的脈衝寬度振盪，且也根據該UP脈衝信號及該DN脈衝信號的至少任一方的信號的脈衝寬度振盪。
如申請專利範圍第1項之鎖相迴路電路，其中更包含使該兩個脈衝信號的各個延遲之延遲電路。
如申請專利範圍第1項或第2項之鎖相迴路電路，其中該脈衝寬度積分器具有：將響應輸入的信號的上升邊緣並輸出脈衝信號之上升邊緣檢測電路連接成環狀之電路，或將響應輸入的信號的下降邊緣並輸出脈衝信號之下降邊緣檢測電路連接成環狀之電路。
如申請專利範圍第3項之鎖相迴路電路，其中該上升邊緣檢測電路或該下降邊緣檢測電路具有將輸入的信號的脈衝寬度放大之脈衝寬度放大器。
如申請專利範圍第3項之鎖相迴路電路，其中更包含：計算該兩個脈衝信號通過將該上升邊緣檢測電路連接成環狀之電路的次數，或該兩個脈衝信號通過將該下降邊緣檢測電路連接成環狀之電路的次數之計數電路。
如申請專利範圍第3項之鎖相迴路電路，其中該上升邊緣檢測電路或該下降邊緣檢測電路更包含使該兩個脈衝信號的各個延遲之延遲電路，該延遲電路以該兩個脈衝信號之中的任一方的信號到達了比具有該延遲電路的該上升邊緣檢測電路或該下降邊緣檢測電路還k段(k為自然數)前的該上升邊緣檢測電路或該下降邊緣檢測電路為條件縮短延遲時間。
如申請專利範圍第1項或第2項之鎖相迴路電路，其中該脈衝寬度積分器在該UP脈衝信號的脈衝寬度比該DN脈衝信號的脈衝寬度長的情形下，比上次生成的積分信號的脈衝寬度還縮小而生成該積分信號的脈衝寬度，在該UP脈衝信號的脈衝寬度比該DN脈衝信號的脈衝寬度短的情形下，比上次生成的積分信號的脈衝寬度還增大而生成該積分信號的脈衝寬度。
一種鎖相迴路電路，包含根據輸入的脈衝信號的脈衝寬度振盪之脈衝寬度控制振盪器，該脈衝寬度控制振盪器除了UP脈衝信號及DN脈衝信號的兩個脈衝信號的脈衝寬度之外，也根據如下而振盪：根據UP脈衝信號及DN脈衝信號的兩個脈衝信號的脈衝寬度的差使脈衝寬度增減而生成的積分信號的脈衝寬度。
一種振盪方法，是根據輸入的脈衝信號的脈衝寬度並使用脈衝寬度控制振盪器之鎖相迴路電路中的振盪方法，包含如下的步驟：除了UP脈衝信號及DN脈衝信號的兩個脈衝信號的脈衝寬度之外，也根據如下而振盪：根據UP脈衝信號及DN脈衝信號的兩個脈衝信號的脈衝寬度的差使脈衝寬度增減而生成的積分信號的脈衝寬度。