JPWO2018020605A1 - 注入同期型pll回路 - Google Patents
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Abstract
Description
本発明の上記及び他の目的、特徴及び利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
(第1の実施の形態)
図1は、第1の実施の形態の注入同期型PLL回路の一例を示す図である。
図2は、位相遅れが生じているときのVCOの出力位相の調整例を示す図である。
図2では、参照信号RCKに対する帰還信号FBの位相差が−θであるような位相遅れが生じている例が示されている。このとき、VCO5の出力位相(出力信号Xの位相)は、参照信号RCKの位相に対して、θ分遅れていることになる。
図3では、参照信号RCKに対する帰還信号FBの位相差が+θであるような位相進みが生じている例が示されている。このとき、VCO5の出力位相(出力信号Xの位相)は、参照信号RCKの位相に対して、θ分進んでいることになる。
図4は、第2の実施の形態の注入同期型PLL回路の一例を示す図である。図4において、図1に示した要素と同一の要素については同一符号が付されている。
図5は、第2の実施の形態の注入同期型PLL回路のVCOの一例を示す図である。
遅延素子部11a1〜11anは、最後段の遅延素子部11anの出力信号Xが、初段の遅延素子部11a1に入力されるように、リング状に複数直列に接続されており、リングオシレータとして機能している。以下では、遅延素子としてインバータ回路を用いた遅延素子部11a1〜11anを示す。その場合、リングオシレータで発振動作が行われるようにnは奇数となる。なお、他の遅延素子(たとえば、差動アンプ)を複数接続してリングオシレータを構築するようにしてもよい。
nMOS22は、pMOS20a1〜20an、nMOS21a1〜21anによるn個のインバータ回路に電源電圧Vddに基づく電流を供給する電流経路に設けられ、その電流の大きさを制御電圧Vcntlに基づき制御する。nMOS23は、pMOS20b1〜20bn、nMOS21b1〜21bnによるn個のインバータ回路に電源電圧Vddに基づく電流を供給する電流経路に設けられ、その電流の大きさを制御電圧Vcntlに基づき制御する。nMOS24は、pMOS20c1〜20cn、nMOS21c1〜21cnによるn個のインバータ回路に電源電圧Vddに基づく電流を供給する電流経路に設けられ、その電流の大きさを制御電圧Vcntlに基づき制御する。
pMOS30,31は、pMOS20a1〜20an、nMOS21a1〜21anによるn個のインバータ回路に電源電圧Vddに基づく電流を供給する電流経路に設けられている。pMOS32,33は、pMOS20b1〜20bn、nMOS21b1〜21bnによるn個のインバータ回路に電源電圧Vddに基づく電流を供給する電流経路に設けられている。pMOS34は、pMOS20c1〜20cn、nMOS21c1〜21cnによるn個のインバータ回路に電源電圧Vddに基づく電流を供給する電流経路に設けられている。
ただし、第2の実施の形態の注入同期型PLL回路1aのVCO10では、スイッチ部12のnMOS29、スイッチ部13のpMOS34は、電源電圧Vddが供給されているときには、オン状態となる。このため、pMOS20c1〜20cnのソースには電源電圧Vddが供給され、nMOS21c1〜21cnのソースはnMOS24,29を介して接地される。これにより、遅延素子部11a1〜11anのそれぞれに含まれる3つのインバータ回路のうち少なくとも1つは、信号UP,DNによらず、動作状態となる。このため、VCO10では、信号UP,DNによらず、発振状態が維持される。
(PFD2の一例)
図6は、PFDの一例を示す図である。
フリップフロップ40,41のデータ入力端子(“D”と表記されている)には電源電圧Vddが供給される。また、フリップフロップ40のクロック端子(“CK”と表記されている)には、参照信号RCKが供給され、フリップフロップ41のクロック端子には、帰還信号FBが供給される。フリップフロップ40の出力端子(“Q”と表記されている)からは信号UPが出力され、フリップフロップ41の出力端子からは信号DNが出力される。
遅延回路43は、AND回路42の出力信号を所定時間遅らせる。
なお、PFD2は、前述した信号UPX,DNXを生成するために、信号UP,DNの論理レベルを反転する2つのインバータ回路を有していてもよい。このような2つのインバータ回路は、VCO10に設けられていてもよい。
図7には、参照信号RCKの位相に対して帰還信号FBの位相が、位相差Φaで遅れている例が示されている。
図8には、参照信号RCKの位相に対して帰還信号FBの位相が、位相差Φbで進んでいる例が示されている。
前述したスイッチ部12,13は、このような短い期間に、インバータ回路の動作数を正確に切り替えて正確な位相制御を行うことを可能としている。
スイッチSW1はスイッチ部12のnMOS26(またはスイッチ部13のpMOS31)に相当し、スイッチSW2はスイッチ部12のnMOS25(またはスイッチ部13のpMOS30)に相当する。
図7のタイミングt1のように信号UPの論理レベルがHレベルとなると(VCO10が状態Cに遷移すると)、図9に示すように、スイッチSW1,SW2は両方オン状態となる。これにより、遅延素子部11a1〜11anのそれぞれにおけるインバータ回路の動作数が1つ増える。つまり、pMOS20a1〜20an、nMOS21a1〜21anによるn個のインバータ回路が、動作状態となる。
スイッチSW3はスイッチ部12のnMOS27(またはスイッチ部13のpMOS33)に相当し、スイッチSW4はスイッチ部12のnMOS28(またはスイッチ部13のpMOS32)に相当する。
なお、VCO10の遅延素子部11a1〜11anはそれぞれ3つのインバータ回路を有しているが、これに限定されない。短時間だけ動作状態となるインバータ回路を増やし、それに対応したスイッチを追加してもよいし、短時間だけ非動作状態となるインバータ回路を増やし、それに対応したスイッチを追加してもよい。
(VCOの他の例(その1))
図11は、VCOの他の例を示す図である。図11において、図5に示したVCO10と同じ要素については同一符号が付されている。
VCO10aのスイッチ部12aは、nMOS50,51,52,53,54,55を有する。
pMOS58,60,62のドレインは、遅延素子部11a1〜11anのpMOS20b1〜20bnのソースに接続されている。pMOS58,60のゲートには、信号UPXが供給され、pMOS62のゲートには信号UPが供給される。pMOS58のソースはpMOS59のドレインに接続されており、pMOS60のソースはpMOS61のドレインに接続されており、pMOS62のソースはpMOS63のドレインに接続されている。pMOS59,63のゲートには信号DNが供給され、pMOS61のゲートには信号DNXが供給される。pMOS59,61,63のソースには電源電圧Vddが供給される。
VCO10aでは、状態A,Dのときの出力信号Xの周波数に対して、状態Bのときの周波数を正確に0.5倍、状態Cのときの周波数を正確に1.5倍とするために、各インバータ回路に対する電流供給経路のスイッチ抵抗が等しくなるようにしている。
図12は、VCOの他の例を示す図である。図12において、図11に示したVCO10aと同じ要素については同一符号が付されている。
電流供給回路70は、nMOS71,72,73,74,75,76,77,78,79、pMOS80,81,82を有している。
(VCOの他の例(その3))
図13は、VCOの他の例を示す図である。図13において、図5に示したVCO10と同じ要素については同一符号が付されている。なお、図13では、図5に示したVCO10のスイッチ部12,13については図示が省略されている。
キャパシタC1は、pMOS20a1〜20anとnMOS21a1〜21anによるn個のインバータ回路に対する電流経路において、各インバータ回路の両端に接続されている。すなわち、キャパシタC1の一端は、pMOS20a1〜20anのソースに接続されており、他端は、nMOS21a1〜21anのソースに接続されている。
図14には、参照信号RCKの位相よりも帰還信号FBの位相が遅れているときの、VCO10cの出力信号Xの位相の変化の様子が示されている。また、図14には、位相変化が起きない仮想的な出力信号Xの波形が、出力信号Xaとして示されている。
(周波数オーバーシュート抑制回路の例)
以下に示す周波数オーバーシュート抑制回路は、たとえば、上記の注入同期型PLL回路1,1aに対する電源電圧Vddの供給後に、出力信号Xの周波数の変化が収束するまでに発生する可能性のあるオーバーシュートを抑制するものである。
縦軸は周波数[Hz]を示し、横軸は、時間[sec]を示している。波形F1は、出力信号Xの周波数の変化を示している。
周波数オーバーシュート抑制回路90は、スイッチ91,92,93,94、フリップフロップ95,96、AND回路97、キャパシタC10,C11、抵抗R1,R2を有している。
抵抗R2の他端は、キャパシタC11の一端と、フリップフロップ95のセット端子に接続されている。キャパシタC11の他端は接地されている。
フリップフロップ95は、セット端子に印加されるキャパシタC11の保持電圧(ノードn2の電位)が閾値(LレベルとHレベルとを分ける値)を超えると、論理レベルがHレベルのロック信号Lockを出力する。また、フリップフロップ96は、セット端子に印加されるキャパシタC10の保持電圧(ノードn1の電位)が上記閾値を超えると、論理レベルがHレベルの信号L1を出力する。
周波数オーバーシュート抑制回路90では、電源電圧Vddが供給されると、信号UP,DNの論理レベルがLレベル、または、信号UP,DNの論理レベルがHレベル(つまり、状態Aまたは状態D)のとき、キャパシタC10,C11に電荷が供給される。そのため、キャパシタC10,C11の一端のノードn1,n2の電位が上昇する。
図17では、図16に示した周波数オーバーシュート抑制回路90のノードn1,n2の電位、信号L1、ロック信号Lockの電圧波形Vn1,Vn2,VL1,VLockのほか、VCO10の出力信号Xの周波数の波形F2の一例が示されている。横軸は時間[sec]を示し、縦軸は電圧[V]または周波数[Hz]を示している。
2 PFD
3 チャージポンプ回路
4 ループフィルタ
4a キャパシタ
5 VCO
5a1〜5a3 遅延素子部
5b1〜5b3,5c1〜5c3 インバータ回路
5d1〜5d3,5e1〜5e3 スイッチ
6 分周回路
UP,DN 信号
FB 帰還信号
RCK 参照信号
X 出力信号
Claims (8)
- 参照信号と帰還信号との位相差または周波数差に基づく検出信号を出力する位相周波数比較回路と、
前記検出信号に基づいてパルス信号を出力するチャージポンプ回路と、
前記パルス信号に基づいて制御電圧を出力するループフィルタと、
並列に接続された複数の遅延素子を含む遅延素子部がリング状に複数直列に接続されたリングオシレータを含み、前記制御電圧に基づき前記リングオシレータの出力信号の周波数を制御するとともに、前記検出信号に基づき前記複数の遅延素子のうち、動作する個数を制御することで前記出力信号の位相を制御する電圧制御発振回路と、
前記出力信号を分周することで前記帰還信号を生成し、前記帰還信号を出力する分周回路と、
を有することを特徴とする注入同期型PLL回路。 - 前記電圧制御発振回路は、
前記参照信号の第1の位相に対して前記帰還信号の第2の位相が第1の位相差で遅れている第1の状態のとき、前記検出信号に基づき、前記第1の位相差に対応する第1の時間、前記複数の遅延素子のうち第1の遅延素子を動作状態とし、前記第1の位相に対して前記第2の位相が第2の位相差で進んでいる第2の状態のとき、前記検出信号に基づき、前記第2の位相差に対応する第2の時間、前記複数の遅延素子のうち第2の遅延素子を非動作状態とするスイッチ部、
を有することを特徴とする請求項1に記載の注入同期型PLL回路。 - 前記検出信号は、第1の信号と第2の信号とを含み、
前記スイッチ部は、前記複数の遅延素子の電源端子に接続された第1のスイッチ部と前記複数の遅延素子の接地端子に接続された第2のスイッチ部とを有し、
前記第1のスイッチ部と前記第2のスイッチ部のそれぞれは、
前記第1の遅延素子に対して電源電圧に基づく電流を流す第1の電流経路に設けられ、前記第1の信号に基づき制御される第1のトランジスタ及び前記第1のトランジスタに直列に接続され前記第2の信号に基づき制御される第2のトランジスタと、
前記第2の遅延素子に対して前記電源電圧に基づく前記電流を流す第2の電流経路に設けられ、前記第1の信号に基づき制御される第3のトランジスタ及び前記第3のトランジスタに並列に接続され前記第2の信号に基づき制御される第4のトランジスタと、を有し、
前記第1の状態のとき、前記第1のトランジスタ及び前記第2のトランジスタはオン状態になり、前記第1の遅延素子に前記電流を供給し、前記第1の時間後に前記第1のトランジスタはオン状態を維持し前記第2のトランジスタはオン状態からオフ状態になり、前記第1の遅延素子への前記電流の供給を遮断し、
前記第2の状態のとき、前記第3のトランジスタ及び前記第4のトランジスタはオフ状態になり、前記第2の遅延素子への前記電流の供給を遮断し、前記第2の時間後に前記第3のトランジスタはオフ状態を維持し前記第3のトランジスタはオフ状態からオン状態になり、前記第2の遅延素子へ前記電流を供給する、
ことを特徴とする請求項2に記載の注入同期型PLL回路。 - 前記第1のスイッチ部及び前記第2のスイッチ部のそれぞれは、
前記第3のトランジスタに直列に接続され、前記第2の信号に基づき制御される第5のトランジスタと、前記第4のトランジスタに直列に接続され、前記第1の信号に基づき制御される第6のトランジスタと、を有し、
前記第1の状態のとき、前記第3のトランジスタ及び前記第5のトランジスタが両方オン状態、または、前記第4のトランジスタ及び前記第6のトランジスタが両方オン状態であり、前記第2の状態のとき、前記第3のトランジスタ、前記第4のトランジスタ、前記第5のトランジスタ及び前記第6のトランジスタが全てオフ状態である、
ことを特徴とする請求項3に記載の注入同期型PLL回路。 - 前記第2のスイッチ部は、前記第1のトランジスタまたは前記第2のトランジスタに接続され、前記第1の電流経路に流れる前記電流の大きさを、前記制御電圧に基づき制御する第7のトランジスタと、前記第3のトランジスタまたは前記第4のトランジスタに接続され、前記第2の電流経路に流れる前記電流の大きさを、前記制御電圧に基づき制御する第8のトランジスタと、を有し、
前記電圧制御発振回路は、
前記第1の遅延素子が非動作状態のとき、前記第1のトランジスタまたは前記第2のトランジスタと前記第7のトランジスタとの間の前記第1の電流経路に第1の電流を流し、前記第2の遅延素子が非動作状態のとき、前記第3のトランジスタまたは前記第4のトランジスタと前記第8のトランジスタとの間の前記第2の電流経路に前記第1の電流を流す電流供給回路を有する、
ことを特徴とする請求項3または4に記載の注入同期型PLL回路。 - 前記第1のスイッチ部と前記第2のスイッチ部のそれぞれは、
前記複数の遅延素子のうち第3の遅延素子に対して前記電流を流す第3の電流経路に設けられ、前記第1の信号及び前記第2の信号によらずにオン状態となる第9のトランジスタを有する、
ことを特徴とする請求項3乃至5の何れか一項に記載の注入同期型PLL回路。 - 前記電圧制御発振回路は、
前記第1の電流経路において、前記第1の遅延素子の両端に接続された第1のキャパシタと、
前記第2の電流経路において、前記第2の遅延素子の両端に接続された第2のキャパシタと、
前記第3の電流経路において、前記第3の遅延素子の両端に接続された第3のキャパシタと、
を有することを特徴とする請求項6に記載の注入同期型PLL回路。 - 前記参照信号の第1の周波数に前記帰還信号の第2の周波数が近くなるほど、保持電圧が上昇するキャパシタを備え、前記保持電圧が閾値を超えるまでは、前記電圧制御発振回路に供給される前記検出信号を無効とする周波数オーバーシュート抑制回路を、さらに有する、
ことを特徴とする請求項1乃至7の何れか一項に記載の注入同期型PLL回路。
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