KR101149866B1 - 지연 고정 루프를 이용한 주파수 합성기 장치 및 방법 - Google Patents

지연 고정 루프를 이용한 주파수 합성기 장치 및 방법 Download PDF

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Abstract

지연 고정 루프를 이용한 주파수 합성기 장치 및 방법에 관한 것으로서, 기준 주파수 신호와 피드백되는 신호의 위상이 동일하여 락(lock)될 경우, 복수의 버퍼를 이용하여 상기 기준 주파수 신호를 지연시키고, 상기 복수의 버퍼 각각의 출력을 에지 펄스 생성기로 제공하는 지연 고정 루프(Delay locked Loop)와, 상기 복수의 버퍼 각각으로부터 출력된 신호의 에지 정보를 이용하여 각 신호에 대한 위상 지연량을 나타내는 복수의 펄스 신호를 생성하는 에지 펄스 생성기(Edge Pulse Generator)와, 복수의 트랜지스터를 통해 상기 복수의 펄스 신호를 결합하여 주파수를 발생시키는 LC 탱크 스위치(LC Tank Switch)를 포함하여, 지연 고정 루프에 포함된 각 지연 셀들로부터 발생되는 각각의 위상 지연 량을 펄스로 발생시킨 후, 트랜지스터의 스위치 동작을 통해 발생된 펄스를 모두 합하여 높은 주파수를 발생시킴으로써, 노이즈 특성이 우수한 주파수 합성기를 제공할 수 있다.
위상 고정 루프(PLL), 지연 고정 루프(DLL), 주파수 합성기

Description

지연 고정 루프를 이용한 주파수 합성기 장치 및 방법{METHOD AND APPARATUS FOR FREQUENCY SYNTHESIS USING DELAY LOCKED LOOP}
본 발명은 주파수 합성기 장치 및 방법에 관한 것으로서, 특히 노이즈 특성이 우수한 지연 고정 루프(Delay Locked Loop)를 이용하여 고주파 신호를 발생시키는 주파수 합성기 장치 및 방법에 관한 것이다.
현재 이동 통신 환경은 전세계적으로 다양한 다중 모드를 지원하는 2세대 디지털 시스템들이 주류를 이루고 있으며, 전 세계적인 로밍 서비스를 목표로 단일 규격화를 추진하였던 3세대 광대역 IMT-2000 규격은 특성이 상이한 북미의 3GPP2 CDMA2000과 유럽/일본의 3GPP W-CDMA 시스템으로 크게 이분화되어 국지적으로 상용화될 예정에 있다. 이에 따라, 최근 CMOS(Complementary Metal-Oxide Semiconductor)를 기반으로 한 단일 칩(Chip) 기술이 개발됨으로써, 여러 주파수 대역에서 사용 가능한 국부 발진기(Local Oscillator)가 필요하게 되어 그 기술적 개발이 진행되고 있다.
일반적으로, 종래에는 높은 대역의 주파수를 만들기 위하여 도 1에 도시된 바와 같이, 전압조정 발진기(101)와 위상 주파수 검출기(103) 및 필터(105)로 이루어진 위상 고정 루프(PLL; Phase Locked Loop) 구조의 국부 발진기를 이용하였으나, 상기 위상 고정 루프 이용한 국부 발진기는 상기 위상 고정 루프의 기술적인 한계로 인하여 노이즈 특성을 향상시키기 어려운 단점을 가진다.
하지만, 최근에는 다양한 시스템의 적용을 위하여 종래보다 우수한 노이즈 특성을 갖는 국부 발진기가 요구되고 있다. 이에 따라, 최근에는 도 2에 도시된 바와 같이, 지연 고정 루프(DLL; Delay Locked Loop)(201, 203)를 이용하여 높은 주파수를 만드는 다양한 방법들이 제안되고 있다. 즉, 종래의 통신 시스템에서는 상기 도 2에 도시된 바와 같이, 송수신단 각각에서 입력 신호의 위상을 지연시키는 지연 고정 루프(201, 211)와 전압 제어를 통해 발진 주파수를 제어하는 전압 조정 발진기(Voltage Controlled Oscillator)(203, 213)를 이용하여 RF 신호를 중간 주파수 신호로 변환하거나 중간 주파수 신호를 RF 신호로 변환하기 위한 기준 주파수 신호를 생성하고 있다.
예를 들어, 도 3에 도시된 바와 같이 다중화기(Multiplexer)(301)를 통해 지연 고정 루프(300) 내의 각 지연 셀(delay cell)(311, 313, 315, 317)을 선택하여 원하는 주파수를 만드는 방법과 지연 고정 루프 내부의 지연 셀을 선택하는 부분에 펄스(pulse)를 선택하는 두 개의 디코더(decoder)와 분수(Fractional)를 만드는 부분을 두어 다양한 주파수를 만드는 방법(미도시)이 제안되고 있다.
하지만, 상기 도 3에 도시된 바와 같이, 다중화기(301)를 이용하여 상기 지연 셀, 즉, 버퍼들(311, 313, 315, 317)을 스위칭하면서 원하는 주파수를 만드는 방법은 다양한 주파수를 만들기 위하여 보다 많은 버퍼를 사용해야 하기 때문에 레이아웃(Layout) 면적이 커지게 되고, 각 버퍼에서 발생되는 노이즈로 인해 버퍼 수가 증가하는 만큼 노이즈 특성이 열화되는 문제점을 가진다.
또한, 상기 두 개의 디코더와 분수를 만드는 부분을 두어 다양한 주파수를 만드는 방법은, 각각의 버퍼를 스위칭하여 만들어진 주파수가 각 버퍼의 지연 시간에 의지하고 있기 때문에, 원하는 주파수에 대하여 정수배 되는 주파수가 아닌 다른 주파수를 만들기 위하여 각각을 일정한 주기로 흔들어(randomize) 상기 정수배에 해당되지 않는 분수배의 주파수를 얻을 수 있다. 따라서, 이러한 방법은 각각의 분수배의 주파수를 발생시킬 수 있으나, 스위치가 반복적으로 동작하기 때문에 노이즈가 발생되어 전체 노이즈 특성이 열화되는 문제점을 가진다.
본 발명은 상술한 바와 같은 문제점을 해결하기 위해 도출된 것으로서, 본 발명의 목적은 지연 고정 루프를 이용한 주파수 합성기 장치 및 방법을 제공함에 있다.
본 발명의 다른 목적은 지연 고정 루프를 이용하여 노이즈 특성이 좋은 주파수 합성기 장치 및 방법을 제공함에 있다.
본 발명의 또 다른 목적은 지연 고정 루프 내의 각 지연 셀들로부터 발생되는 각 위상 지연 량을 펄스로 발생시킨 후, 발생된 펄스를 모두 합하여 주파수를 발생시키는 주파수 합성기 장치 및 방법을 제공함에 있다.
상술한 목적들을 달성하기 위한 본 발명의 제 1 견지에 따르면, 지연 고정 루프를 이용한 주파수 합성기 장치는, 기준 주파수 신호와 피드백되는 신호의 위상이 동일하여 락(lock)될 경우, 복수의 버퍼를 이용하여 상기 기준 주파수 신호를 지연시키고, 상기 복수의 버퍼 각각의 출력을 에지 펄스 생성기로 제공하는 지연 고정 루프(Delay locked Loop)와, 상기 복수의 버퍼 각각으로부터 출력된 신호의 에지 정보를 이용하여 각 신호에 대한 위상 지연량을 나타내는 복수의 펄스 신호를 생성하는 에지 펄스 생성기(Edge Pulse Generator)와, 복수의 트랜지스터를 통해 상기 복수의 펄스 신호를 결합하여 주파수를 발생시키는 LC 탱크 스위치(LC Tank Switch)를 포함하며, 상기 에지 펄스 생성기는, 상기 복수의 버퍼 각각으로부터 출력된 신호의 라이징 에지 혹은 폴링 에지가 입력될 때 그에 상응하는 값을 출력하는 복수의 T 플립플롭(flip-flop)과, 두 개의 T 플립플롭으로부터의 출력을 배타적 논리합 연산하여 위상 지연량을 나타내는 펄스 신호를 생성하는 복수의 배타적 오어게이트(Exclusive OR gate)를 포함하는 것을 특징으로 한다.
상술한 목적들을 달성하기 위한 본 발명의 제 2 견지에 따르면, 지연 고정 루프를 이용한 주파수 발생 방법은, 기준 주파수 신호와 피드백되는 신호의 위상이 동일하여 락(lock)될 경우, 복수의 버퍼를 이용하여 상기 기준 주파수 신호를 지연시켜 출력하는 과정과, 상기 복수의 버퍼 각각으로부터 출력된 신호의 에지 정보를 이용하여 각 신호에 대한 위상 지연량을 나타내는 복수의 펄스 신호를 생성하는 과정과, 복수의 트랜지스터를 통해 상기 복수의 펄스 신호를 결합하여 주파수를 발생시키는 과정을 포함하며, 상기 복수의 펄스 신호를 생성하는 과정은, T 플립플롭을 이용하여 상기 복수의 버퍼 각각으로부터 출력된 신호의 라이징 에지 혹은 폴링 에지가 입력될 때 그에 상응하는 값을 출력하는 과정과, 배타적 오어게이트(Exclusive OR gate)를 이용하여 상기 라이징 에지 혹은 폴링 에지에 상응하여 출력되는 두 개의 값을 배타적 논리합 연산하여 위상 지연량을 나타내는 펄스 신호를 생성하는 과정을 것을 특징으로 한다.
본 발명은 지연 고정 루프에 포함된 각 지연 셀들로부터 발생되는 각각의 위상 지연 량을 펄스로 발생시킨 후, 트랜지스터의 스위치 동작을 통해 발생된 펄스를 모두 합하여 높은 주파수를 발생시킴으로써, 최소의 버퍼를 사용하여 노이즈 특성이 우수한 효과가 있으며 인덕터와 캐페시터를 통해 스위칭 동작으로 인한 노이즈를 제거함으로써, 전체적인 노이즈 특성이 우수한 효과가 있다.
이하 본 발명의 바람직한 실시 예를 첨부된 도면을 참조하여 설명한다. 그리고, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단된 경우 그 상세한 설명은 생 략한다.
이하 본 발명에서는 지연 고정 루프(DLL; Delay Locked Loop)에 포함된 각 지연 셀들로부터의 각 위상 지연 량을 펄스 신호로 발생시킨 후, 발생된 펄스 신호에 따른 트랜지스터의 스위치 동작을 통해 주파수를 발생시키는 주파수 합성기 장치 및 방법을 제공함에 있다.
도 4는 본 발명에 따른 지연 고정 루프를 이용하여 주파수를 발생시키는 주파수 합성기의 블록 구성을 도시하고 있다.
상기 도 4에 도시된 바와 같이, 상기 주파수 합성기는 지연 고정 루프(401), 에지 결합기(Edge Combiner)(421), 분리기(Divider)(423)를 포함하여 구성되며, 상기 지연 고정 루프(401)는 위상 검출기(Phase Detector)(403), 충천 펌프(Charge Pump)(405), 루프 필터(Loop Filter)(407) 및 복수의 버퍼들(411, 413, 415, 417, 419)을 포함하는 전압 제어 지연 라인(Voltage Control Delay Line)(409)을 포함하여 구성된다.
먼저, 상기 지연 고정 루프(401)는 상기 위상 검출기(403), 충천 펌프(405), 루프 필터(407) 및 전압 제어 지연 라인(409)을 포함하여 기준 주파수 신호의 위상을 소정 값만큼 지연시켜 출력하는 역할을 수행한다.
상기 위상 검출기(403)는 입력되는 기준 주파수 신호(fref)와 상기 전압 제어 지연 라인(409)으로부터 출력되는 피드백 신호 사이의 위상 차를 측정하고, 측정된 위상 차를 나타내는 클럭 신호를 출력한다. 또한, 상기 위상 검출기(403)는 상기 기준 주파수 신호(fref)와 상기 피드백 신호의 위상이 동일할 경우, 상기 지연 고정 루프(401)를 락(Lock)시킨다.
상기 충전 펌프(405)는 상기 위상 차를 나타내는 클럭 신호의 펄스 폭을 분석하여 그에 해당하는 전류로 변환시켜 상기 루프 필터(407)로 제공하고, 상기 루프 필터(407)는 상기 전류를 로우 패스(low-pass) 필터링하여 제어 전압을 상기 전압 제어 지연 라인(409)으로 제공한다.
상기 전압 제어 지연 라인(409)은 복수의 버퍼(411, 413, 415, 417, 419)를 포함함으로써, 입력되는 기준 주파수 신호(fref)를 상기 루프 필터(407)로부터 출력되는 제어 전압에 대응하는 시간의 양만큼 지연시켜 출력한다. 여기서, 상기 위상 검출기(403)에 의해 지연 고정 루프(401)가 락(Lock) 될 시, 상기 전압 제어 지연 라인(409)으로 입력되는 기준 주파수 신호는 복수의 버퍼(411, 413, 415, 417, 419) 각각을 지날 때마다 소정 값만큼 위상이 지연되며, 최종 버퍼(419)를 지나게 되면 그 위상이 360도만큼 지연됨으로써, 처음 입력된 기준 주파수 신호와 같은 위상을 갖는 주파수 신호가 출력된다.
특히, 본 발명에 따라 상기 전압 제어 지연 라인(409)에서 각 버퍼들(411, 413, 415, 417, 419)에 의해 지연된 위상을 갖고 출력된 신호들은 상기 에지 결합기(421)로 제공된다.
상기 에지 결합기(421)는 상기 전압 제어 지연 라인(409)의 각 버퍼들(411, 413, 415, 417, 419)로부터 제공되는 각 위상 지연 신호에 로직을 취하여 고주파 대역의 신호를 발생시킨다. 즉, 상기 에지 결합기(421)는 도 5에 도시된 바와 같이, 에지 펄스 생성기(Edge Pulse Generator)(501), LC 탱크 스위치(LC Tank Switch)(503)를 포함하여 구성됨으로써, 상기 위상 지연 신호를 제공받아 고주파 대역의 신호를 발생시킨다. 여기서, 상기 에지 결합기(421)는 하기에서 도 5 및 도 6을 참조하여 상세히 설명하기로 한다.
상기 분리기(423)는 상기 에지 결합기(421)로부터 발생되는 고주파 대역의 신호(Fout)를 기 설정된 비율로 나누어 원하는 대역의 주파수를 출력(Div_out)한다.
도 5는 본 발명에 따른 에지 결합기의 상세한 블록 구성을 도시하고 있다.
상기 도 5에 도시된 바와 같이, 상기 에지 결합기(421)는 에지 펄스 생성기(501)와 LC 탱크 스위치(503)를 포함하여 구성된다.
상기 에지 펄스 생성기(501)는 상기 전압 제어 지연 라인(409)의 각 버퍼들(411, 413, 415, 417, 419)로부터 지연된 위상을 가지고 입력되는 각 신호들의 에지 정보를 이용하여 상기 각 신호들의 위상 지연량을 펄스로 발생시킨다. 여기서, 상기 에지 펄스 생성기(501)는 상기 지연된 위상을 가지고 입력되는 각 신호들의 라이징 에지(Raising Edge) 혹은 폴링 에지(Falling Edge) 정보만을 이용하기 위하여 도 6(a)에 도시된 바와 같이, 상기 버퍼들(411, 413, 415, 417, 419)에 대응되는 수 만큼에 해당하는 수의 T 플립플롭(601, 603, 605, 607)을 포함하며, 상 기 T 플립플롭(601, 603, 605, 607)의 출력을 배타적 논리합으로 연산하여 각 신호의 위상 지연량을 펄스로 발생시키기 위한 배타적 오어게이트(exclusive OR gate)(611, 613)를 포함한다.
다시 말해, 복수의 T 플립플롭(601, 603, 605, 607) 각각은 입력되는 신호의 라이징 에지 혹은 폴링 에지에 대하여 항상 그에 대응하는 출력을 발생시키고, 상기 배타적 오어게이트(611, 613) 각각은 해당하는 T 플립플롭(601, 603, 605, 607)으로부터의 출력을 배타적 논리합 연산하여 출력한다. 이때, 상기 배타적 논리합 연산을 수행하게 되면, 상기 각 신호의 위상 지연량은 펄스로 발생하게 된다. 즉, 도 7에 도시된 바와 같이, 전압 제어 지연 라인(700)의 각 버퍼들(701, 703, 705, 707, 709)로부터 출력된 각 신호의 위상 지연량은 에지 결합기(721) 내의 에지 펄스 생성기(723)를 통해 펄스로 발생하게 된다.
그리고, 상기 LC 탱크 스위치(503)는 상기 에지 펄스 생성기(501)로부터 출력된 각각의 펄스를 더하여 모든 펄스를 더한 만큼에 해당하는 주파수를 발생시킨다. 여기서, 상기 LC 탱크 스위치(503)는 도 6(b)에 도시된 바와 같이, 복수의 트랜지스터(681, 683, 685, 687, 689, 691)를 포함하여 구성되며, 상기 각 트랜지스터(681, 683, 685, 687, 689, 691)의 스위칭 동작을 통해 입력되는 모든 펄스 신호를 합한 만큼에 해당하는 주파수를 발진하게 된다. 여기서, 상기 복수의 트랜지스터(681, 683, 685, 687, 689, 691) 각각의 게이트(651, 653, 655, 657, 659, 661)는 에지 펄스 생성기(501)에 포함된 해당 배타적 오어게이트와 각각 연결되어 펄스 신호를 입력받고, 드레인은 전원전압원(VDD)과 연결되며 소스는 그라운드(GND)와 연결된다.
예를 들어, 상기 배타적 오어게이트(611, 613)로부터 출력되는 펄스 신호 V1in+(615)와 V1in-(617)는 해당 트랜지스터(681, 683)의 게이트인 V1in(651, 653)으로 입력되며, 상기 펄스 신호를 입력받은 상기 해당 트랜지스터(681, 683)는 스위칭 동작을 반복 수행하면서 해당 펄스의 위상에 동기되어 지연이 발생하게 된다. 이와 같이, 각각의 트랜지스터에 지연이 발생된 양만큼 펄스가 발생하여 입력되는 모든 펄스를 합한 주파수가 Fout+(671)단과 Fout-(673)단에서 발생하게 된다. 여기서, 상기 Fout+(671)단과 Fout-(673)단에서 발생되는 주파수는 180도의 위상 차를 가진다. 이때, 상기 복수의 트랜지스터(681, 683, 685, 687, 689, 691)의 드레인단과 전원전압원(VDD) 사이에는 캐패시터 C1(663), C2(668) 그리고 인덕터 L1(665), L2(667)가 병렬로 연결됨으로써, 각 트랜지스터(681, 683, 685, 687, 689, 691)의 스위칭 동작을 통해 발생되는 펄스 신호의 노이즈가 제거된다.
즉, 도 7에 도시된 바와 같이, 상기 LC 탱크 스위치는 에지 결합기(721) 내의 에지 펄스 생성기(723)를 통해 발생되는 모든 펄스(Ⅰ, Ⅱ, Ⅲ, Ⅳ, Ⅴ)를 합한 것과 같은 펄스를 가지는 주파수(fout)를 발생시킨다.
그러면, 도 8을 참조하여 에지 펄스 생성기(800)와 LC 탱크 스위치(820)의 동작에 따라 출력되는 클럭 신호에 대해 살펴보기로 한다.
상기 에지 펄스 생성기(800)는 전압 제어 지연 라인(409)의 각 버퍼들(411, 413, 415, 417, 419)로부터 위상이 지연된 신호가 입력되면, T 플립플롭(801, 803, 805, 807)을 통해 입력되는 위상 지연 신호의 에지 정보(라이징 에지 혹은 폴링 에 지 정보)를 검출한 후, 상기 배타적 오어게이트(811, 813)를 통해 상기 검출된 에지 정보를 배타적 논리합 연산하여 출력함으로써, 각 신호의 위상 지연량을 나타내는 펄스 신호를 출력한다.
상기 LC 탱크 스위치(820)는 각 트랜지스터의 게이트인 V1in(821), V2in(823), 및 V3in(825)을 통해 해당 배타적 오어게이트들로부터 출력된 펄스 신호를 입력받아 각 펄스 신호를 합하여 Fout+, Fout-를 통해 해당 주파수를 발생시킨다.
도 9는 본 발명의 실시 예에 따른 주파수 합성기에서 주파수 발생 절차를 도시하고 있다.
상기 도 9를 참조하면, 상기 주파수 합성기는 901단계에서 위상 검출기를 통해 기준 주파수 신호와 피드백되는 신호의 위상을 비교하여 두 신호의 위상이 동일할 경우, 지연 고정 루프를 락(Lock)시킨다.
상기 지연 고정 루프가 락(Lock)되면, 상기 주파수 합성기는 903단계에서 지연 고정 루프 내의 복수의 지연소자, 즉 지연 버퍼를 이용하여 상기 기준 주파수 신호를 지연시켜 출력한다.
이후, 상기 주파수 합성기는 905단계에서 T 플립플롭을 이용하여 각각의 지연소자들로부터 출력되는 신호의 에지 정보(라이징 에지 혹은 폴링 에지)를 검출하고, 배타적 오어게이트를 이용하여 상기 검출된 에지 정보를 배타적 논리합 연산하여 출력함으로써, 각 신호의 위상 지연량을 나타내는 펄스 신호들을 발생시킨다.
이후, 상기 주파수 합성기는 907단계에서 상기 펄스 신호들을 각 트랜지스터의 게이트로 입력하여 트랜지스터의 스위칭 동작이 수행되게 함으로써, 상기 모든 펄스 신호를 합한 것 만큼에 해당하는 주파수 신호를 발생시킨다.
이후, 상기 주파수 합성기는 909단계에서 분리기를 통해 상기 발생된 주파수를 미리 설정된 비율로 나누어 원하는 주파수를 발생시킨 후, 본 발명에 따른 알고리즘을 종료한다.
한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
도 1은 일반적인 위상 고정 루프의 구조를 도시하는 도면,
도 2는 지연 고정 루프를 이용한 국부 발진기를 도시하는 도면,
도 3은 종래 기술에 따라 지연 고정 루프를 이용하여 주파수를 발생시키는 주파수 합성기를 도시하는 도면,
도 4는 본 발명에 따라 지연 고정 루프를 이용하여 주파수를 발생시키는 주파수 합성기의 블록 구성을 도시하는 도면,
도 5는 본 발명에 따른 에지 결합기의 상세한 블록 구성을 도시하는 도면,
도 6은 본 발명에 따른 에지 펄스 생성기와 LC 탱크 스위치의 상세한 블록 구성을 도시하는 도면,
도 7은 본 발명의 실시 예에 따른 주파수 합성기로부터 발생되는 클럭 펄스를 도시하는 도면,
도 8은 본 발명의 실시 예에 따른 주파수 합성기에서 에지 결합기로부터 발생되는 클럭 펄스를 도시하는 도면, 및
도 9는 본 발명의 실시 예에 따른 주파수 합성기에서 주파수 발생 절차를 도시하는 도면.

Claims (20)

  1. 지연 고정 루프를 이용한 주파수 합성기 장치에 있어서,
    기준 주파수 신호와 피드백되는 신호의 위상이 동일하여 락(lock)될 경우, 복수의 버퍼를 이용하여 상기 기준 주파수 신호를 지연시키고, 상기 복수의 버퍼 각각의 출력을 에지 펄스 생성기로 제공하는 지연 고정 루프(Delay locked Loop)와,
    상기 복수의 버퍼 각각으로부터 출력된 신호의 에지 정보를 이용하여 각 신호에 대한 위상 지연량을 나타내는 복수의 펄스 신호를 생성하는 에지 펄스 생성기(Edge Pulse Generator)와,
    복수의 트랜지스터를 통해 상기 복수의 펄스 신호를 결합하여 주파수를 발생시키는 LC 탱크 스위치(LC Tank Switch)를 포함하며,
    상기 에지 펄스 생성기는, 상기 복수의 버퍼 각각으로부터 출력된 신호의 라이징 에지 혹은 폴링 에지가 입력될 때 그에 상응하는 값을 출력하는 복수의 T 플립플롭(flip-flop)과,
    두 개의 T 플립플롭으로부터의 출력을 배타적 논리합 연산하여 위상 지연량을 나타내는 펄스 신호를 생성하는 복수의 배타적 오어게이트(Exclusive OR gate)를 포함하는 것을 특징으로 하는 장치.
  2. 제 1항에 있어서,
    상기 LC 탱크 스위치로부터 발생된 주파수를 미리 설정된 비율로 나누는 분리기(Divider)를 더 포함하는 것을 특징으로 하는 장치.
  3. 삭제
  4. 제 1항에 있어서,
    상기 LC 탱크 스위치는,
    드레인이 전원전압원(VDD)과 연결되며 소스가 그라운드(GND)와 연결되며, 게이트를 통해 상기 에지 펄스 생성기로부터 펄스 신호를 입력받아 입력되는 펄스 신호에 따라 스위칭 동작을 수행하는 복수의 트랜지스터를 포함하는 것을 특징으로 하는 장치.
  5. 제 4항에 있어서,
    상기 LC 탱크 스위치는,
    상기 복수의 트랜지스터의 드레인단과 전원전압원(VDD) 사이에 병렬로 연결되어 상기 트랜지스터의 스위칭 동작을 통해 발생되는 펄스 신호의 노이즈를 제거 하는 캐패시터와 인덕터를 더 포함하는 것을 특징으로 하는 장치.
  6. 지연 고정 루프를 이용한 주파수 발생 방법에 있어서,
    기준 주파수 신호와 피드백되는 신호의 위상이 동일하여 락(lock)될 경우, 복수의 버퍼를 이용하여 상기 기준 주파수 신호를 지연시켜 출력하는 과정과,
    상기 복수의 버퍼 각각으로부터 출력된 신호의 에지 정보를 이용하여 각 신호에 대한 위상 지연량을 나타내는 복수의 펄스 신호를 생성하는 과정과,
    복수의 트랜지스터를 통해 상기 복수의 펄스 신호를 결합하여 주파수를 발생시키는 과정을 포함하며,
    상기 복수의 펄스 신호를 생성하는 과정은,
    T 플립플롭을 이용하여 상기 복수의 버퍼 각각으로부터 출력된 신호의 라이징 에지 혹은 폴링 에지가 입력될 때 그에 상응하는 값을 출력하는 과정과,
    배타적 오어게이트(Exclusive OR gate)를 이용하여 상기 라이징 에지 혹은 폴링 에지에 상응하여 출력되는 두 개의 값을 배타적 논리합 연산하여 위상 지연량을 나타내는 펄스 신호를 생성하는 과정을 포함하는 것을 특징으로 하는 방법.
  7. 제 6항에 있어서,
    상기 발생된 주파수를 미리 설정된 비율로 나누는 과정을 더 포함하는 것을 특징으로 하는 방법.
  8. 삭제
  9. 제 6항에 있어서,
    상기 주파수를 발생시키는 과정은,
    드레인이 전원전압원(VDD)과 연결되고 소스가 그라운드(GND)와 연결되며 게이트를 통해 상기 펄스 신호를 입력받는 복수의 트랜지스터로 상기 펄스 신호에 따른 스위칭 동작을 수행하여 상기 복수의 펄스를 모두 결합한 만큼에 해당하는 주파수를 발생시키는 과정을 포함하는 것을 특징으로 하는 방법.
  10. 제 9항에 있어서,
    상기 주파수를 발생시키는 과정은,
    상기 복수의 트랜지스터의 드레인단과 전원전압원(VDD) 사이에 병렬로 연결된 캐패시터와 인덕터를 이용하여 상기 트랜지스터의 스위칭 동작을 통해 발생되는 펄스 신호의 노이즈를 제거하는 과정을 더 포함하는 것을 특징으로 하는 방법.
  11. 삭제
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