JP2015115618A - 位相同期ループ回路及び発振方法 - Google Patents

Abstract

【課題】 位相オフセットを低減することを可能とする新規のパルス幅制御の位相同期ループ回路等を提供することを目的とする。【解決手段】 入力パルス信号のパルス幅に基づいて制御される位相同期ループ回路であって、入力された信号のパルス幅に基づいて発振するパルス幅制御発振器と、入力パルス信号とパルス幅制御発振器からの出力信号との位相差に基づいてUPパルス信号及び／又はDNパルス信号を出力する位相周波数比較器と、UPパルス信号及びDNパルス信号に基づいてパルス信号である積分信号を生成するパルス幅積分器とを備え、パルス幅制御発振器は、積分信号のパルス幅に基づいて発振する、位相同期ループ回路である。【選択図】 図１

Description

本発明は、位相同期ループ回路、パルス信号変換器、パルス幅制御発振器及び発振方法に関し、特に、入力パルス信号のパルス幅に基づいて制御される位相同期ループ回路等に関する。

半導体プロセスが進歩しトランジスタが微細化されるにつれ、トランジスタはより低電圧で高速に動作するようになってきている。アナログ回路において電源電圧の低下は、信号の電圧解像度の劣化をもたらす一方、高速に動作するトランジスタは信号の時間方向の解像度を向上させる。今、私たちは、パルス幅などといったデジタル電圧による０と１との電圧遷移が表す時間解像度の方がアナログ電圧の電圧解像度よりも高い分解能を有してくるという新しい局面に到達しているといえる（非特許文献１参照）。

図１５及び図１６を参照して、従来のPLLについて説明する。図１５は、サーモメタコード及びソフトサーモメタコードを説明する図である。図１６は、従来のPLLの概要を示すブロック図である。図１６(a)に示すように、従来のアナログPLL１０１では、位相周波数比較器（Phase Frequency Detector, PFD）１０３から出力されるパルスをチャージポンプ１０５とキャパシタ１０７、１０９でVCO１１１のコントロール電圧に変換する。具体的には、PLL１０１への入力と分周回路１１３の出力とを入力とするPFD１０３が出力するUPパルス信号及びDNパルス信号の時間情報をチャージポンプ１０５によって電荷量に変換し、それをループフィルタのキャパシタ１０７、１０９によってアナログ電圧に変換してVCO１１１をコントロールし出力周波数を制御していた。しかし、ミスマッチの小さいチャージポンプ１０５と大きなキャパシタ１０７、１０９が必要であった。

All-Digital PLLでは、時間−デジタル変換器（TDC）を用いてリファレンス信号とフィードバック信号の位相差をデジタル化しデジタルコードでリファレンス信号とフィードバック信号の位相差をデジタル化しデジタルコードで発振周波数を制御することでアナログ信号を排除しているが、TDCの量子化ノイズを押さえ込むために多くの労力が必要であった。

一方、図１６(b)に示すように、パルス幅で発振周波数が制御されるパルス幅制御PLL（pulse width controlled PLL, PWPLL）２０１では、発振周波数が入力パルス幅に比例する発振器であるPWCO（Pulse Width Controlled Oscillator）２１１でVCO１１１を置き換える（非特許文献２参照）。PWPLL２０１への入力と分周回路２１３の出力とを入力とするPFD２０３の出力からPWCOの入力までの信号は、RCフィルターで平滑されアナログ電圧に変換されることなく、電圧は０か１かのデジタル値であり時間幅がアナログ値として情報を持つパルスとして扱われる。

PWPLLでは、パルス幅をソフトサーモメタコード（Soft Thermometer Code, STC）に変換し、STCでオシレータの周波数をコントロールするため、面積をとる大きなキャパシタは必要ない。

STCは、図１５(b)に示すように、サーモメタコード（図１５(a)）の０と１の境界の1bit（もしくは2bit）だけがアナログ値であるようなコードであり、ダイナミックレンジが広く量子化ノイズフリーである。

R.B. Staszewski, K. Muhammad, D. Leipold, C.-M. Hung, Y.-C Ho, J.L. Wallberg, C. Fernando, K.M.R. Staszewski, T. Jung, J. Koh, S. John, I.Y Deng, V. Sarda, O. Moreira-Tamayo, V. Mayega, R. Katz, O. Friedman, O.E. Eliezer, E. de-Obaldia, and P.T. Balsara, "All digital TX frequency synthesizer and descrete-time receiver for bluetooth radio in 130-nm CMOS," IEEE J. Solid-State Circuits, vol.38, no.12, pp.2278-2291, Dec. 2004. T. Nakura, K. Asada, "Low Pass Filter-less Pulse Width Controlled PLL Using Time to Soft Thermometer Code Converter," IEICE Trans on Elec., March 2012.

しかし、従来のPWPLLでは、リファレンス入力とディバイダ出力の位相差に比例した周波数が出力されるようになっており、ロック状態でも位相差が残ってしまうType-IのPLLであった。これでは、チップ間通信などいくつかのアプリケーションでは問題がある。

ゆえに、本発明は、位相オフセットを低減することを可能とする新規のパルス幅制御の位相同期ループ回路等を提供することを目的とする。

本発明の第１の観点は、入力パルス信号のパルス幅に基づいて制御される位相同期ループ回路であって、入力された信号のパルス幅に基づいて発振するパルス幅制御発振器と、前記入力パルス信号と前記パルス幅制御発振器からの出力信号との位相差に基づいてUPパルス信号及び／又はDNパルス信号を出力する位相周波数比較器と、前記UPパルス信号及び前記DNパルス信号に基づいてパルス信号である積分信号を生成するパルス幅積分器とを備え、前記パルス幅制御発振器は、前記積分信号のパルス幅に基づいて発振する、位相同期ループ回路である。

本発明の第２の観点は、第１の観点の位相同期ループ回路であって、前記パルス幅制御発振器は、前記積分信号のパルス幅に加えて、前記UPパルス信号及び前記DNパルス信号の少なくともいずれか一方の信号のパルス幅にも基づいて発振する。

本発明の第３の観点は、第１又は第２の観点の位相同期ループ回路であって、前記パルス幅積分器は、前記UPパルス信号及び前記DNパルス信号により独立に制御される２つのパルス信号の時間差に基づいて前記積分信号を生成する。また、本発明の第４の観点は、前記２つのパルス信号のそれぞれを遅延させる遅延回路をさらに備える。

本発明の第５の観点は、第３又は第４の観点の位相同期ループ回路であって、前記パルス幅積分器は、入力された信号の立ち上がりエッジに反応してパルス信号を出力する立ち上がりエッジ検出回路をリング状に接続した回路、又は、入力された信号の立ち下がりエッジに反応してパルス信号を出力する立ち下がりエッジ検出回路をリング状に接続した回路を有する。

本発明の第６の観点は、第５の観点の位相同期ループ回路であって、前記立ち上がりエッジ検出回路又は前記立ち下がりエッジ検出回路は、入力された信号のパルス幅を拡大するパルス幅拡大器を有する。

本発明の第７の観点は、第５又は第６の観点の位相同期ループ回路であって、前記立ち上がりエッジ検出回路をリング状に接続した回路を前記２つのパルス信号が通過した回数又は前記立ち下がりエッジ検出回路をリング状に接続した回路を前記２つのパルス信号が通過した回数をカウントするカウント回路をさらに備える。

本発明の第８の観点は、第４の観点の位相同期ループ回路であって、前記遅延回路は、前記２つのパルス信号のうちのいずれか一方の信号がk段（kは自然数）先の前記立ち上がりエッジ検出回路又は前記立ち下がりエッジ検出回路に到達したことを条件として遅延時間を短縮する。

本発明の第９の観点は、第１パルス信号及び第２パルス信号の２つのパルス信号のパルス幅に基づいてパルス信号である積分信号を複数生成するパルス信号変換器であって、前記第１パルス信号のパルス幅が前記第２パルス信号のパルス幅よりも長い場合には、前記積分信号のパルス幅を前回生成した積分信号のパルス幅よりも縮小して生成し、前記第１パルス信号のパルス幅が前記第２パルス信号のパルス幅よりも短い場合には、前記積分信号のパルス幅を前回生成した積分信号のパルス幅よりも増大させて生成する、パルス信号変換器である。

本発明の第１０の観点は、入力されたパルス信号のパルス幅に基づいて発振するパルス幅制御発振器であって、UPパルス信号及びDNパルス信号の２つのパルス信号のパルス幅に加えて、UPパルス信号及びDNパルス信号の２つのパルス信号のパルス幅に基づいてパルス幅を増減させて生成される積分信号のパルス幅にも基づいて発振する、パルス幅制御発振器である。

本発明の第１１の観点は、入力されたパルス信号のパルス幅に基づいてパルス幅制御発振器を用いた発振方法であって、UPパルス信号及びDNパルス信号の２つのパルス信号のパルス幅に加えて、UPパルス信号及びDNパルス信号の２つのパルス信号のパルス幅に基づいてパルス幅を増減させて生成される積分信号のパルス幅にも基づいて発振させるステップを含む、発振方法である。

本発明の各観点によれば、新規のパルス幅制御のPLL回路等を提供することが可能となる。また、パルス幅制御発振器は、UPパルス信号及びDNパルス信号の情報が蓄積されて反映された積分信号のパルス幅に基づいて発振するため、位相オフセットを低減することが可能となる。

また、本発明の第２の観点によれば、図１６(b)に示すような従来のPWPLLにおいてPFDとPWCOとを直結してPWCOをフィードバックによりP制御すると共にI制御を行うこととなり、PLL回路のパルス幅制御におけるPI制御が可能となる。そのため、従来のP制御のみによるパルス幅制御と比較して、位相オフセットをさらに低減することが容易となる。

さらに、本発明の第３及び第４の観点によれば、UPパルス信号及びDNパルス信号に基づく積分信号のパルス幅の増減を具体的に実現することが可能となる。例えば、UPパルス信号によってパルス幅を減少させ、DNパルス信号によってパルス幅を増大させるといった、積分信号のパルス幅の制御が可能となる。

ここで、パルス幅積分器がインバータによるバッファチェーンを有する場合、プロセスの局所ばらつきによる各インバータの立ち上がり時間又は立ち下がり時間の不一致により、パルスがバッファチェーンを駆け巡る間にパルス幅が拡大又は縮小し、やがてパルスが消失してしまう（例えば、T. Izuka, J. Jeong, T. Nakura, M. Ikeda, K. Asada, “All-Digital On-Chip Monitor for PMOS and NMOS Process Variability Measurement Utilizaing Buffer Ring with Pulse Counter,” in Proc. of IEEE ESSCIRC, pp. 182-185, Sep., 2010を参照）。

そこで、本発明の第５の観点によれば、パルス幅を１つの信号ではなく、２つのパルス信号の立ち上がりエッジの時間差で表現する。そのため、プロセスの局所バラつきによって各パルス信号のパルス幅が多少変化したとしても、パルス幅積分器が出力すべきパルス幅の情報は、２つのパルス信号の時間差の情報として保持される。結果として、正確な積分動作を導入することが容易となる。

ここで、立ち上がりエッジ又は立ち下がりエッジを検出回路として、パルス幅を縮小させてしまう回路構成がありえる。この場合、パルス信号がバッファチェーンを駆け巡る間にパルス自体が消失してしまうおそれがある。

そこで、本発明の第６の観点によれば、パルス幅拡大器が、パルス幅積分器内を伝搬する２つのパルス信号のパルス幅を保持する。そのため、パルス幅積分器が立ち上がり検出回路又は立ち下がり検出回路をリング状に接続した構成の回路を有してもよい。このような構成であっても、パルス信号が縮んで消失することなく、パルスの伝搬を維持することが可能となる。

さらに、本発明の第７の観点によれば、リングを回る２つのパルス信号のうち、次に立ち上がり検出回路を通過するパルスが１つ目のパルス信号なのか２つ目のパルス信号なのかを区別することが可能となる。

例えば、リングを回る１つ目のパルス信号をDNパルス信号に基づいて加速すると共に、２つ目のパルス信号をUPパルス信号に基づいて加速することにより、２つのパルス信号の伝搬速度を独立に制御することが可能となる。このとき、UPパルス信号のパルス幅がDNパルス信号のパルス幅よりも長ければ、パルス幅積分器が出力する積分信号のパルス幅は短くなり、逆ならば長くなる。この点、UPパルス信号のパルス幅がDNパルス信号のパルス幅よりも長ければ、パルス幅積分器が出力する積分信号のパルス幅は長くなり、逆ならば短くなるとしてもよい。

さらに、本発明の第８の観点によれば、リングを回る２つのパルス信号の間隔を一定以上保つことが可能となる。これにより、２つのパルス信号の一方が他方に追いついてパルスが消失してしまう事態を予防できる。

本実施例に係るPWPLLの概要を示すブロック図である。 図１のPWPLLの開ループ伝達関数を示す図である。 本実施例に係るPWACCの概要を示すブロック図である。 図３のPWACCにおけるパルスの伝達を示すタイミングダイヤグラムである。 図３のPWACCにおける可変遅延ＮＡＮＤゲートの論理回路を示す図である。 図３のPWACCにおけるセルのタイミングダイヤグラムである。 本実施例に係るPWCOの概要を示すブロック図である。 TSTCの概要を示すブロック図である。 図８のTSTCのタイミングダイヤグラムである。 TSTCによるソフトサーモメタコードの生成例を示す図である。 UPパルス信号及びDNパルス信号を入力しないときのPWACCからの出力信号の推移を示す図である。 本実施例に係るPWPLLのリファレンス入力とフィードバックの位相が一致しているシミュレーション結果を示す図である。 リファレンス周波数をステップ状に切り替えた場合の過渡応答を示す図である。 図１３の場合におけるPWACCの出力信号の過渡応答を示す図である。 サーモメタコード及びソフトサーモメタコードを説明する図である。 従来のPLLの概要を示すブロック図である。

以下、図面を参照して、本発明を実施するための形態について説明する。なお、本発明の実施の形態は、以下の実施例に限定されるものではない。

図１を参照して、本実施例に係る位相同期ループ回路（PWPLL）（本願請求項における「位相同期ループ回路」の一例）について説明する。図１は、本実施例に係るPWPLL１の回路図である。

PWPLL１は、PFD３（本願請求項における「位相周波数比較器」の一例）と、パルス幅積分器（Pulse Width Accumulator, PWACC）５（本願請求項における「パルス幅積分器」の一例）と、PWCO１１（本願請求項における「パルス幅制御発振器」の一例）と、分周回路１３とを備える。

PWPLL１は、ロック時の位相差がゼロ（Type-II）のPLL回路とするために、図１に示すように、図１６(b)に示すType-IのPLL回路に加えて、タイムドメインでの積分を行うPWACC５を設けてPWCO１１をPI制御する。PWACC５は、その出力するパルスのパルス幅が２つの入力パルス（UPパルス信号（本願請求項における「UPパルス信号」の一例）及びDNパルス信号（本願請求項における「DNパルス信号」及び「パルス信号変換器」の一例））のパルス幅の差の積分値を表す積分信号（本願請求項における「積分信号」の一例）となるような回路である。その動作は、後に説明する。

PWCO１１は、この比例成分であるUPパルス信号及びDNパルス信号、並びに、積分成分であるPWACC５の出力パルスの計３つのパルスを入力とする。PWCOの発振周波数は、３つのパルス幅の線形和に比例するようになっている。この点も後述する。

PWCO１１からの出力は、周波数を１／Nに分周する分周回路１３を経てPFD３に入力される。分周された周波数がPFD３へのリファレンス入力にロックされるため、PWCO１１からの出力信号は、リファレンス入力のN倍の周波数を有することとなる。

PWPLL１のオープンループゲインH_open(s)は、次式のようになる。

ここで、PWCO１１の比例成分パルスに対すると積分成分に対するゲインをそれぞれK_PWCO-p[Hz/s]とK_PWCO-i[Hz/s]とし、PWACC５の積分変換ゲインをK_ACC、リファレンス周波数をf_ref[Hz]=1/T_ref[s]とした。

また、ダンピングファクタzは、次式のようになる。

図２に示すように、原点に２つのポールを持ち位相ロックを実現すると共に、比例成分がループゲインにゼロを作り出すことにより、位相補正をおこない安定なフィードバックが得られる。

続いて、図３を参照して、PWACC５について説明する。図３(a)は、PWACC５の概要を示すブロック図であり、図３(b)は、立ち上がり検出回路２５_ｋの概要を示すブロック図である。

PWACC５は、順に接続された初期化部２１と、セレクタ２３と、複数の立ち上がり検出回路２５_１，２５_２，...２５_ｎ−１，２５_ｎ（本願請求項における「立ち上がりエッジ検出回路」の一例。以下、「立ち上がり検出回路２５_ｋ」と表記することがある。複数の要素を有する他の回路部について同様とする。）と、ディレイフリップフロップ（D-FF）２７とを有する。初期化部２１に入力された信号は、セレクタ２３と、複数の立ち上がり検出回路２５_１，２５_２，...２５_ｎ−１，２５_ｎと、D-FF２７とを経て出力される。また、立ち上がり検出回路２５ｎの出力は、セレクタ２３にも入力されており、セレクタ２３と複数の立ち上がり検出回路２５_１，２５_２，...２５_ｎ−１，２５_ｎとがリング状に接続されている。さらに、各立ち上がり検出回路２５_ｋには、PFD３から出力されたUPパルス信号及びDNパルス信号も入力される。

PWACC５は、パルス幅の積分をタイムドメインでおこなう積分器である。また、PWACC５は、積分値を時間情報として内部で保持する。PWACC５では、２つの短いパルス（本願請求項における「２つのパルス信号」の一例）が同一のリング状を廻る構造になっており、その２つのパルスの時間差Tをタイムドメインの値として保持する。PWACC５の出力は、その２パルスをD-FF２７で分周して得た時間幅Tの繰り返しパルスである。

通常、インバータによるバッファチェーン上をパルスが駆け巡ると、プロセスの局所ばらつきによる各インバータの立ち上がり時間・立ち下がり時間の不一致により、パルス幅が拡大又は縮小して、やがてパルスは消失してしまう。

PWACC５ではこの問題を解決するため、図３(a)に示すように、信号の立ち上がりに反応してワンショットの短いパルスを出力する立ち上がり検出回路２５_ｋをリング状に並べている。これにより、パルスがリング内で拡大も縮小もせずに永久に廻り続けられる仕組みになっている。２つのパルスは同一のリング内を同じように廻り、同じ状態で立ち上がりや立ち下がりをする。そのため、リング内を伝搬する速さは同一であり、いくらトランジスタがばらついても２つのパルス間の時間差は保持される。

PWACC５では、この時間差が保たれた２つのパルスに対して、それぞれのパルスの伝搬速度を独立に外部から変化させる。これにより、２つのパルスの時間差を増減させて積分動作を行っている。

１つ目のパルスは、DNパルス信号が入力されている間だけ伝搬速度が速くなる。２つ目のパルスは、UPパルス信号が入力されている間だけ伝搬速度が速くなる。このため、UPパルス信号とDNパルス信号のパルス幅の差に比例して出力パルス幅Tが増減する。具体的には、UPパルス信号によってTが減少し、DNパルス信号によって増加する。

リングを構成する立ち上がり検出回路２５_ｋは、図３(b)に示すように、立ち上がりエッジ検出部３１と、バッファ部３３と、パルス幅拡大部３５（本願請求項における「パルス幅拡大器」の一例）と、バッファ部３７と、D-FF３９と、制御回路部４１と、セレクタ４３とが順に接続されている。バッファ部３７の出力は、立ち上がり検出回路２５_ｋの出力とも接続されている。

立ち上がりエッジ検出部３１は、インバータ部４５と、NANDゲート４７を有する。インバータ部４５は、立ち上がりエッジ検出部３１への入力を入力とし、直列に接続された奇数個のインバータからなる。NANDゲート４７は、入力の一方がインバータ部４５からの出力に接続され、入力の他方が立ち上がりエッジ検出部３１への入力に接続される。

バッファ部３３は、NANDゲート４７からの出力を入力とし、直列に接続された偶数個のNANDゲート４９_ｋを有する。NANDゲート４９_ｋは、入力の一方が電源に接続されており、入力の他方がNANDゲート４７又は他のNANDゲート４９_ｋ−１からの出力に接続されている。

パルス幅拡大部３５は、直列に接続された偶数個のインバータ５１_ｋと、NANDゲート５３とを有する。パルス幅拡大部３５は、NANDゲート４９からの出力を入力とし、偶数個のインバータ５１_ｋとNANDゲート５３とが順に直列に接続されている。

バッファ部３７は、NANDゲート５３からの出力を入力とし、直列に接続された偶数個のNANDゲート５５_ｋを有する。NANDゲート５５_ｋは、入力の一方が電源に接続されており、入力の他方がNANDゲート５３又は他のNANDゲート５５_ｋ−１からの出力に接続されている。

立ち上がり検出回路２５_ｎが有するD-FF３９_ｎからの出力は、D-FF３９_ｎの入力へとフィードバックされると共に、Q_nとして出力される。また、立ち上がり検出回路２５_ｎが有する制御回路部４１は、Q_nを入力とすると共に、立ち上がり検出回路２５_ｎ＋２が有するD-FF３９_ｎ＋２が出力したQ_ｎ＋２を入力とする。

セレクタ４３は、制御回路部４１からの出力、PFD３からのUPパルス信号及びDNパルス信号の３つの信号を入力とする。また、セレクタ４３は、NANDゲート４７、４９_ｋ、５３及び５５_ｋに対して、２つのパルス信号の伝搬を速くするFAST信号を伝達する。

図４は、立ち上がり検出回路のタイミングダイヤグラムである。

NANDゲートによる立ち上がりエッジ検出部３１は、入力信号の立ち上がりに対して短パルスを出力する。このNANDゲートを用いた立ち上がりエッジ検出部３１は、原理上、出力パルスが入力パルスよりも短くなってしまう。そのため、リング状につなげてもやがてパルスが縮み消失してしまう。そこで、パルス幅拡大部３５が挿入されており、これによりパルスの伝搬が維持される。

パルスの伝搬速度は、NANDゲート（本願請求項における「遅延回路」の一例）の遅延時間で決定される。そのため、積分動作をさせるために全てのNANDゲートは、図５に示すように、FAST信号で遅延時間を切り替えられるようになっている。すなわち、NANDゲートへの入力（A,B）=(H,H)のとき、出力Y=Lとなる。また、入力(A,B)がそれ以外の値の組合せの場合、出力Y=Hとなる。FAST信号をHとすると、遅延時間が小さくなる。

また、リングを廻る２つのパルスは、D-FF３９（本願請求項における「カウント回路」の一例）によってカウントされる。これにより、次に立ち上がり検出回路２５_ｋを通過するパルスが１つ目のパルスなのか２つ目のパルスなのかを区別している。もし次に通過するパルスが１つ目のパルスであれば、NANDゲートへのFAST信号は、DNパルス信号によってドライブされる。そうではなく２つ目のパルスであれば、FAST信号は、UPパルス信号によってドライブされる。

これにより、図６に示すように、リングを廻る２つのパルスの伝搬速度は独立にそれぞれUPパルス信号とDNパルス信号によって制御される。UPパルス信号のパルス幅がDNパルス信号のパルス幅より長ければPWACC５の出力パルス幅が短くなり、逆ならば長くなる。

リングを廻る２つのパルスが近づきすぎてしまうのを防ぐために、パルスが通過してからそのパルスが２段先に到達するまでの間は、次のパルスをFAST信号で加速しないように、制御回路部４１がセレクタ４３を制御する。

続いて、図７を参照して、パルス幅制御発振器（PWCO）１１について述べる。図７は、PWCO１１の概要を示すブロック図である。

PWCO１１は、PFD３から出力されたDNパルス信号が入力されるTSTC７１_１、PFD３から出力されたUPパルス信号が入力されるTSTC７１_２、PWACC５から出力された積分信号が入力されるTSTC７１_３、直列に接続された奇数個（２ｍ＋１個、ｍは自然数）のインバータ７３_ｋを有する。インバータ７３_２ｍ＋１の出力は、PWCO１１から出力されると共に、インバータ７３_１に入力されて、インバータ７３_ｋがリング状に接続されている。

１≦ｋ≦ｍに対して、インバータ７３_ｋとインバータ７３_ｋ＋１との間には、TSTC７１_１からの信号が１のときにＯＮされるトランジスタ７５_ｋとアースされたキャパシタ７７_ｋとが順に接続されている。また、ｍ＋１≦ｋ≦２ｍ＋１に対して、インバータ７３_ｋとインバータ７３_ｋ＋１との間には、TSTC７１_２からの信号が０のときにＯＮされるトランジスタ７９_ｋと電源に接続されたキャパシタ８１_ｋとが順に接続されている。さらに、１≦ｋ≦２ｍ＋１に対して、インバータ７３_ｋとインバータ７３_ｋ＋１との間には、TSTC７１_３からの信号が１のときにＯＮされるトランジスタ８３_ｋとアースされたキャパシタ８５_ｋとが順に接続されている。

PWCO１１では、まず入力されたパルスがそのパルス幅に比例したソフトサーモメタコード（STC）によって変換される。パルス幅は、１であるビットの数で表される。端数は、１と０の境界のビットがアナログ電圧値をとることによって表される。

続いて、図８及び図９を参照して、TSTC７１について述べる。図８は、TSTCの概要を示すブロック図である。図９は、TSTCのタイミングダイヤグラムである。

TSTC７１は、インバータ９１と、直列に接続された複数の信号生成回路９２_ｋ（１≦ｋ≦Ｎ）と、立ち下がり検出回路（FED）９３とを有する。インバータ９１は、TSTC７１への入力を入力とし、信号生成回路９２_１に出力する。信号生成回路９２_ｋは、インバータ９１の出力又は信号生成回路９２_ｋ−１の出力を入力とし、信号生成回路９２_ｋ＋１に出力する。また、信号生成回路９２_ｋは、ソフトサーモメタＳＴ_ｋをトランジスタ７５_ｋ、７９_ｋ又は８３_ｋに対して出力する。

信号生成回路９２は、バッファ９４と、インバータ９５と、スイッチ９６と、スイッチ９７と、アースされたキャパシタ９８とを有する。信号生成回路９２_ｋが有するバッファ９４_ｋは、バッファ９４_ｋ−１の出力を入力とし、バッファ９４_ｋ＋１に対して出力する。また、バッファ９４_ｋの出力は、インバータ９５_えに入力される。インバータ９５_ｋの出力は、スイッチ９６_ｋ及びスイッチ９７_ｋを経てソフトサーモメタＳＴ_ｋとして出力される。スイッチ９６は、ＴＳＴＣへの入力がＨのときにＯＮされる。スイッチ９７は、TSTC７１への入力を入力とするFED９３からの出力がＨのときにＯＮされる。キャパシタ９８は、スイッチ９６及びスイッチ９７の間に接続される。

TSTC７１にパルスが入力され、入力が０から１へ立ち上がると、立ち下がりステップがN段のバッファ列を伝搬していく。バッファが持つ遅延時間によって、入力パルスの立ち下がりエッジにおいてバッファ列の入力側k段は０となり残りの(N-k)段は１となる。

バッファの各段には、図８に示すように、”s”の記号で示される遅いインバータ９５が繋がっている。このため、キャパシタ９８によってインバータの出力V_cはゆっくりと立ち上がる。V_cは入力パルスの立ち下がりエッジにて出力STCとしてサンプリング及びホールドされる。このようにして、出力STCは、最初の(k-1)段が１であり、(k+1)段以降が０であり、境界のk段目が中間のアナログ電圧となる。

本実施例では、入力パルス幅が長ければ長いほど多くのキャパシタ９８が１にチャージされ、出力されるSTCはより多くのビットが1となる。なお、ここで用いられているキャパシタ９８はトランジスタ10個だけによる小さなMOSキャップであることを述べておく。

PWCO１１にはPFD３からのUPパルス信号及びDNパルス信号、並びに、PWACC５の出力パルス信号の計３つのパルス信号が入力される。PWCO１１では、それぞれの信号が３つのTSTC７１によりそれぞれ３つのSTCに変換される。

PWACC５からのパルスは、6bitのSTCに変換される。これに対して、UPパルス信号及びDNパルス信号は、PWPLL１がロック時には共にPFD３がデッドゾーンを回避するために出すとても短いパルスでしかないので、3bitのSTCに変換される。

各STCノードは、インバータ７３によるリングオシレータの負荷容量を可変するトランジスタ７５、７９又は８３に図７に示すように接続されている。

DNパルス信号又はPWACC５から出力された積分信号のパルス幅が増加すると、STCの１であるビットの数が増加する。その分、NMOSトランジスタをONさせ、リングオシレータの負荷容量を増やし、発振周波数を低下させる。一方、UPパルス信号のパルス幅が増加すると、PMOSトランジスタをOFFさせ、リングオシレータの負荷容量を減らし、発振周波数を上昇させる。

続いて、本実施例に係るPWPLL１のシミュレーション結果について述べる。回路は、0.18mmプロセスで設計し、hspiceによってトランジスタレベルのシミュレーションを行った。リファレンス周波数をf_ref=43.75[MHz]、分周比をN=32とし、1.4[GHz]の出力を得るPLLを設計した。1.8[V]の電源電圧のもとで7.2[mW]を消費する。

まず、PWACC５の動作について述べる。図１１は、UPパルス信号及びDNパルス信号のいずれも無入力時にPWACC５から出力される積分信号のパルス幅が保持される様子を示す図である。PWACC５の出力周期は、6.7[ns]である。パルスがリングを300周（2ms）しても出力パルス幅の変動が2[ps]以下であり、パルス幅を精度よく保持できていることが分かる。

設計したPWPLL１のループ特性について、シミュレーションにおいて、PWCO１１のゲインをK_PWCO-p=20[MHz/ns]、K_PWCO-i=55[MHz/ns]とし、PWACC５のゲインをK_ACC=0.044とした。このときのダンピングファクタは、式(3)よりz=0.8であり、ループ帯域幅は2.4[MHz]である。

図１２に、シミュレーションされたPWPLL１のリファレンス入力クロックと分周されたフィードバッククロックの波形を示す。横軸が経過時間[ms]を表し、縦軸が出力電圧[V]を表す。期待通り、位相オフセットなくロックしている。

図１３に、リファレンス周波数をステップ状に切り替えることにより出力周波数を1.4[GHz]から1.45[GHz]に変化させたときの出力周波数の過渡応答を示す。横軸が経過時間[ms]を表し、縦軸が出力周波数[GHz]を示す。図１４は、そのときのPWACC５の出力パルス幅の時間変化の様子である。横軸が経過時間[ms]を表し、縦軸が出力パルス幅[ns]を示す。

ロックが外れてからリファレンスロック周期にて４０サイクル程度で再びロックされている。大きなオーバーシュートが見られるのは、大きな位相の変動によりPWCO１１の比例成分のSTCが飽和し、K_PWCO-pが低下したことにより発生したものと考えられる。

本実施例において、チャージポンプやRCのローパスフィルタを用いない、パルス幅によって制御されたType-IIのPWPLLについて述べた。また、パルス幅制御発振器とパルス幅積分器を用いたタイムドメインのアナログ信号処理によって安定なゼロオフセットのPWPLLが構成できることをhspiceシミュレーション上で示した。

なお、本実施例においてPWACC５は、複数の立ち上がり検出回路２５ｋを有するとしたが、代わりに複数の立ち下がり検出回路（本願請求項における「立ち下がりエッジ検出回路」の一例）を有する構成であってもよい。

１・・・PWPLL、３・・・PFD、５・・・PWACC、１１・・・PWCO、２５・・・立ち上がり検出回路、３１・・・立ち上がりエッジ検出部、３３・・・バッファ部、３５・・・パルス幅拡大部、３７・・・バッファ部、３９・・・D-FF、４１・・・制御回路部、４３・・・セレクタ、７１・・・TSTC

本発明は、位相同期ループ回路及び発振方法に関し、特に、入力パルス信号のパルス幅に基づいて制御される位相同期ループ回路等に関する。

立ち上がり検出回路２５ _Ｎ が有するD-FF３９ _Ｎ からの出力は、D-FF３９ _Ｎ の入力へとフィードバックされると共に、Q _Ｎ として出力される。また、立ち上がり検出回路２５ _Ｎ が有する制御回路部４１ _Ｎ は、Q _Ｎ を入力とすると共に、立ち上がり検出回路２５ _Ｎ＋２が有するD-FF３９ _Ｎ＋２が出力したQ _Ｎ＋２を入力とする。

Claims (11)

1. 入力パルス信号のパルス幅に基づいて制御される位相同期ループ回路であって、
   入力された信号のパルス幅に基づいて発振するパルス幅制御発振器と、
   前記入力パルス信号と前記パルス幅制御発振器からの出力信号との位相差に基づいてUPパルス信号及び／又はDNパルス信号を出力する位相周波数比較器と、
   前記UPパルス信号及び前記DNパルス信号に基づいてパルス信号である積分信号を生成するパルス幅積分器とを備え、
   前記パルス幅制御発振器は、前記積分信号のパルス幅に基づいて発振する、位相同期ループ回路。
2. 前記パルス幅制御発振器は、前記積分信号のパルス幅に加えて、前記UPパルス信号及び前記DNパルス信号の少なくともいずれか一方の信号のパルス幅にも基づいて発振する、請求項１記載の位相同期ループ回路。
3. 前記パルス幅積分器は、前記UPパルス信号及び前記DNパルス信号により独立に制御される２つのパルス信号の時間差に基づいて前記積分信号を生成する、請求項１又は２記載の位相同期ループ回路。
4. 前記２つのパルス信号のそれぞれを遅延させる遅延回路をさらに備える、請求項３記載の位相同期ループ回路。
5. 前記パルス幅積分器は、入力された信号の立ち上がりエッジに反応してパルス信号を出力する立ち上がりエッジ検出回路をリング状に接続した回路、又は、入力された信号の立ち下がりエッジに反応してパルス信号を出力する立ち下がりエッジ検出回路をリング状に接続した回路を有する、請求項３又は４記載の位相同期ループ回路。
6. 前記立ち上がりエッジ検出回路又は前記立ち下がりエッジ検出回路は、入力された信号のパルス幅を拡大するパルス幅拡大器を有する、請求項５記載の位相同期ループ回路。
7. 前記立ち上がりエッジ検出回路をリング状に接続した回路を前記２つのパルス信号が通過した回数又は前記立ち下がりエッジ検出回路をリング状に接続した回路を前記２つのパルス信号が通過した回数をカウントするカウント回路をさらに備える、請求項５又は６記載の位相同期ループ回路。
8. 前記遅延回路は、前記２つのパルス信号のうちのいずれか一方の信号がk段（kは自然数）先の前記立ち上がりエッジ検出回路又は前記立ち下がりエッジ検出回路に到達したことを条件として遅延時間を短縮する、請求項４記載の位相同期ループ回路。
9. 第１パルス信号及び第２パルス信号の２つのパルス信号のパルス幅に基づいてパルス信号である積分信号を複数生成するパルス信号変換器であって、
   前記第１パルス信号のパルス幅が前記第２パルス信号のパルス幅よりも長い場合には、前記積分信号のパルス幅を前回生成した積分信号のパルス幅よりも縮小して生成し、
   前記第１パルス信号のパルス幅が前記第２パルス信号のパルス幅よりも短い場合には、前記積分信号のパルス幅を前回生成した積分信号のパルス幅よりも増大させて生成する、パルス信号変換器。
10. 入力されたパルス信号のパルス幅に基づいて発振するパルス幅制御発振器であって、
    UPパルス信号及びDNパルス信号の２つのパルス信号のパルス幅に加えて、UPパルス信号及びDNパルス信号の２つのパルス信号のパルス幅に基づいてパルス幅を増減させて生成される積分信号のパルス幅にも基づいて発振する、パルス幅制御発振器。
11. 入力されたパルス信号のパルス幅に基づいてパルス幅制御発振器を用いた発振方法であって、
    UPパルス信号及びDNパルス信号の２つのパルス信号のパルス幅に加えて、UPパルス信号及びDNパルス信号の２つのパルス信号のパルス幅に基づいてパルス幅を増減させて生成される積分信号のパルス幅にも基づいて発振させるステップを含む、発振方法。