CN109565282B - 注入锁定型pll电路 - Google Patents

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Abstract

一种注入锁定型PLL电路，能够容易地进行相位控制。PFD(2)输出基于参照信号(RCK)和反馈信号(FB)的相位差或者频率差的检测信号，充电泵电路(3)基于该检测信号输出脉冲信号，环路滤波器(4)基于该脉冲信号输出控制电压。VCO(5)包含由多个延迟元件部(5a1～5a3)串联连接为环状而成的环形振荡器，上述延迟元件部包含并联连接的多个延迟元件(例如，逆变器电路(5b1、5c1))，通过基于控制电压控制环形振荡器的输出信号(X)的频率，并且基于上述的检测信号控制多个延迟元件中进行动作的个数，来控制环形振荡器的输出信号(X)的相位。分频电路(6)通过对上述的输出信号(X)进行分频生成反馈信号(FB)，并输出反馈信号(FB)。

Description

注入锁定型PLL电路
技术领域
本发明涉及注入锁定型PLL电路。
背景技术
作为PLL(Phase Lock Loop：锁相环)电路之一，具有注入锁定型PLL电路。注入锁定型PLL电路的电压控制振荡电路除了频率控制功能以外，还具备相位控制功能。向电压控制振荡电路供给控制电压，该控制电压由充电泵和环路滤波器基于表示参照信号与反馈信号的相位差或者频率差的信号生成。而且，基于该控制电压控制电压控制振荡电路的输出信号的频率。另外，向电压控制振荡电路供给基于参照信号(例如，规定的频率的时钟信号)的注入信号，并以与参照信号同步的方式进行输出信号的相位控制。
此外，在作为注入信号基于参照信号生成脉冲信号时，若使用延迟电路，则脉冲宽度容易受到电源电压、工艺偏差等的影响，而难以获得最佳的脉冲宽度。因此，以往，提出了作为注入信号，代替脉冲信号，使用参照信号的边缘的方法。
专利文献1:日本特开平7－95057号公报
专利文献2:日本特开2009－177297号公报
专利文献3:日本专利第3268216号公报
专利文献4:日本特开2009－117894号公报
专利文献5:日本特开平5－315899号公报
非专利文献1:W.Deng,D.Yang,A.Narayanan,K.Nakata,T.Siriburanon,K.Okada,and A.Matsuzawa,"A 0.048-mm2 3-mW Synthesizable Fractional-N PLL with a SoftInjection-Locking Technique",IEEE International Solid-State CircuitsConference(ISSCC),2015.
但是，在以往的注入锁定型PLL电路中，电压控制振荡电路若在输出信号的频率充分收敛之前注入，则频率的收敛本身变得困难。因此，必须作为用于相位控制的初始化处理进行判定输出信号的频率的收敛的控制等，而相位控制很困难。
发明内容
根据发明的一个观点，提供一种注入锁定型PLL电路，具有：相位频率比较电路，输出基于参照信号与反馈信号的相位差或者频率差的检测信号；充电泵电路，基于上述检测信号输出脉冲信号；环路滤波器，基于上述脉冲信号输出控制电压；电压控制振荡电路，包含由多个延迟元件部串联连接为环状而成的环形振荡器，上述延迟元件部包含并联连接的多个延迟元件，通过基于上述控制电压控制上述环形振荡器的输出信号的频率，并且基于上述检测信号控制上述多个延迟元件中进行动作的个数，来控制上述输出信号的相位；以及分频电路，通过对上述输出信号进行分频生成上述反馈信号，并输出上述反馈信号。
根据公开的注入锁定型PLL电路，能够容易地进行相位控制。
本发明的上述以及其它目的、特征以及优点通过与表示作为本发明的例子优选的实施方式的附图相关的以下的说明而变得清楚。
附图说明
图1是表示第一实施方式的注入锁定型PLL电路的一个例子的图。
图2是表示发生相位延迟时的VCO的输出相位的调整例的图。
图3是表示发生相位提前时的VCO的输出相位的调整例的图。
图4是表示第二实施方式的注入锁定型PLL电路的一个例子的图。
图5是表示第二实施方式的注入锁定型PLL电路的VCO的一个例子的图。
图6是表示PFD的一个例子的图。
图7是表示反馈信号FB的相位相对于参照信号RCK的相位延迟时输出的信号UP、DN的一个例子的时序图。
图8是表示反馈信号FB的相位相对于参照信号RCK的相位提前时输出的信号UP、DN的一个例子的时序图。
图9是表示短期间增加逆变器电路的动作数时的开关的动作例的图。
图10是表示短期间减少逆变器电路的动作数时的开关的动作例的图。
图11是表示VCO的另一例子的图(其1)。
图12是表示VCO的另一例子的图(其2)。
图13是表示VCO的另一例子的图(其3)。
图14是表示具有电容器的VCO的输出信号的相位的变化的一个例子的时序图。
图15是表示过冲的一个例子的图。
图16是表示频率过冲抑制电路的一个例子的图。
图17是表示频率过冲抑制电路的各部的信号和VCO的输出信号的频率的一个例子的情况的图。
具体实施方式
以下，参照附图对用于实施发明的方式进行说明。
(第一实施方式)
图1是表示第一实施方式的注入锁定型PLL电路的一个例子的图。
注入锁定型PLL电路1具有相位频率比较电路(以下，称为PFD)2、充电泵电路3、环路滤波器4、电压控制振荡电路(以下，称为VCO)5、以及分频电路6。
PFD2输出基于参照信号RCK与反馈信号FB的相位差或者频率差的检测信号。检测信号包含信号UP以及信号DN。例如，在反馈信号FB的相位比参照信号RCK的相位延迟时，PFD2将信号UP的逻辑电平设为H(High)电平，并将信号DN的逻辑电平设为L(Low)。另外，在反馈信号FB的频率低于参照信号RCK的频率时，信号DN的逻辑电平成为高电平的次数多于成为低电平的次数。在反馈信号FB的频率高于参照信号RCK的频率时，信号DN的逻辑电平成为低电平的次数多于成为高电平的次数。
充电泵电路3基于由PFD2输出的检测信号输出脉冲信号(电流脉冲)。例如，若信号UP的逻辑电平为高电平且信号DN的逻辑电平为低电平，则输出正的脉冲信号，若信号UP的逻辑电平为低电平且信号DN的逻辑电平为高电平，则输出负的脉冲信号。
环路滤波器4基于脉冲信号生成控制电压，并输出。环路滤波器4具有电容器4a，存储充电泵电路3输出的脉冲信号并生成控制电压，并输出。电容器4a的一端与连结充电泵电路3的输出端子和VCO5的输入端子的布线连接，电容器4a的另一端接地。
VCO5基于控制电压控制输出信号X的频率，并且基于由PFD2输出的检测信号控制输出信号X的相位。换句话说，向VCO5，作为用于相位控制的注入信号，代替参照信号RCK，注入由PFD2输出的检测信号。
在VCO5中，例如，如图1所示，延迟元件部5a1、5a2、5a3以串联的方式连接成环状，作为环形振荡器发挥作用。在图1的例子中，延迟元件部5a1除了作为并联连接的延迟元件的逆变器电路5b1、5c1以外，还包含开关5d1、5e1。另外，延迟元件部5a2除了并联连接的逆变器电路5b2、5c2以外，还包含开关5d2、5e2。另外，延迟元件部5a3除了并联连接的逆变器电路5b3、5c3以外，还包含开关5d3、5e3。
开关5d1～5d3、5e1～5e3基于由PFD2输出的检测信号(信号UP、信号DN)，控制逆变器电路5b1～5b3、5c1～5c3中动作的个数(以下，称为动作数)，从而控制输出信号X的相位。
在信号UP、DN的逻辑电平为低电平时，开关5d1～5d3成为接通状态，开关5e1～5e3成为断开状态。由此，逆变器电路5b1～5b3成为动作状态，逆变器电路5c1～5c3成为非动作状态。
另外，在信号UP的逻辑电平为高电平，信号DN的逻辑电平为低电平时，开关5d1～5d3、5e1～5e3全部成为接通状态。由此，逆变器电路5b1～5b3、5c1～5c3全部成为动作状态。此时，输出信号X的频率成为开关5d1～5d3为接通状态且开关5e1～5e3为断开状态时的频率的2倍。
另外，在信号UP的逻辑电平为低电平、且信号DN的逻辑电平为高电平时，开关5d1～5d3、5e1～5e3全部成为断开状态，逆变器电路5b1～5b3、5c1～5c3全部成为非动作状态。此时，输出信号X的频率为0Hz。
以下，将开关5d1～5d3为接通状态且开关5e1～5e3为断开状态时的VCO5的状态称为状态a，将开关5d1～5d3、5e1～5e3全部为接通状态时的VCO5的状态称为状态b。另外，将开关5d1～5d3、5e1～5e3全部为断开状态时的VCO5的状态称为状态c。
分频电路6通过对输出信号X进行分频生成反馈信号FB，并输出反馈信号FB。例如，分频电路6对输出信号X进行N分频。由此，得到参照信号RCK的频率的N倍的频率的输出信号X。
以下，对第一实施方式的注入锁定型PLL电路1的动作例进行说明。
图2是表示发生相位延迟时的VCO的输出相位的调整例的图。
在图2中，示出了发生如反馈信号FB相对于参照信号RCK的相位差为－θ的相位延迟的例子。此时，VCO5的输出相位(输出信号X的相位)相对于参照信号RCK的相位延迟θ。
图1所示的PFD2在像这样发生相位延迟时，在一定期间，将信号UP的逻辑电平从低电平变为高电平，并将信号DN的逻辑电平维持在低电平。此时，VCO5的状态从状态a迁移至状态b，输出信号X的频率成为2倍。由此，在θ/2π周期后，参照信号RCK的相位变化θ，相对于此输出信号X的相位变化2θ，且两者一致。之后，基于PFD2输出的检测信号，VCO5的状态返回到状态a。
图3是表示发生相位提前时的VCO的输出相位的调整例的图。
在图3中，示出了发生如参照信号RCK相对于反馈信号FB的相位差为+θ的相位提前的例子。此时，VCO5的输出相位(输出信号X的相位)相对于参照信号RCK的相位提前θ。
图1所示的PFD2在像这样发生相位提前时，在一定期间，将信号UP的逻辑电平维持在低电平，并将信号DN的逻辑电平从低电平变为高电平。此时，VCO5的状态从状态a迁移至状态c，且输出信号X的频率为0。由此，在θ/2π周期后，参照信号RCK的相位变化θ，相对于此输出信号X的相位未发生变化，所以两者一致。之后，基于PFD2输出的检测信号，VCO5的状态返回到状态a。
如以上那样，在VCO5中，进行基于检测信号的输出信号X的相位控制。另一方面，虽然省略图示，但VCO5基于从环路滤波器4供给的控制电压，进行输出信号X的频率控制。若信号UP的逻辑电平为高电平，且信号DN的逻辑电平为低电平的频率增多，则正的脉冲信号的发生频率增加，控制电压增大。若控制电压增大，则VCO5增大延迟元件部5a1～5a3的驱动电流，并减小延迟元件部5a1～5a3中的延迟时间。由此，输出信号X的频率升高。若信号UP的逻辑电平为低电平，且信号DN的逻辑电平为高电平的频率增多，则负的脉冲信号的发生频率增加，控制电压减小。若控制电压减小，则VCO5减小延迟元件部5a1～5a3的驱动电流，并增大延迟元件部5a1～5a3中的延迟时间。由此，输出信号X的频率降低。
在如上述那样的注入锁定型PLL电路1中，作为VCO5的注入信号，代替参照信号RCK利用由PFD2输出的检测信号进行输出信号X的相位控制。由此，无需在作为注入信号使用参照信号RCK的情况下进行的频率的收敛判定等初始化处理而能够容易地进行相位控制。
另外，由于通过VCO5进行基于检测信号的相位控制，所以即使不增大器件尺寸并增大VCO5的驱动电流减小VCO5的相位噪声，也能够减小相位抖动。因此，能够实现低消耗电力且小面积的注入锁定型PLL电路1。
(第二实施方式)
图4是表示第二实施方式的注入锁定型PLL电路的一个例子的图。在图4中，对于与图1所示的要素相同的要素标注相同附图标记。
第二实施方式的注入锁定型PLL电路1a具有以下所示的VCO10。
图5是表示第二实施方式的注入锁定型PLL电路的VCO的一个例子的图。
VCO10具有n个延迟元件部11a1、11a2、…、11an、以及开关部12、13。
多个延迟元件部11a1～11an串联连接成环状，以向第一级的延迟元件部11a1输入最后一级的延迟元件部11an的输出信号X，作为环形振荡器发挥作用。以下，作为延迟元件示出使用逆变器电路的延迟元件部11a1～11an。在该情况下，n为奇数，以在环形振荡器中进行振荡动作。此外，也可以对其它的多个延迟元件(例如，差分放大器)进行连接来构建环形振荡器。
在第二实施方式的VCO10的例子中，延迟元件部11a1～11an分别具有并联连接的3个逆变器电路。延迟元件部11a1具有p沟道型MOSFET(Metal-Oxide Semiconductor FieldEffect Transistor：金属氧化物半导体场效应晶体管)(以下，省略为pMOS)20a1、20b1、20c1、以及n沟道型MOSFET(以下，省略为nMOS)21a1、21b1、21c1。而且，通过pMOS20a1与nMOS21a1的组合、pMOS20b1与nMOS21b1的组合、pMOS20c1与nMOS21c1的组合来实现3个逆变器电路。
同样地，延迟元件部11a2具有pMOS20a2、20b2、20c2、以及nMOS21a2、21b2、21c2。而且，通过pMOS20a2与nMOS21a2的组合、pMOS20b2与nMOS21b2的组合、pMOS20c2与nMOS21c2的组合，来实现3个逆变器电路。另外，延迟元件部11an具有pMOS20an、20bn、20cn、以及nMOS21an、21bn、21cn。而且，通过pMOS20an与nMOS21an的组合、pMOS20bn与nMOS21bn的组合、pMOS20cn与nMOS21cn的组合，来实现3个逆变器电路。
pMOS20a1～20an、20b1～20bn、20c1～20cn的源极(相当于逆变器电路的电源端子)与开关部13连接。pMOS20a1～20an、20b1～20bn、20c1～20cn以及nMOS21a1～21an、21b1～21bn、21c1～21cn的漏极(逆变器电路的输出端子)与后一级的3个逆变器电路的输入端子连接。例如，pMOS20a1、20b1、20c1的漏极与延迟元件部11a2的3个逆变器电路的输入端子亦即pMOS20a2、20b2、20c2以及nMOS21a2、21b2、21c2的栅极连接。nMOS21a1～21an、21b1～21bn、21c1～21cn的源极(相当于逆变器电路的接地端子)与开关部12连接。
开关部12具有nMOS22、23、24、25、26、27、28、29。
nMOS22设置于向由pMOS20a1～20an、nMOS21a1～21an构成的n个逆变器电路供给基于电源电压Vdd的电流的电流路径，并基于Vcntl控制该电流的大小。nMOS23设置于向由pMOS20b1～20bn、nMOS21b1～21bn构成的n个逆变器电路供给基于电源电压Vdd的电流的电流路径，并基于控制电压Vcntl控制该电流的大小。nMOS24设置于由pMOS20c1～20cn、nMOS21c1～21cn构成的n个逆变器电路供给基于电源电压Vdd的电流的电流路径，并基于控制电压Vcntl来控制该电流的大小。
向nMOS22～24的栅极，从环路滤波器4供给控制电压Vcntl。nMOS22～24的源极接地。nMOS22的漏极与nMOS25的源极连接。nMOS23的漏极与nMOS27、28的源极连接。nMOS24的漏极与nMOS29的源极连接。
nMOS25、26设置于向由pMOS20a1～20an、nMOS21a1～21an构成的n个逆变器电路供给基于电源电压Vdd的电流的电流路径。nMOS27、28设置于向由pMOS20b1～20bn、nMOS21b1～21bn构成的n个逆变器电路供给基于电源电压Vdd的电流的电流路径。nMOS29设置于向由pMOS20c1～20cn、nMOS21c1～21cn构成的n个逆变器电路供给基于电源电压Vdd的电流的电流路径。
向nMOS25、27的栅极，供给将信号DN的逻辑电平反转而成的信号DNX。nMOS25的漏极与nMOS26的源极连接，nMOS27的漏极与延迟元件部11a1～11an的nMOS21b1～21bn的源极连接。向nMOS26、28的栅极供给信号UP。nMOS26的漏极与延迟元件部11a1～11an的nMOS21a1～21an的源极连接。nMOS28的漏极与延迟元件部11a1～11an的nMOS21b1～21bn的源极连接。
向nMOS29的栅极供给电源电压Vdd。nMOS29的漏极与延迟元件部11a1～11an的nMOS21c1～21cn的源极连接。
像这样，nMOS25、26串联连接，nMOS25通过信号DNX来控制，nMOS26通过信号UP来控制。另外，nMOS27、28并联连接，nMOS27通过信号DNX来控制，nMOS28通过信号UP来控制。
nMOS25、26作为基于信号DNX、UP，向由pMOS20a1～20an、nMOS21a1～21an构成的n个逆变器电路供给或切断基于电源电压Vdd的电流的开关发挥作用。通过该功能，由pMOS20a1～20an、nMOS21a1～21an构成的n个逆变器电路成为动作状态或者非动作状态。nMOS27、28作为基于信号DNX、UP，向由pMOS20b1～20bn、nMOS21b1～21bn构成的n个逆变器电路供给或切断基于源电压Vdd的电流的开关发挥作用。通过该功能，由pMOS20b1～20bn、nMOS21b1～21bn构成的n个逆变器电路成为动作状态或者非动作状态。
开关部13具有pMOS30、31、32、33、34。
pMOS30、31设置于向由pMOS20a1～20an、nMOS21a1～21an构成的n个逆变器电路供给基于电源电压Vdd的电流的电流路径。pMOS32、33设置于向由pMOS20b1～20bn、nMOS21b1～21bn构成的n个逆变器电路供给基于电源电压Vdd的电流的电流路径。pMOS34设置于向由pMOS20c1～20cn、nMOS21c1～21cn构成的n个逆变器电路供给基于电源电压Vdd的电流的电流路径。
向pMOS30、33的栅极供给信号DN。pMOS30的漏极与pMOS20a1～20an的源极连接。pMOS30的源极与pMOS31的漏极连接。向pMOS31、32的栅极供给将信号UP的逻辑电平反转而成的信号UPX。pMOS32、33的漏极与pMOS20b1～20bn的源极连接。pMOS34的栅极接地。另外，pMOS34的漏极与pMOS20c1～20cn的源极连接。向pMOS31～34的源极供给电源电压Vdd。
像这样，pMOS30、31串联连接，pMOS30由信号DN来控制，pMOS31由信号UPX来控制。另外，pMOS32、33并联连接，pMOS32由信号UPX来控制，pMOS33由信号DN来控制。
pMOS30、31作为基于信号DN、UPX，向由pMOS20a1～20an、nMOS21a1～21an构成的n个逆变器电路供给或切断基于电源电压Vdd的电流的开关发挥作用。通过该功能，由pMOS20a1～20an、nMOS21a1～21an构成的n个逆变器电路成为动作状态或者非动作状态。pMOS32、33作为基于信号UPX、DN，向由pMOS20b1～20bn、nMOS21b1～21bn构成的n个逆变器电路供给或切断基于电源电压Vdd的电流的开关发挥作用。通过该功能，由pMOS20b1～20bn、nMOS21b1～21bn构成的n个逆变器电路成为动作状态或者非动作状态。
这样的开关部12、13实现与图1所示的开关5d1～5d3、5e1～5e3相同的功能。
但是，在第二实施方式的注入锁定型PLL电路1a的VCO10中，开关部12的nMOS29、开关部13的pMOS34在供给了电源电压Vdd时，成为导通状态。因此，向pMOS20c1～20cn的源极供给电源电压Vdd，nMOS21c1～21cn的源极经由nMOS24、29接地。由此，延迟元件部11a1～11an的每一个所包含的3个逆变器电路中的至少一个不管信号UP、DN如何，都成为动作状态。因此，在VCO10中，不管信号UP、DN如何，都维持振荡状态。
在信号UP、DN的逻辑电平为低电平时，在开关部12中，nMOS25、27成为导通状态，nMOS26、28成为截止状态。另外，在开关部13中，pMOS30、33成为导通状态，pMOS31、32成为截止状态。因此，向pMOS20b1～20bn的源极供给电源电压Vdd，nMOS20b1～20bn的源极经由nMOS23、27接地。由此，延迟元件部11a1～11an的每一个所包含的3个逆变器电路中的2个成为动作状态。
在信号UP的逻辑电平为低电平，且信号DN的逻辑电平为高电平时，在开关部12中，nMOS25～28成为截止状态。另外，在开关部13中，pMOS30～33成为截止状态。因此，不向pMOS20a1～20an、20b1～20bn的源极供给电源电压Vdd。由此，延迟元件部11a1～11an的每一个所包含的3个逆变器电路中的2个成为非动作状态。
在信号UP的逻辑电平为高电平，且信号DN的逻辑电平为低电平时，在开关部12中，nMOS25～28成为导通状态。另外，在开关部13中，pMOS30～33成为导通状态。因此，向pMOS20a1～20an、20b1～20bn的源极供给电源电压Vdd，nMOS20a1～20an、20b1～20bn的源极经由nMOS23、27、28接地。由此，延迟元件部11a1～11an的每一个所包含的3个逆变器电路全部成为动作状态。
在信号UP、DN的逻辑电平为高电平时，在开关部12中，nMOS26、28成为导通状态，nMOS25、27成为截止状态。另外，在开关部13中，pMOS31、32成为导通状态，pMOS30、33成为截止状态。因此，pMOS20b1～20bn的源极被供给电源电压Vdd，nMOS20b1～20bn的源极经由nMOS23、28接地。由此，延迟元件部11a1～11an的每一个所包含的3个逆变器电路中的2个成为动作状态。
以下，将信号UP、DN的逻辑电平为低电平时的VCO10的状态称为状态A，将信号UP的逻辑电平为低电平且信号DN的逻辑电平为高电平时的VCO10的状态称为状态B。另外，将信号UP的逻辑电平为高电平且信号DN的逻辑电平为低电平时的VCO10的状态称为状态C，将信号UP、DN的逻辑电平为高电平时的VCO10的状态称为状态D。
在延迟元件部11a1～11an的每一个中，若逆变器电路的动作数增加，则延迟元件部11a1～11an的每一个的驱动能力增加，所以VCO10的输出信号X的频率(VCO10的振荡频率)升高。
在延迟元件部11a1～11an的每一个中，一个逆变器电路动作的状态B时的输出信号X的频率为2个逆变器电路动作的状态A、D时的频率的0.5倍。另外，在延迟元件部11a1～11an的每一个中，3个逆变器电路动作的状态C时的输出信号X的频率为2个逆变器电路动作的状态A、D时的频率的1.5倍。
在第二实施方式的注入锁定型PLL电路1a中，根据参照信号RCK与反馈信号FB的相位差切换状态A～D，从而进行VCO10的输出信号X的相位控制。
另外，根据控制电压Vcntl进行输出信号X的频率控制。在反馈信号FB的频率低于参照信号RCK的频率时，信号UP的逻辑电平为高电平且信号DN的逻辑电平为低电平的频率增加。此时，控制电压Vcntl增大，开关部12的nMOS22～24的漏极电流增加，延迟元件部11a1～11an的驱动电流增加，从而延迟时间减小，输出信号X的频率升高。在反馈信号FB的频率高于参照信号RCK的频率时，信号UP的逻辑电平为低电平且信号DN的逻辑电平为高电平的频率增加。此时，控制电压Vcntl减小，开关部12的nMOS22～24的漏极电流减少，延迟元件部11a1～11an的驱动电流减少，从而延迟时间增大，输出信号X的频率降低。
以下，示出输出如上述那样的信号UP、DN的PFD2的例子。
(PFD2的一个例子)
图6是表示PFD的一个例子的图。
PFD2具有触发器40、41、AND电路42、延迟电路43。
向触发器40、41的数据输入端子(记作“D”)供给电源电压Vdd。另外，向触发器40的时钟端子(记作“CK”)供给参照信号RCK，向触发器41的时钟端子供给反馈信号FB。从触发器40的输出端子(记作“Q”)输出信号UP，从触发器41的输出端子输出信号DN。
若参照信号RCK的逻辑电平从低电平上升到高电平，则触发器40输出逻辑电平为高电平的输出信号。若反馈信号FB的逻辑电平从低电平上升为高电平，则触发器41输出逻辑电平为高电平的输出信号。另外，若延迟电路43的输出信号的逻辑电平为高电平，则触发器40、41复位到低电平。
AND电路42输出信号UP和信号DN的逻辑积。
延迟电路43使AND电路42的输出信号延迟规定时间。
此外，PFD2为了生成上述的信号UPX、DNX，也可以具有使信号UP、DN的逻辑电平反转的2个逆变器电路。这样的2个逆变器电路也可以设置于VCO10。
图7是表示反馈信号FB的相位相对于参照信号RCK的相位延迟时输出的信号UP、DN的一个例子的时序图。
在图7中，示出了反馈信号FB的相位相对于参照信号RCK的相位延迟了相位差Φa的例子。
在参照信号RCK、反馈信号FB、信号UP、DN的逻辑电平为低电平的状态下，若参照信号RCK的逻辑电平上升为高电平(时刻t1)，则从触发器40的输出端子输出的信号UP的逻辑电平为高电平。此时，由于从触发器41的输出端子输出的信号DN的逻辑电平保持低电平，所以AND电路42的输出信号的逻辑电平保持低电平。
若反馈信号FB的逻辑电平上升为高电平(时刻t2)，则从触发器41的输出端子输出的信号DN的逻辑电平成为高电平。由此，AND电路42的输出信号的逻辑电平成为高电平，延迟电路43的输出信号的逻辑电平也在规定时间后成为高电平。若延迟电路43的输出信号的逻辑电平成为高电平，则从触发器40、41的输出端子输出的输出信号的逻辑电平复位到低电平(时刻t3)。
图8是表示反馈信号FB的相位相对于参照信号RCK的相位提前时输出的信号UP、DN的一个例子的时序图。
在图8中，示出了反馈信号FB的相位相对于参照信号RCK的相位提前相位差Φb的例子。
在参照信号RCK、反馈信号FB、信号UP、DN的逻辑电平为低电平的状态下，若反馈信号FB的逻辑电平上升为高电平(时刻t4)，则从触发器41的输出端子输出的信号DN的逻辑电平成为高电平。此时，由于从触发器40的输出端子输出的信号UP的逻辑电平保持低电平，所以AND电路42的输出信号的逻辑电平保持低电平。
若参照信号RCK的逻辑电平上升为高电平(时刻t5)，则从触发器40的输出端子输出的信号UP的逻辑电平成为高电平。由此，AND电路42的输出信号的逻辑电平成为高电平，延迟电路43的输出信号的逻辑电平也在规定时间后成为高电平。若延迟电路43的输出信号的逻辑电平成为高电平，则从触发器40、41的输出端子输出的输出信号的逻辑电平复位到低电平(时刻t6)。
在图7、图8中，参照信号RCK与反馈信号FB的相位差越小，时刻t1～t2的期间、时刻t4～t5的期间越短。
上述的开关部12、13能够在这样短的期间内，准确地切换逆变器电路的动作数并进行准确的相位控制。
开关部12、13的nMOS25、26、pMOS30、31分别被用作用于仅以与相位差Φa对应的时刻t1～t2的时间，使延迟元件部11a1～11an的每一个中的逆变器电路的动作数增加一个的开关。
开关部12、13的nMOS27、28、pMOS32、33分别被用作用于仅以与相位差Φb对应的时刻t4～t5的时间，使延迟元件部11a1～11an的每一个中的逆变器电路的动作数减少一个的开关。
图9是表示短期间增加逆变器电路的动作数时的开关的动作例的图。
开关SW1相当于开关部12的nMOS26(或者开关部13的pMOS31)，开关SW2相当于开关部12的nMOS25(或者开关部13的pMOS30)。
在信号UP、DN的逻辑电平为低电平时(VCO10为状态A时)，开关SW1成为断开状态，开关SW2成为接通状态。
若如图7的时刻t1那样信号UP的逻辑电平成为高电平(若VCO10迁移至状态C)，则如图9所示，开关SW1、SW2双方成为接通状态。由此，延迟元件部11a1～11an的每一个中的逆变器电路的动作数增加一个。换句话说，由pMOS20a1～20an、nMOS21a1～21an构成的n个逆变器电路成为动作状态。
若如图7的时刻t2那样信号DN的逻辑电平也成为高电平(若VCO10迁移至状态D)，则如图9所示，开关SW1维持接通状态，开关SW2成为断开状态。由此，延迟元件部11a1～11an的每一个中的逆变器电路的动作数返回到状态A时的动作数(即2个)。换句话说，由pMOS20a1～20an、nMOS21a1～21an构成的n个逆变器电路成为非动作状态。
图10是表示短期间减少逆变器电路的动作数时的开关的动作例的图。
开关SW3相当于开关部12的nMOS27(或者开关部13的pMOS33)，开关SW4相当于开关部12的nMOS28(或者开关部13的pMOS32)。
在信号UP、DN的逻辑电平为低电平时(VCO10为状态A时)，开关SW3成为接通状态，开关SW4成为断开状态。因此，延迟元件部11a1～11an的由pMOS20b1～20bn、nMOS21b1～21bn构成的n个逆变器电路成为动作状态。
若如图8的时刻t4那样信号DN的逻辑电平成为高电平(若VCO10迁移至状态B)，则如图10所示，开关SW3、SW4双方成为断开状态。由此，延迟元件部11a1～11an的每一个中的逆变器电路的动作数减少一个。换句话说，由pMOS20b1～20bn、nMOS21b1～21bn构成的n个逆变器电路成为非动作状态。
若如图8的时刻t5那样信号UP的逻辑电平也成为高电平(若VCO10迁移至状态D)，则如图10所示，开关SW3维持断开状态，开关SW4成为接通状态。由此，延迟元件部11a1～11an的每一个中的逆变器电路的动作数返回到状态A时的动作数(即2个)。换句话说，由pMOS20b1～20bn、nMOS21b1～21bn构成的n个逆变器电路成为动作状态。
如以上那样，VCO10基于不同的信号UP、DN控制串联连接的开关SW1、SW2的每一个，并基于不同的信号UP、DN控制并联连接的开关SW3、SW4的每一个。由此，即使相位差Φa、Φb很微小，也能够进行在短期间内切换延迟元件部11a1～11an的每一个中的逆变器电路的动作数的控制，并能够准确地进行相位控制。
另外，第二实施方式的注入锁定型PLL电路1a具有与第一实施方式的注入锁定型PLL电路1相同的效果。
此外，VCO10的延迟元件部11a1～11an分别具有3个逆变器电路，但并不限于此。也可以增加仅以短时间成为动作状态的逆变器电路，并追加与此对应的开关，也可以增加仅以短时间成为非动作状态的逆变器电路，并追加与此对应的开关。
然而，也能够代替图5所示的VCO10，使用以下所示的VCO。
(VCO的另一例子(其1))
图11是表示VCO的另一例子的图。在图11中，对于与图5所示的VCO10相同的要素标注相同附图标记。
图11所示的VCO10a的开关部12a、13a与图5所示的VCO10的开关部12、13不同。
VCO10a的开关部12a具有nMOS50、51、52、53、54、55。
nMOS50、52、54的源极与nMOS23的漏极连接，而向nMOS50、52的栅极供给信号DNX，向nMOS54的栅极供给信号DN。nMOS50的漏极与nMOS51的源极连接，nMOS52的漏极与nMOS53的源极连接，nMOS54的漏极与nMOS55的源极连接。向nMOS51、55的栅极供给信号UP，向nMOS53的栅极供给信号UPX。nMOS51、53、55的漏极与延迟元件部11a1～11an的nMOS21b1～21bn的源极连接。
另外，VCO10a的开关部12a具有nMOS56、57。nMOS56的源极与nMOS24的漏极连接，nMOS56的漏极与nMOS57的源极连接。nMOS57的漏极与延迟元件部11a1～11an的nMOS21c1～21cn的源极连接。向nMOS56、57的栅极供给电源电压Vdd。
VCO10a的开关部13a具有pMOS58、59、60、61、62、63。
pMOS58、60、62的漏极与延迟元件部11a1～11an的pMOS20b1～20bn的源极连接。向pMOS58、60的栅极供给信号UPX，向pMOS62的栅极供给信号UP。pMOS58的源极与MOS59的漏极连接，pMOS60的源极与pMOS61的漏极连接，pMOS62的源极与pMOS63的漏极连接。向pMOS59、63的栅极供给信号DN，向pMOS61的栅极供给信号DNX。向pMOS59、61、63的源极供给电源电压Vdd。
另外，VCO10a的开关部13a具有pMOS64、65。pMOS64的漏极与延迟元件部11a1～11an的pMOS20c1～20cn的源极连接，pMOS64的源极与pMOS65的漏极连接。向pMOS65的源极供给电源电压Vdd。pMOS64、65的栅极接地。
此外，与图5的开关部13不同，向pMOS30的栅极供给信号UPX，向pMOS31的栅极供给信号DN。
在VCO10a中，为了将状态B时的频率准确地设为状态A、D时的输出信号X的频率的0.5倍，将状态C时的频率准确地设为状态A、D时的输出信号X的频率的1.5倍，针对各逆变器电路的电流供给路径的开关电阻相等。
例如，在信号UP、DN的逻辑电平为低电平时(在VCO10a为状态A时)，在开关部12a中，电流流过由nMOS52、53构成的串联电路、以及由nMOS56、57构成的串联电路。另外，在开关部13a中，电流流过由pMOS62、63构成的串联电路、以及由pMOS64、65构成的串联电路。因此，在延迟元件部11a1～11an的每一个中，2个逆变器电路动作。另外，在针对动作的各逆变器电路的电流供给路径中，有5个导通状态的开关(pMOS或者nMOS)。例如，在针对由延迟元件部11a1的pMOS20b1、nMOS21b1的组合构成的逆变器电路的电流供给路径中，具有nMOS23、52、53、pMOS62、63。另外，在针对由pMOS20c1、nMOS21c1的组合构成的逆变器电路的电流供给路径中，具有nMOS24、56、57、pMOS64、65。
在信号UP的逻辑电平为低电平，且信号DN的逻辑电平为高电平时(VCO10a为状态B时)，在开关部12a中，电流流过由nMOS56、57构成的串联电路。另外，在开关部13a中，电流流过由pMOS64、65构成的串联电路。因此，在延迟元件部11a1～11an的每一个中，与nMOS57和pMOS64连接的一个逆变器电路动作。另外，在针对动作的各逆变器电路的电流供给路径中，有5个上述的导通状态的开关。
在信号UP的逻辑电平为高电平且信号DN的逻辑电平为低电平时(VCO10a为状态C时)，在开关部12a中，电流流过由nMOS25、26构成的串联电路、由nMOS50、51构成的串联电路、由nMOS56、57构成的串联电路。另外，在开关部13a中，电流流过由pMOS30、31构成的串联电路、由pMOS58、59构成的串联电路、由pMOS64、65构成的串联电路。
因此，在延迟元件部11a1～11an的每一个中，3个逆变器电路动作。另外，在针对动作的各逆变器电路的电流供给路径中，有5个导通状态的开关。例如，在针对由延迟元件部11a1的pMOS20a1、nMOS21a1的组合构成的逆变器电路的电流供给路径中，有nMOS22、25、26、pMOS30、31。在针对由pMOS20b1、nMOS21b1的组合构成的逆变器电路的电流供给路径中，有nMOS23、52、53、pMOS58、59。另外，在针对由pMOS20c1、nMOS21c1的组合构成的逆变器电路的电流供给路径中，有nMOS24、56、57、pMOS64、65。
在信号UP、DN的逻辑电平为高电平时(在VCO10a为状态D时)，在开关部12a中，电流流过由nMOS54、55构成的串联电路、以及由nMOS56、57构成的串联电路。另外，在开关部13a中，电流流过由pMOS60、61构成的串联电路、以及由pMOS64、65构成的串联电路。因此，在延迟元件部11a1～11an的每一个中，2个逆变器电路动作。另外，在针对动作的各逆变器电路的电流供给路径中，有5个导通状态的开关。例如，在针对延迟元件部11a1的由pMOS20b1、nMOS21b1的组合构成的逆变器电路的电流供给路径中，有nMOS23、54、55、pMOS60、61。另外，在针对由pMOS20c1、nMOS21c1的组合构成的逆变器电路的电流供给路径中有nMOS24、56、57、pMOS64、65。
在如以上那样为状态A～D的任意一个的情况下，在针对动作的各逆变器电路的电流供给路径中，有5个开关，且开关电阻相等。由此，能够将状态B时的频率准确地设为状态A、D时的输出信号X的频率的0.5倍，并将状态C时的频率准确地设为状态A、D时的输出信号X的频率的1.5倍，并能够进行更加准确的相位控制。
(VCO的另一例子(其2))
图12是表示VCO的另一例子的图。在图12中，对于与图11所示的VCO10a相同的要素标注相同附图标记。
图12所示的VCO10b在具有电流供给电路70的点与图5所示的VCO10不同。
电流供给电路70具有nMOS71、72、73、74、75、76、77、78、79、pMOS80、81、82。
向nMOS71的栅极，从环路滤波器4供给控制电压Vcntl。nMOS71的源极接地。nMOS71的漏极与pMOS80的漏极连接。
向nMOS72的栅极供给信号DN。nMOS72的漏极与nMOS73的源极连接，nMOS72的源极与开关部12a的nMOS23的漏极连接。向nMOS73的栅极供给信号UPX。nMOS73的漏极与pMOS81的漏极连接。
向nMOS74、78的栅极供给信号DN，向nMOS76的栅极供给信号DNX。nMOS74、76、78的源极与开关部12a的nMOS22的漏极连接。nMOS74的漏极与nMOS75的源极连接，nMOS76的漏极与nMOS77的源极连接，nMOS78的漏极与nMOS79的源极连接。
向nMOS75的栅极供给信号UP，向nMOS77、79的栅极供给信号UPX。nMOS75、77、79的漏极与pMOS82的漏极连接。
pMOS80～82的栅极相互连接，且这些栅极与pMOS80的漏极连接。向pMOS80～82的源极供给电源电压Vdd。
这样的电流供给电路70作为电流镜电路发挥作用。电流供给电路70使与流过由nMOS71和pMOS80构成的串联电路的电流相同的大小的电流流过开关部12a的nMOS22、25之间的电流路径、或者nMOS23与nMOS50、52、54之间的电流路径。
例如，在nMOS25、26的至少一个成为截止状态的状态A、B、D时，电流流过由nMOS74、75构成的串联电路、由nMOS76、77构成的串联电路、由nMOS78、79构成的串联电路的任意一个。因此，漏极电流被供给至nMOS22。
在信号UP、DN的逻辑电平为低电平的状态A时，由于nMOS76、77成为导通状态，所以电流流过由nMOS76、77构成的串联电路，且漏极电流被供给至nMOS22。在信号UP的逻辑电平为低电平，且信号DN的逻辑电平为高电平的状态B时，由于nMOS78、79成为导通状态，所以电流流过由nMOS78、79构成的串联电路，且漏极电流被供给至nMOS22。在信号UP、DN的逻辑电平为高电平的状态D时，由于nMOS74、75为导通状态，所以电流流过由nMOS74、75构成的串联电路，且漏极电流被供给至nMOS22。
另外，在电流不流过由nMOS50、51构成的串联电路、由nMOS52、53构成的串联电路、由nMOS54、55构成的串联电路的任意一个的状态B时，信号UP的逻辑电平为低电平，且信号DN的逻辑电平为高电平。因此，电流供给电路70的nMOS72、73成为导通状态，而电流流过由nMOS72、73构成的串联电路，且漏极电流被供给至nMOS23。
如状态A、B、D那样，即使在不使延迟元件部11a1～11an的3个逆变器电路中的至少一个动作时，通过利用电流供给电路70向nMOS22、23供给漏极电流，能够抑制漏极电位降低。因此，在重新开始停止了动作的逆变器电路的动作时，能够高速地重新开始。
此外，也可以将如上述那样的电流供给电路70设置于图5所示的VCO10。
(VCO的另一例子(其3))
图13是表示VCO的另一例子的图。在图13中，对于与图5所示的VCO10相同的要素标注相同附图标记。此外，在图13中，对于图5所示的VCO10的开关部12、13省略图示。
图13的VCO10c具有电容器C1、C2、C3。
电容器C1在针对由pMOS20a1～20an和nMOS21a1～21an构成的n个逆变器电路的电流路径中，与各逆变器电路的两端连接。即，电容器C1的一端与pMOS20a1～20an的源极连接，另一端与nMOS21a1～21an的源极连接。
电容器C2在针对由pMOS20b1～20bn和nMOS21b1～21bn构成的n个逆变器电路的电流路径中，与各逆变器电路的两端连接。即，电容器C2的一端与pMOS20b1～20bn的源极连接，另一端与nMOS21b1～21bn的源极连接。
电容器C3在针对由pMOS20c1～20cn和nMOS21c1～21cn构成的n个逆变器电路的电流路径中，与各逆变器电路的两端连接。即电容器C3的一端与pMOS20c1～20cn的源极连接，另一端与nMOS21c1～21cn的源极连接。
图14是表示具有电容器的VCO的输出信号的相位的变化的一个例子的时序图。
在图14中，示出了反馈信号FB的相位比参照信号RCK的相位延迟时的VCO10c的输出信号X的相位的变化的情况。另外，在图14中，作为输出信号Xa示出了未发生相位变化的虚拟的输出信号X的波形。
在图14的例子中，在时刻t10，参照信号RCK的逻辑电平从低电平上升到高电平，之后，在时刻t11，反馈信号FB的逻辑电平从低电平上升到高电平。此时，参照信号RCK与反馈信号FB的相位差为Φin。
在输出信号X的相位由于电容器C1～C3的影响而缓缓地发生变化时，在时刻t11后，从输出信号X的逻辑电平从低电平最初上升到高电平的时刻t12到时间T后的时刻t13，变化完成。在时刻t13，输出信号X的相位比输出信号Xa的相位提前Φout。
电容器C1～C3的值越大时间T越长，但优选以在下一个相位比较时刻(时刻t14)到来之前相位的变化完成的方式设定时间T。
如以上那样，通过设置电容器C1～C3，可抑制切换伴随着状态A～D的迁移的逆变器电路的动作数时的输出信号X的相位的急剧变化，从而周期抖动和基准造假(referencespurious)减少。
此外，这样的电容器C1～C3可以设置于图11所示的VCO10a，也可以设置于图12所示的VCO10b。
(频率过冲抑制电路的例子)
以下所示的频率过冲抑制电路例如抑制有在供给针对上述的注入锁定型PLL电路1、1a的电源电压Vdd之后在输出信号X的频率的变化收敛之前产生的可能性的过冲。
图15是表示过冲的一个例子的图。
纵轴表示频率[Hz]，横轴表示时间[sec]。波形F1表示输出信号X的频率的变化。
如图15所示，输出信号X的频率在收敛到1GHz左右之前，过冲到1.2GHz以上。若因过冲到达的频率超过分频电路6的最大动作频率，则存在分频电路6未正确动作的可能性。
图16是表示频率过冲抑制电路的一个例子的图。
频率过冲抑制电路90具有开关91、92、93、94、触发器95、96、AND电路97、电容器C10、C11以及电阻R1、R2。
向电阻R1的一端供给电源电压Vdd，电阻R1的另一端与开关91、93的一端、电容器C10的一端、电阻R2的一端、以及触发器96的置位端子(记作“S”)连接。开关91的另一端与开关92的一端连接，开关92的另一端接地。开关93的另一端与开关94的一端连接，开关94的另一端接地。电容器C10的另一端接地。
开关91在信号DNX的逻辑电平为高电平时成为接通状态，在低电平时成为断开状态。开关92在信号UP的逻辑电平为高电平时成为接通状态，在为低电平时成为断开状态。开关93在信号DN的逻辑电平为高电平时成为接通状态，在为低电平时成为断开状态。开关94在信号UPX的逻辑电平为高电平时成为接通状态，在为低电平时成为断开状态。
开关91～94能够由nMOS来实现。
电阻R2的另一端与电容器C11的一端、以及触发器95的置位端子连接。电容器C11的另一端接地。
从触发器95的输出端子(记作“Q”)输出锁定信号Lock。从触发器96的输出端子输出信号L1。
若对置位端子施加的电容器C11的保持电压(节点n2的电位)超过阈值(区分低电平和高电平的值)，则触发器95输出逻辑电平为高电平的锁定信号Lock。另外，若对置位端子施加的电容器C10的保持电压(节点n1的电位)超过上述阈值，则触发器96输出逻辑电平为高电平的信号L1。
向AND电路97的一个输入端子供给信号UP，向AND电路97的另一个输入端子供给信号L1。AND电路97的输出信号被供给至VCO10。AND电路97输出信号UP与信号L1的逻辑积。因此，即使信号UP的逻辑电平为高电平，在信号L1的逻辑电平为低电平的情况下，向VCO10供给的AND电路97的输出信号的逻辑电平为低电平。换句话说，向VCO10供给的检测信号被无效。
此外，在图16中，示出了使用VCO10的例子，但也能够使用图1、图11、图12、图13所示的VCO5、10a、10b、10c。
在频率过冲抑制电路90中，若供给电源电压Vdd，则在信号UP、DN的逻辑电平为低电平、或者信号UP、DN的逻辑电平为高电平(换句话说，状态A或者状态D)时，向电容器C10、C11供给电荷。因此，电容器C10、C11的一端的节点n1、n2的电位上升。
由于在信号UP、DN的逻辑电平不同(状态B或者状态C)时，开关91、92均成为接通状态、或者开关93、94均成为接通状态，所以节点n1、n2的电位下降。
图17是表示频率过冲抑制电路的各部的信号和VCO的输出信号的频率的一个例子的情况的图。
在图17中，示出了除了图16所示的频率过冲抑制电路90的节点n1、n2的电位、信号L1、锁定信号Lock的电压波形Vn1、Vn2、VL1、VLock以外，还有VCO10的输出信号X的频率的波形F2的一个例子。横轴表示时间[sec]，纵轴表示电压[V]或者频率[Hz]。
若电源电压Vdd例如被供给至注入锁定型PLL电路1a，则最初反馈信号FB的频率低于参照信号RCK的频率，所以信号UP的逻辑电平为高电平且信号DN的逻辑电平为低电平的频率升高。因此，控制电压Vcntl增加，通过VCO10的频率控制功能，波形F2所示输出信号X的频率升高。
另外，由于信号UP的逻辑电平为高电平且信号DN的逻辑电平为低电平的频率较高，所以图16的频率过冲抑制电路90的开关91、92接通的频率增加。因此，如图17的电压波形Vn1所示，节点n1的电位不上升，如电压波形VL1所示，信号L1的电位也保持较低。因此，即使信号UP的逻辑电平为高电平，AND电路97也将逻辑电平为低电平的输出信号供给至VCO10。因此，VCO10的相位控制功能不起作用。换句话说，相位控制功能成为无效状态。
由于若时间经过15μsec左右，则参照信号RCK的频率与反馈信号FB的频率几乎相等，所以信号UP、DN的逻辑电平为低电平的频率升高。因此，控制电压Vcntl的变化减小，由VCO10的频率控制功能引起的输出信号X的频率的上升的程度减小。
另外，由于信号UP、DN的逻辑电平为L的频率较高，所以图16的频率过冲抑制电路90的开关92、93断开的频率增加。因此，如图17的电压波形Vn1所示，节点n1的电位上升，若逻辑电平为高电平(若超过阈值)，则如电压波形VL1所示，信号L1的电位的逻辑电平上升到高电平。若信号L1的电位的逻辑电平为高电平，则每当信号UP的逻辑电平成为高电平，AND电路97就将逻辑电平为高电平的输出信号供给至VCO10。因此，VCO10的相位控制功能成为有效状态。
之后，如图17的电压波形Vn2所示，节点n2的电位也上升，若逻辑电平成为高电平，则如电压波形VLock所示，锁定信号Lock的逻辑电平也成为高电平。
在开始针对注入锁定型PLL电路1a的电源电压Vdd的供给时，将相位调整功能设为有效，若能够进行逆变器电路的动作数的变更，则如图15所示存在产生过冲的可能性。与此相对，通过设置上述的频率过冲抑制电路90，能够在参照信号RCK的频率与反馈信号FB的频率几乎相等之前，将VCO10的相位调整功能设为无效，而能够抑制过冲的产生。
上述仅示出本发明的原理。进一步，对于本领域技术人员来说能够进行多种变形、变更，本发明并不限于上述示出并说明的确切的结构以及应用例，对应的全部的变形例以及等同物可视为由所附的权利要求及其等同物规定的本发明的范围。
附图标记说明
1…注入锁定型PLL电路；2…PFD；3…充电泵电路；4…环路滤波器；4a…电容器；5…VCO；5a1～5a3…延迟元件部；5b1～5b3、5c1～5c3…逆变器电路；5d1～5d3、5e1～5e3…开关；6…分频电路；UP、DN…信号；FB…反馈信号；RCK…参照信号；X…输出信号。

Claims (8)

1.一种注入锁定型PLL电路，其特征在于，具有：
相位频率比较电路，输出基于参照信号与反馈信号的相位差或者频率差的检测信号；
充电泵电路，基于上述检测信号输出脉冲信号；
环路滤波器，基于上述脉冲信号输出控制电压；
电压控制振荡电路，包含由多个延迟元件部串联连接为环状而成的环形振荡器，上述延迟元件部包含并联连接的多个延迟元件，通过基于上述控制电压控制上述环形振荡器的输出信号的频率，并且基于上述检测信号控制上述多个延迟元件中进行动作的个数，来控制上述输出信号的相位；以及
分频电路，通过对上述输出信号进行分频生成上述反馈信号，并输出上述反馈信号，
上述检测信号包含第一信号和第二信号，
上述电压控制振荡电路具有与上述多个延迟元件的电源端子连接的第一开关部、以及与上述多个延迟元件的接地端子连接的第二开关部，上述第一开关部和上述第二开关部分别基于上述第一信号和上述第二信号，对上述多个延迟元件分别切换是否切断基于电源电压的电流供给，由此决定进行动作的延迟元件的个数。
2.根据权利要求1所述的注入锁定型PLL电路，其特征在于，
上述第一开关部和上述第二开关部分别在上述反馈信号的第二相位相对于上述参照信号的第一相位延迟第一相位差的第一状态时，基于上述检测信号，在与上述第一相位差对应的第一时间，将上述多个延迟元件中的第一延迟元件设为动作状态，在上述第二相位相对于上述第一相位提前第二相位差的第二状态时，基于上述检测信号，在与上述第二相位差对应的第二时间，将上述多个延迟元件中的第二延迟元件设为非动作状态。
3.根据权利要求2所述的注入锁定型PLL电路，其特征在于，
上述第一开关部和上述第二开关部分别具有：
第一晶体管，设置于针对上述第一延迟元件流过上述电流的第一电流路径，并基于上述第一信号来控制，
第二晶体管，设置于上述第一电流路径，与上述第一晶体管串联连接，并基于上述第二信号来控制；
第三晶体管，设置于针对上述第二延迟元件流过基于上述电流的第二电流路径，基于上述第一信号来控制；以及
第四晶体管，设置于上述第二电流路径，与上述第三晶体管并联连接，并基于上述第二信号来控制，
在上述第一状态时，上述第一晶体管以及上述第二晶体管成为导通状态，从而向上述第一延迟元件供给上述电流，在上述第一时间后，上述第一晶体管维持导通状态且上述第二晶体管从导通状态变为截止状态，从而切断向上述第一延迟元件的上述电流的供给，
在上述第二状态时，上述第三晶体管以及上述第四晶体管成为截止状态，从而切断向上述第二延迟元件的上述电流的供给，在上述第二时间后，上述第三晶体管维持截止状态且上述第四晶体管从截止状态变为导通状态，从而向上述第二延迟元件供给上述电流。
4.根据权利要求3所述的注入锁定型PLL电路，其特征在于，
上述第一开关部和上述第二开关部分别具有：第五晶体管，与上述第三晶体管串联连接，并基于上述第二信号来控制；以及第六晶体管，与上述第四晶体管串联连接，并基于上述第一信号来控制，
在上述第一状态时，上述第三晶体管以及上述第五晶体管双方成为导通状态、或者上述第四晶体管以及上述第六晶体管双方成为导通状态，在上述第二状态时，上述第三晶体管、上述第四晶体管、上述第五晶体管以及上述第六晶体管全部为截止状态。
5.根据权利要求3或4所述的注入锁定型PLL电路，其特征在于，
上述第二开关部具有：第七晶体管，与上述第一晶体管或者上述第二晶体管连接，基于上述控制电压控制流过上述第一电流路径的上述电流的大小；以及第八晶体管，与上述第三晶体管或者上述第四晶体管连接，基于上述控制电压控制流过上述第二电流路径的上述电流的大小，
上述电压控制振荡电路具有电流供给电路，
上述电流供给电路在上述第一延迟元件为非动作状态时，使第一电流流过上述第一晶体管或者上述第二晶体管与上述第七晶体管之间的上述第一电流路径，在上述第二延迟元件为非动作状态时，使上述第一电流流过上述第三晶体管或者上述第四晶体管与上述第八晶体管之间的上述第二电流路径。
6.根据权利要求3所述的注入锁定型PLL电路，其特征在于，
上述第一开关部和上述第二开关部分别具有：
第九晶体管，设置于针对上述多个延迟元件中的第三延迟元件流过上述电流的第三电流路径，且不管上述第一信号以及上述第二信号如何都成为导通状态。
7.根据权利要求6所述的注入锁定型PLL电路，其特征在于，
上述电压控制振荡电路具有：
第一电容器，在上述第一电流路径中，与上述第一延迟元件的两端连接；
第二电容器，在上述第二电流路径中，与上述第二延迟元件的两端连接；以及
第三电容器，在上述第三电流路径中，与上述第三延迟元件的两端连接。
8.根据权利要求1所述的注入锁定型PLL电路，其特征在于，
具备电容器，上述反馈信号的第二频率越接近上述参照信号的第一频率，上述电容器的保持电压越上升，还具有频率过冲抑制电路，在上述保持电压超过阈值之前，使向上述电压控制振荡电路供给的上述检测信号无效。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102480766B1 (ko) * 2020-11-04 2022-12-23 성균관대학교산학협력단 주입 고정 위상 동기화 루프 및 이를 이용한 위상 동기화 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6157691A (en) * 1998-04-14 2000-12-05 Lsi Logic Corporation Fully integrated phase-locked loop with resistor-less loop filer
JP2007013950A (ja) * 2005-06-29 2007-01-18 Altera Corp 別途の比例経路を有するクロックデータリカバリループ
CN102291129A (zh) * 2011-06-01 2011-12-21 浙江大学 一种用于抑制vco电压纹波的锁相环电路
CN103297041A (zh) * 2012-02-28 2013-09-11 株式会社巨晶片 锁相环
CN105099446A (zh) * 2014-05-20 2015-11-25 中芯国际集成电路制造(上海)有限公司 锁相环***

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53144243A (en) * 1977-05-20 1978-12-15 Sanyo Electric Co Ltd Lock detection circuit for phase synchronous loop in receiver of synthesizer
US4201945A (en) 1977-05-20 1980-05-06 Sanyo Electric Co., Ltd. Phase comparing apparatus
JPH05315899A (ja) 1992-05-13 1993-11-26 Matsushita Electric Ind Co Ltd 可変周波数発振回路
DE69415378T2 (de) 1993-04-05 1999-06-17 Koninklijke Philips Electronics N.V., Eindhoven Digitaler Phasenregelkreis
JP3268216B2 (ja) 1996-10-24 2002-03-25 シャープ株式会社 位相同期発振回路
US6204694B1 (en) * 1999-05-21 2001-03-20 Logicvision, Inc. Programmable clock signal generation circuits and methods for generating accurate, high frequency, clock signals
JP2009117894A (ja) 2007-11-01 2009-05-28 Univ Of Tokyo 注入同期型発振器
JP2009177297A (ja) 2008-01-22 2009-08-06 Dainippon Printing Co Ltd ディジタル制御発振器
US8138840B2 (en) 2009-01-23 2012-03-20 International Business Machines Corporation Optimal dithering of a digitally controlled oscillator with clock dithering for gain and bandwidth control
US8442466B2 (en) * 2009-06-26 2013-05-14 Qualcomm Incorporated FM transmitter with a delta-sigma modulator and a phase-locked loop

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6157691A (en) * 1998-04-14 2000-12-05 Lsi Logic Corporation Fully integrated phase-locked loop with resistor-less loop filer
JP2007013950A (ja) * 2005-06-29 2007-01-18 Altera Corp 別途の比例経路を有するクロックデータリカバリループ
CN102291129A (zh) * 2011-06-01 2011-12-21 浙江大学 一种用于抑制vco电压纹波的锁相环电路
CN103297041A (zh) * 2012-02-28 2013-09-11 株式会社巨晶片 锁相环
CN105099446A (zh) * 2014-05-20 2015-11-25 中芯国际集成电路制造(上海)有限公司 锁相环***

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