JP2006023649A - 半導体集積回路パターンの検証方法、フォトマスクの作成方法、半導体集積回路装置の製造方法、及び半導体集積回路パターンの検証方法を実現するためのプログラム - Google Patents

Abstract

【課題】パターン検証を効率的に行う。
【解決手段】半導体集積回路パターンの検証方法は、処理基板上で所望する半導体集積回路の設計パターンＡに基づいて補正処理を施すシミュレーションを実施し、処理基板上で形成されるシミュレーションパターンＣを作成する工程（ＳＴ１，２）と、シミュレーションパターンＣと設計パターンＡとを比較し、第１の差分値Ｘを検出する工程（ＳＴ３）と、第１の差分値Ｘが第１の所定値Ｖ１以上である危険点を抽出する工程（ＳＴ４）と、危険点のパターン形状をそれぞれ比較し、第２の差分値Ｙを検出する工程（ＳＴ５）と、第２の差分値Ｙが第２の所定値Ｖ２内であるパターンを１つのグループとする工程（ＳＴ６）と、グループ毎のパターンを所定数ずつ抽出し、この抽出されたパターンの危険点の検証を行う工程（ＳＴ８，９）とを具備する。
【選択図】 図２

Description

本発明は、パターン検証を効率的に行うことが可能な半導体集積回路パターンの検証方法、フォトマスクの作成方法、半導体集積回路装置の製造方法、及び半導体集積回路パターンの検証方法を実現するためのプログラムに関する。

近年の半導体製造技術の進歩は非常に目覚しく、最小加工寸法が７０ｎｍサイズの微細化された半導体素子が量産されている。このような微細化は、マスクプロセス技術、光リソグラフィ技術、及びエッチング技術等のパターン形成技術の飛躍的な進歩により、実現されている。

半導体集積回路のパターンサイズが十分に大きい時代には、ウエハ上に形成したい所望の回路パターンの平面形状をそのまま設計パターンとして描き、この設計パターンに忠実なマスクパターンを作成し、このマスクパターンを投影光学系によってウエハ上に転写し、下地をエッチングすることによって、ほぼ設計パターン通りのパターンがウエハ上に形成できていた。

しかし、半導体集積回路パターンの微細化が進むにつれて、各プロセスでパターンを忠実に形成することが困難になってきており、最終的なウエハ上の仕上り寸法が設計パターン通りにならないという問題が生じてきた。

特に、微細加工を達成するために最も重要なリソグラフィ及びエッチングプロセスにおいては、形成したいパターンの周辺に配置された他のパターンのレイアウト配置がその形成したいパターンの寸法精度に大きく影響する。

そこで、これらの影響を回避するために、いわゆる光近接効果補正（ＯＰＣ：Optical Proximity Correction）やプロセス近接効果補正（ＰＰＣ：Process Proximity Correction）という技術が開発されている。これらの技術は、加工後の寸法が所望の設計パターンになるように、補助パターンを付加したり、パターンの幅を太めたり細めたりして、あらかじめパターン補正を行うものである。これらの技術については、特許文献１、特許文献２及び非特許文献１等で報告されている。

ところで、これらの技術を用いることにより、設計者が描いた半導体集積回路パターンをウエハ上に形成することが可能にはなっているが、このＯＰＣ及びＰＰＣ技術によるパターン補正が正しく行われているか否かの検証が必要となっている。従って、補正の正しさを検証するためには、マスク値を元に検証する手法などもあるが、正確に実施するためには（リソグラフィ）シミュレータを用いた検証が必須である。

例えば、特許文献３では、ウエハ上の所望パターンにおけるエッジとＯＰＣ後のレイアウトを用いて転写されたパターンのエッジとを比較し、両者の差が、あらかじめ決められた許容値内であるかどうかを調べる検証ツールが提案されている。

また、特許文献１では、近接効果補正と検証の物理モデルをそろえて、所望パターンのエッジと転写パターンのエッジとの位置ずれを、高精度に予測する手法が提案されている。

しかしながら、上記のような従来の技術では、１つの検証エリア内に同種のパターンがあった際に、全てのパターンについての検出が行われるため、検出箇所の数が多くなり、レビューを実施すること（検出された箇所についての確認を行うこと）が非常に困難であった。
特開平9-319067号公報 特開2003-107664号公報 米国特許第6,470,489号明細書 SPIE Vol.2322 (1994) 374 (Large Area Optical Proximity Correction using Pattern Based Correction, D.M.Newmark et.al)

本発明は、パターン検証を効率的に行うことが可能な半導体集積回路パターンの検証方法、フォトマスクの作成方法、半導体集積回路装置の製造方法、及び半導体集積回路パターンの検証方法を実現するためのプログラムを提供する。

本発明は、前記課題を解決するために以下に示す手段を用いている。

本発明の第１の視点による半導体集積回路パターンの検証方法は、処理基板上で所望する半導体集積回路の設計パターンに基づいて補正処理を施すシミュレーションを実施し、前記処理基板上で形成されるシミュレーションパターンを作成する工程と、前記シミュレーションパターンと前記設計パターンとを比較し、第１の差分値を検出する工程と、前記第１の差分値が前記第１の所定値以上である危険点を抽出する工程と、前記危険点のパターン形状をそれぞれ比較し、第２の差分値を検出する工程と、前記第２の差分値が第２の所定値内であるパターンを１つのグループとする工程と、前記グループ毎のパターンを所定数ずつ抽出し、この抽出されたパターンの危険点の検証を行う工程とを具備する。

本発明の第２の視点によるフォトマスクの作成方法は、上述する第１の視点による半導体集積回路パターンの検証方法を用いて検証された回路パターンに基づいて、フォトマスクを形成する。

本発明の第３の視点による半導体集積回路装置の製造方法は、上述する第２の視点によるフォトマスクの作成方法により形成されたフォトマスクを用いて、半導体集積回路装置を形成する。

本発明の第４の視点によるプログラムは、上述する第１の視点による半導体集積回路パターンの検証方法をコンピュータに実現させるためのものである。

本発明によれば、パターン検証を効率的に行うことが可能な半導体集積回路パターンの検証方法、フォトマスクの作成方法、半導体集積回路装置の製造方法、及び半導体集積回路パターンの検証方法を実現するためのプログラムを提供できる。

本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

図１は、本発明の一実施形態に係る設計データの作成から半導体集積回路装置の製造までの概略的なフロー図を示す。以下に、パターン検証を行った後に露光用フォトマスクを作成し、このフォトマスクを用いて半導体集積回路装置を製造するフローについて説明する。

まず、設計者により半導体集積回路の設計データ（設計パターンＡ）が作成される。そして、この設計データに対して光近接効果補正（ＯＰＣ：Optical Proximity Correction）が実施され、補正データ（補正パターンＢ）が作成される。

次に、補正データに対してシミュレーションが行われ、シミュレーションデータ（シミュレーションパターンＣ）が作成される。そして、シミュレーションパターンＣと設計パターンＡとが比較され、所定値以上の差異のある箇所（危険点）があるか否かのパターン検証が行われる。

上記パターン検証の結果、危険点がないと判断した場合は、危険点の情報を利用せずにフォトマスクが作成され、このフォトマスクを用いて半導体集積回路装置が製造される。

一方、危険点があると判断した場合は、危険点の情報が利用される。すなわち、危険点の抽出された箇所について、（ａ）設計データの修正、（ｂ）ＯＰＣのパラメータ変更、（ｃ）ウエハ上での管理ポイント（半導体集積回路装置の製造時における条件出しの際に参照するポイント）の設定が行われる。

以上のようなフローにおいて、（１）半導体集積回路パターンの検証方法、（２）フォトマスクの作成方法、（３）半導体集積回路装置の製造方法、（４）半導体集積回路パターンの検証方法を実現するためのプログラムについて、以下に具体的に説明する。

（１）半導体集積回路パターンの検証方法
図２は、本発明の一実施形態に係る半導体集積回路パターンの検証方法のフロー図を示す。図３は、図２のＳＴ１及びＳＴ２における設計パターンＡ、補正パターンＢ及びシミュレーションパターンＣを示す。図４乃至図９は、図２のＳＴ３における第１の差分値Ｘを検出するための方法Ａ）〜Ｄ）を示す。図１０及び図１１は、図２のＳＴ５における第２の差分値Ｙを検出するための方法１）、２）を示す。図１２及び図１３は、図２のＳＴ３及びＳＴ４における危険点抽出のための他の条件を示す。以下に、半導体集積回路パターンの検証方法のフローについて、ステップ（ＳＴ）毎に説明する。

［ＳＴ１］
ＳＴ１では、所望の設計パターンＡに基づいて補正パターンＢを形成する。以下に、ＳＴ１について具体的に説明する。

まず、設計者が処理基板上で所望するパターン形状（設計パターンＡ）の半導体集積回路の設計データが作成される（図３参照）。この設計データに対して、露光装置の光近接効果や処理基板上の影響を考慮し、ＯＰＣによる変形処理が実施される。これにより、設計パターンＡにＯＰＣが施された補正パターンＢが形成される（図３参照）。

［ＳＴ２］
ＳＴ２では、補正パターンＢの補正データに対してシミュレーションを行い、パターン評価対象となるシミュレーションパターンＣを形成する。以下に、ＳＴ２について具体的に説明する。

補正パターンＢの補正データに対して、ＳＴ１と同様に露光装置の光近接効果や処理基板上の影響を考慮し、シミュレーションが実施される。これにより、処理基板上で形成されるシミュレーションパターンＣが形成される（図３参照）。

尚、ＳＴ１のように設計データに対してＯＰＣを実施せずに、設計データに対して露光装置の光近接効果や処理基板上の影響を考慮した補正処理を施したシミュレーションを実施し、シミュレーションパターンＣを形成してもよい。

［ＳＴ３］
ＳＴ３では、シミュレーションパターンＣと設計パターンＡとを比較し、この比較により求めた第１の差分値Ｘが所定値Ｖ１以上であるかを検討する。つまり、ＳＴ３では、シミュレーションパターンＣと設計パターンＡとのずれが大きな危険度の高い部分を検出する。以下に、ＳＴ３について具体的に説明する。

まず、シミュレーションパターンＣと設計パターンＡとが比較され、第１の差分値Ｘが検出される。この検出方法は、例えば、次のＡ）〜Ｄ）のような４通りが考えられる。尚、この４通りの中では、最も計算処理時間が短くなるＤ）が望ましい方法であるといえる。

Ａ）シミュレーションパターンＣのエッジを基準とした方法。

Ｂ）シミュレーションパターンＣ間のＣＤ（Critical Dimension）を基準とした方法。

Ｃ）シミュレーションパターンＣ間を埋める形状を基準とした方法。

Ｄ）シミュレーションパターンＣの分割評価点を基準とした方法。

Ａ）の方法は、図４に示すように、シミュレーションパターンＣのエッジ１１と設計パターンＡとの間にマーク１２ａを付す。そして、シミュレーションパターンＣのエッジ１１を基準として、このエッジ１１と設計パターンＡとの距離から第１の差分値Ｘを検出する。

Ｂ）の方法は、図５に示すように、隣接するシミュレーションパターンＣ間において最も近距離となる箇所にマーク１２ｂを付す。そして、隣接するシミュレーションパターンＣ間の最短距離ＣＤ１を導き、この最短距離ＣＤ１の箇所に対応した隣接する設計パターンＡ間の最短距離ＣＤ２を導く。そして、両者の最短距離ＣＤ１，ＣＤ２を比較することで、第１の差分値Ｘを検出する。尚、最短距離ＣＤ１は、最短距離ＣＤ２ではなく、あらかじめ定められた基準値と比較することで、第１の差分値Ｘを検出することも可能である。

Ｃ）の方法は、図６に示すように、隣接するシミュレーションパターンＣ間を埋めるようにシミュレーションパターンＣと接するマーク１２ｃを形成する。同様に、図７に示すように、隣接する設計パターンＡ間を埋めるように設計パターンＡと接するマーク１２ｄを形成する。そして、両者のマーク１２ｃ，１２ｄの形状を比較することで、第１の差分値Ｘを検出する。尚、マーク１２ｃは、マーク１２ｄではなく、あらかじめ定められた基準値と比較することで、第１の差分値Ｘを検出することも可能である。

Ｄ）の方法は、図８に示すように、設計パターンＡのエッジを所定間隔（例えばグリッド単位）で分割し、この分割されたエッジ毎に少なくともひとつの評価点を設定する。次に、各エッジに設定された評価点とこの評価点に対応するシミュレーションパターンＣの箇所との差分値ｄを、シミュレーションで求める。次に、分割された各エッジの面を、例えばグリッド単位で、シミュレーションパターンＣ上に差分値ｄ分だけ移動させる。これにより、図９に示すように、シミュレーションパターンＣの形状がデジタル化されたマーク１２ｅが形成される。そして、このマーク１２ｅの形状と図７に示す設計パターンＡのマーク１２ｄの形状とを比較することで、第１の差分値Ｘを検出する。尚、マーク１２ｅは、マーク１２ｄではなく、あらかじめ定められた基準値と比較することで、第１の差分値Ｘを検出することも可能である。

次に、上記Ａ）〜Ｄ）等の方法により検出された第１の差分値Ｘが、あらかじめ設定された所定値Ｖ１以上であるかが判断される。その結果、第１の差分値Ｘが所定値Ｖ１以上である場合は、差異が大きいのでパターン検証の対象とされる。一方、第１の差分値Ｘが所定値Ｖ１以上でない場合は、差異が小さいのでパターン検証の対象外とされる。

ここで、あらかじめ設定された所定値Ｖ１は、例えば、（ａ）半導体集積回路パターンで許容されるデザインルールの最小寸法の１０％、（ｂ）比較箇所における寸法（幅、長さ、スペース、面積等）の２０％等が考えられる。（ａ）の場合、デザインルールの最小寸法が例えば１００ｎｍであれば、所定値Ｖ１は１０ｎｍとなる。（ｂ）の場合、比較箇所における寸法が例えば２００ｎｍであれば、所定値Ｖ１は１６０〜２４０ｎｍとなる。

［ＳＴ４］
ＳＴ４では、第１の差分値Ｘが所定値Ｖ１以上となっている部分を含む箇所（危険点）が抽出される。つまり、第１の差分値Ｘが大きな危険度の高い部分を含む設計パターンＡ及シミュレーションパターンＣやマーク１２ａ〜１２ｅ等が抽出される。

［ＳＴ５］
ＳＴ５では、ＳＴ４で抽出された危険点のパターンが相互に比較され、第２の差分値Ｙが検出される。この検出方法は、例えば、次の１）、２）のような方法が考えられる。

１）パターンＡ、Ｃの形状を比較する方法。

２）マークの形状を比較する方法。

１）の方法は、上記ＳＴ３のＡ）〜Ｄ）のどの方法においても利用できる。図１０では、上記ＳＴ３のＡ）の場合を例にあげており、危険点における設計パターンＡのパターン形状自体を相互に比較したり、危険点におけるシミュレーションパターンＣのパターン形状自体を相互に比較したりすることで、第２の差分値Ｙを検出している。

２）の方法は、上記ＳＴ３のＣ）、Ｄ）の場合に有効な方法である。図１１では、上記ＳＴ３のＣ）の場合を例にあげており、危険点におけるマーク１２ｃの形状を相互に比較し、第２の差分値Ｙを検出している。

ここで、２）のマーク形状の比較の場合は、マーク形状をポリゴンデータとして出力し、このポリゴンデータの頂点座標を求め、この頂点座標の相対位置関係を基準にしてもよい。この場合、マークが同じ形状であれば、ポリゴンの頂点数は等しく、マーク形状を構成する各辺の長さも等しくなる。例えば、頂点数が同一であり、各辺の長さの差分の絶対値の総和が０以上で、かつ各辺の長さが所定値（例えば１％）以内の差異である場合は、両者は同一である（第２の差分値Ｙなし）と判定する等、あいまいなマーク形状の比較をすることも可能である。

［ＳＴ６］
ＳＴ６では、上記１）、２）等の方法により検出された第２の差分値Ｙがあらかじめ設定された所定値Ｖ２以内となる同種のパターンが１つのグループにまとめられる。つまり、危険点におけるパターンのずれが同じようなものが１つのグループにまとめられる。

ここで、あらかじめ設定された所定値Ｖ２以内とは、例えば、（ａ）半導体集積回路パターンで許容されるデザインルールの最小寸法の１０％のずれの範囲内、（ｂ）危険点における寸法（幅、長さ、面積等）の２０％のずれの範囲内、（ｃ）設計の際に使用する最小単位（インクリメントの最小単位、例えば１ｎｍ、５ｎｍ程度）等が考えられる。

勿論、所定値Ｖ２は、危険点のパターン形状が完全に一致して第２の差分値Ｙがない場合もグループ化できるように設定する。

［ＳＴ７］
ＳＴ７では、ＳＴ５における全ての危険点の第２の差分値Ｙが検討されたかどうかの確認が行われる。その結果、第２の差分値Ｙが全て検討されている場合は、ＳＴ８に進み、全ての第２の差分値Ｙが検討されていない場合は、ＳＴ５に戻って再検討が行われる。

［ＳＴ８］
ＳＴ８では、ＳＴ６で分けられたグループ毎に、所定数（例えば１つ）のパターンが抽出される。

［ＳＴ９］
ＳＴ９では、ＳＴ８で抽出されたパターンにおける危険点の検証が行われる。この検証後は、危険点の情報が利用され、図１に示すように、危険点の抽出された箇所について、（ａ）設計データの修正、（ｂ）ＯＰＣのパラメータ変更、（ｃ）ウエハ上での管理ポイント（半導体集積回路装置の製造時における条件出しの際に参照するポイント）の設定が行われる。

尚、上述する半導体集積回路パターンの検証方法は、上記方法に限定されず、例えば次のように種々変更することが可能である。

上記ＳＴ３において、第１の差分値Ｘの検出方法としては、設計パターンＡ、シミュレーションパターンＣ、及びマーク１２ａ〜１２ｅ等のパターン形状をポリゴンデータとして出力し、このポリゴンデータの頂点座標を求め、そして、この頂点座標の相対位置関係により比較することも可能である。

上記ＳＴ４の危険点の抽出後、以下の第１乃至第３の方法を用いて、この抽出された危険点におけるパターンからさらに危険度の優先度の高い危険点を抽出することで、後のステップの効率を向上させることも可能である。

第１の方法では、図１２に示すように、Ｘ軸方向の長さＸだけでなく、Ｙ軸方向の長さＬを比較の基準とする。シミュレーションパターンＣが設計パターンＡからＸ軸方向に長さＸだけずれている箇所において、この箇所のＸ軸方向に対して垂直なＹ軸方向のずれの長さＬは、長いほどパターンずれの危険度が高いといえる。そこで、長さＬが所定値（例えばデザインルールの最小寸法の１０％）以上ずれているかどうかを条件に追加し、この長さＬが所定値以下の場合は危険度が低いので検証対象外とし、この長さＬが所定値以上の場合は危険度が高いので検証対象にする。そして、この長さＬを利用して、次のＳＴ５において、同じ長さを有する危険点のパターン形状を相互に比較することで、ＳＴ６における同種パターンのグループ分けの効率を向上させることができる。

第２の方法では、図１１に示すように、マーク１２ａの座標を比較の基準とする。この方法は、ＳＴ４で抽出された危険点の箇所のマークに着目し、これらのマークの中から任意のマークの座標を選択し、この選択座標と同じＸ軸上又はＹ軸上に位置するマークを所定数抽出する。そして、同じ座標軸上には同じ形状が配置されていること多いため、次のＳＴ５において、同じ座標軸上に位置する危険点のパターン形状を相互に比較することで、ＳＴ６における同種パターンのグループ分けの効率を向上させることができる。尚、ここで、選択座標のＸ軸及びＹ軸のどちらか一方と同じ座標軸上に位置するパターンを抽出するだけでなく、選択座標のＸ軸及びＹ軸から所定値（例えば３％）ずれている座標軸上に位置するパターンも検証対象として抽出してよい。

第３の方法では、ＳＴ４で抽出した危険点の周囲の状況を基準とする。つまり、あらかじめ設定した範囲（デザインルールの最小寸法の１０％）内に危険点が１つしか存在しない場合は、危険度が低いのでこの危険点は検証対象外とし、危険点が複数存在する場合は、危険度が高いのでこの危険点は検証対象とする。これにより、より危険度の高い危険点のみ抽出することが可能となる。

（２）フォトマスクの作成方法
図１４（ａ）乃至図１４（ｃ）は、本発明の一実施形態に係るフォトマスクの作成方法における各工程の断面図を示す。以下に、フォトマスクを作成する方法について説明する。ここで用いる半導体回路設計回路パターンは、上記（１）半導体集積回路パターンの検証方法に基づいてパターン検証が行われ、危険点がある場合は、その危険点が抽出された箇所について設計データの修正が行われたものである。

まず、図１４（ａ）に示すように、ガラス基板２１上に遮光膜２２が形成されたマスク基板２３を用い、このマスク基板２３上にフォトレジスト２４が塗布される。そして、フォトレジスト２４が設計データを基に露光及び現像され、フォトレジスト２４が設計パターンＡのようにパターニングされる。次に、図１４（ｂ）に示すように、このパターニングされたフォトレジスト２４をマスクとして、遮光膜２２がＲＩＥ（Reactive Ion Etching）等で選択的にエッチングされる。その後、図１４（ｃ）に示すように、フォトレジスト２４が除去される。このようにして、所望の設計パターンＡの形状である露光用のフォトマスク２５が作成される。

（３）半導体集積回路装置の製造方法
図１５（ａ）乃至図１５（ｅ）は、本発明の一実施形態に係る半導体集積回路装置の製造方法における各工程の断面図を示す。以下に、上記（２）フォトマスクの作成方法によって作成されたフォトマスクを用いて、半導体集積回路装置を製造する方法について説明する。

まず、図１５（ａ）に示すように、半導体基板３１上に材料層３２が形成され、この材料層３２上にフォトレジスト３３が塗布される。そして、上述したフォトマスク２５を用いて、フォトレジスト３３に紫外線照射が選択的に行われる。その結果、図１５（ｂ）に示すように、フォトレジスト３３内部の光化学反応により、設計パターンＡが潜像としてできあがる。これを現像によってイメージとして顕在化させることで、図１５（ｃ）に示すように、フォトレジスト３３に設計パターンＡが焼き付けられる。次に、図１５（ｄ）に示すように、パターニングされたフォトレジスト３３を用いて材料層３２がパターニングされた後、図１５（ｅ）に示すように、フォトレジスト３３が除去される。このようにして、所望の設計パターンＡの形状である半導体集積回路装置３４が形成される。

（４）半導体集積回路パターンの検証方法を実現するためのプログラム
図１６は、本発明の一実施形態に係る検証処理装置のブロック図を示す。以下に、上記（１）半導体集積回路パターンの検証方法をコンピュータに実現するためのプログラムについて説明する。

図１６に示すように、検証処理装置４０は、入力部４１と、ＣＰＵ（制御部）４２と、出力部４３と、記憶部４４とを含んで構成されている。検証処理装置４０は、記録媒体４５に記録されたプログラムを読み込み、このプログラムによって動作が制御されるコンピュータによって実現可能である。ここで、記録媒体４５には、上記（１）半導体集積回路パターンの検証方法をコンピュータに実現するためのコンピュータに読み取り可能なプログラムが記憶されている。

従って、上記（１）半導体集積回路パターンの検証方法を実現するコンピュータは、記録媒体４５に記録されたプログラムを読み込み、このプログラムによって動作が制御されることにより、上記（１）半導体集積回路パターンの検証方法の各処理を実現することが可能である。

記録媒体４５としては、例えば、磁気ディスク（フロッピー（登録商標）ディスク、ハードディスク等）、光ディスク（ＣＤ−ＲＯＭ、ＤＶＤ等）、半導体メモリ等があげられる。

尚、プログラムは、記録媒体４５に書き込んで検証処理装置４０に適用することができるだけなく、種々の装置に適用することが可能であり、例えば通信媒体により伝送して各種装置に適用することも可能である。

また、記録媒体４５に記録されたプログラムは、必ずしもこの記録媒体４５に記録されている必要はなく、例えば検証処理装置４０に記録されていてもよい。

上記本発明の一実施形態に係る半導体集積回路パターンの検証方法、フォトマスクの作成方法、半導体集積回路装置の製造方法、及び半導体集積回路パターンの検証方法を実現するためのプログラムによれば、次のような効果を得ることができる。

半導体集積回路パターンは、同じ形状のパターンから成り立っていることが多い。この場合、同じ形状のパターンであれば、パターン検証のシミュレーション結果は同じになるにもかかわらず、従来は、１つの検証エリア内に同種のパターンがあった場合にも、全てのパターンについての検証が行われていた。これに対し、本実施形態では、第２の差分値Ｙが所定値Ｖ２内である同種のパターンでグループ分けをしている（ＳＴ６）。従って、同種のパターンのグループから例えば１つづつ検証箇所を抽出するため、検出箇所の数を低減できる。このため、この検出箇所についての検証を効率的に行うことができる。

また、従来は、大きなパターンに対するエッジの位置ずれも小さなパターンに対するエッジの位置ずれも同等に取り扱っていた。これに対して、本実施形態では、シミュレーションパターンＣと設計パターンＡとの第１の差分値Ｘが所定値Ｖ１以下である場合、すなわち危険度が低い場合は、その箇所は検証の対象外としている（ＳＴ３）。従って、パターン検証における危険点の抽出を効率的に実施でき、危険度の高い箇所のみパターン検証することができる。

また、危険点の検証により抽出された危険点の情報を用いることで、危険点の抽出された箇所について、（ａ）設計データの修正、（ｂ）ＯＰＣのパラメータ変更、（ｃ）ウエハ上での管理ポイント（半導体集積回路装置の製造時における条件出しの際に参照するポイント）の設定が行われる。このため、危険点の情報に応じたフィードバック先を適切に選択することが可能となる。

その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

本発明の一実施形態に係る設計データの作成から半導体集積回路装置の製造までの概略的なフローを示す図。 本発明の一実施形態に係る半導体集積回路パターンの検証方法のフローを示す図。 図２のＳＴ１及びＳＴ２における設計パターンＡ、補正パターンＢ及びシミュレーションパターンＣを示す図。 図２のＳＴ３における第１の差分値Ｘを検出するための方法Ａ）を示す図。 図２のＳＴ３における第１の差分値Ｘを検出するための方法Ｂ）を示す図。 図２のＳＴ３における第１の差分値Ｘを検出するための方法Ｃ）を示す図。 図２のＳＴ３における第１の差分値Ｘを検出するための方法Ｃ）を示す図。 図２のＳＴ３における第１の差分値Ｘを検出するための方法Ｄ）を示す図。 図２のＳＴ３における第１の差分値Ｘを検出するための方法Ｄ）を示す図。 図２のＳＴ５における第２の差分値Ｙを検出するための方法１）を示す図。 図２のＳＴ５における第２の差分値Ｙを検出するための方法２）を示す図。 図２のＳＴ３及びＳＴ４における危険点抽出のための他の条件を示す図。 図２のＳＴ３及びＳＴ４における危険点抽出のための他の条件を示す図。 本発明の一実施形態に係るマスクの作成工程を示す断面図。 本発明の一実施形態に係る半導体集積回路装置の製造工程を示す断面図。 本発明の一実施形態に係る検証処理装置を示すブロック図。

符号の説明

１１…エッジ、１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ…マーク、２１…ガラス基板、２２…遮光膜、２３…マスク基板、２４，３３…フォトレジスト、２５…露光用フォトマスク、３１…半導体基板、３２…材料層、３４…半導体集積回路装置、４０…検証処理装置、４１…入力部、４２…ＣＰＵ、４３…出力部、４４…記憶部、４５…記録媒体。

Claims (12)

1. 処理基板上で所望する半導体集積回路の設計パターンに基づいて補正処理を施すシミュレーションを実施し、前記処理基板上で形成されるシミュレーションパターンを作成する工程と、
   前記シミュレーションパターンと前記設計パターンとを比較し、第１の差分値を検出する工程と、
   前記第１の差分値が前記第１の所定値以上である危険点を抽出する工程と、
   前記危険点のパターン形状をそれぞれ比較し、第２の差分値を検出する工程と、
   前記第２の差分値が第２の所定値内であるパターンを１つのグループとする工程と、
   前記グループ毎のパターンを所定数ずつ抽出し、この抽出されたパターンの危険点の検証を行う工程と
   を具備することを特徴とする半導体集積回路パターンの検証方法。
2. 前記第１の差分値の検出方法は、第１乃至第４の検出方法のいずれかの方法によるものであって、
   前記第１の検出方法は、
   前記シミュレーションパターンのエッジを基準として、このエッジと前記設計パターンとのずれから前記第１の差分値を検出する工程を含み、
   前記第２の検出方法は、
   隣接する前記シミュレーションパターン間の第１の最短距離を求める工程と、
   前記第１の最短距離の箇所における隣接する前記設計パターン間の第２の最短距離を求める工程と、
   前記第１及び第２の最短距離を比較することで前記第１の差分値を検出する工程と
   を含み、
   前記第３の検出方法は、
   隣接する前記シミュレーションパターン間を埋める第１のマークを形成する工程と、
   隣接する前記設計パターン間を埋める第２のマークを形成する工程と、
   前記第１及び第２のマークを比較することで前記第１の差分値を検出する工程と
   を含み、
   前記第４の検出方法は、
   前記設計パターンのエッジを所定間隔で分割して分割エッジを形成する工程と、
   前記分割エッジに少なくともひとつの評価点をそれぞれ設定する工程と、
   前記評価点における前記シミュレーションパターンと前記設計パターンとの第３の差分値を求める工程と、
   前記分割エッジを前記第３の差分値分移動させることで第３のマークを形成する工程と、
   隣接する前記設計パターン間を埋める第４のマークを形成する工程と、
   前記第３及び第４のマークを比較することで前記第１の差分値を検出する工程と
   を含む
   ことを特徴とする請求項１に記載の半導体集積回路パターンの検証方法。
3. 前記第１の所定値は、
   デザインルールの最小寸法の１０％である場合と、
   比較箇所における寸法の２０％である場合と
   を含むことを特徴とする請求項１に記載の半導体集積回路パターンの検証方法。
4. 前記第２の差分値の検出方法は、第１又は第２の検出方法のいずれかの方法によるものであって、
   前記第１の検出方法は、
   前記危険点における前記設計パターン又は前記シミュレーションパターンのパターン形状を相互に比較することで、前記第２の差分値を検出する工程を含み、
   前記第２の検出方法は、
   前記第１の差分値の検出において、隣接する前記シミュレーションパターン間を埋める第１のマークを形成し、隣接する前記設計パターン間を埋める第２のマークを形成した場合、又は、
   前記第１の差分値の検出において、前記設計パターンのエッジを所定間隔で分割して分割エッジを形成し、前記分割エッジに少なくともひとつの評価点をそれぞれ設定し、前記評価点における前記シミュレーションパターンと前記設計パターンとの第３の差分値を求め、前記分割エッジを前記第３の差分値分移動させることで第３のマークを形成し、隣接する前記設計パターン間を埋める第４のマークを形成した場合、
   前記第１乃至第４のマークのいずれかのパターン形状を相互に比較することで、前記第２の差分値を検出する工程を含む
   ことを特徴とする請求項１に記載の半導体集積回路パターンの検証方法。
5. 前記第２の検出方法は、
   前記第１乃至第４のマークのいずれかの前記パターン形状をポリゴンデータとして出力する工程と、
   前記ポリゴンデータの頂点数が同一であり、前記パターン形状を構成する各辺の長さの差分の絶対値の総和が０以上で、かつ前記各辺の長さが所定値以内の差異であることを判定する工程と
   を含むことを特徴とする請求項４に記載の半導体集積回路パターンの検証方法。
6. 前記第２の所定値は、設計の際に使用する最小単位であることを特徴とする請求項１に記載の半導体集積回路パターンの検証方法。
7. 前記危険点を抽出した後、
   前記設計パターンに対して前記シミュレーションパターンが第１の方向にずれている箇所において、この箇所の前記第１の方向と垂直な第２の方向の長さを、前記シミュレーションパターンと前記設計パターンとの比較に用い、前記第２の方向の長さが第３の所定値以上である危険点を抽出する
   ことを特徴とする請求項１に記載の半導体集積回路パターンの検証方法。
8. 前記危険点を抽出した後、
   前記危険点の箇所の座標に基づき、同じ座標軸上に位置する危険点を抽出する
   ことを特徴とする請求項１に記載の半導体集積回路パターンの検証方法。
9. 前記危険点を抽出した後、
   所定範囲内に前記危険点が１つしか存在しない場合は、この１つの危険点は検証の対象外とする
   ことを特徴とする請求項１に記載の半導体集積回路パターンの検証方法。
10. 前記請求項１に記載の前記半導体集積回路パターンの検証方法を用いて検証された回路パターンに基づいて、フォトマスクを形成することを特徴とするフォトマスクの作成方法。
11. 前記請求項１０に記載の前記フォトマスクの作成方法により形成された前記フォトマスクを用いて、半導体集積回路装置を形成することを特徴とする半導体集積回路装置の製造方法。
12. 前記請求項１に記載の前記半導体集積回路パターンの検証方法をコンピュータに実現させるためのプログラム。

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