JP3934719B2 - 光近接効果補正方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は、光又はΧ線露光法に用いられる露光用マスクの製造技術に関し、特に、マスクパターンの設計データの補正(光近接効果補正)を改良し、微細パターン形成に適した縮小投影露光用の光近接効果補正方法と装置、露光用マスクの製造方法、更には光近接効果補正プログラムに関する。
【0002】
【従来の技術】
近年、LSI高集積化が進み、LSIに作り込む素子サイズが微小化するにつれて、リソグラフィ工程における、パターン転写の忠実度が間題になり始めている。より具体的には、マスクの縮小パターンがウェハ上に転写される必要があるが、90゜のはずのコーナが丸くなる、ライン端が短くなる、ラインの幅が太る/細る等の現象を生じる。以降、このような現象を、光近接効果(Optical Proximity Effect)と称する。
【0003】
光近接効果の原因としては、光学的要因(隣合ったパターン間の透過光の干渉)、レジストプロセス(ベーク温度・時間,現像時間他)、基板の反射や凹凸、エッチングの影響等があげられる。このように、光学的要因以外の要因も含まれてはいるが、光近接効果と称されている。パターンの微細化に伴い許容寸法誤差の絶対値が小さくなると、このような光近接効果の影響で許容寸法誤差を越えてしまう場合がある。光近接効果によってパターン忠実度が劣化する間題を防ぐ方法としては、マスクに予め劣化を見込んだ補正を加える方法が主流である。以降、このような処理を光近接効果補正(Optical Proximity Correction)と称する。
【0004】
光近接効果補正の方法を報告した従来例は数多く存在するが、大きく分けて、予め求めておいた補正ルールに基づき補正を行ういわゆるルールベース手法と、露光プロセスに伴う現象をモデル化したシミュレータを用いるシミュレーションベース手法がある。これら2つの手法に関して代表的な従来例を以下に示す。
【0005】
ルールベース手法に属する第1の従来例としては、光近接効果自動補正に関して、Optical/Laser Microlithography VII,Vol 2197 ,SPIE Symposium on Microlithography 1994,p278-293 における Oberdan W.Otto らによる Automated optical proximity correction - a rule-based approach と題する論文及び、第361 ページから第370 ページにおける Richard C.Henderson らによる Correcting for proximity effect widens process latitude と題する論文において、上述したような種々の要因による寸法誤差を考慮してマスクパターンに予め補正を加えておくという方法について述べている。
【0006】
補正後のマスクの形状は、例えばパターンを部分的に太め/細める(図43参照)、コーナを強調するようなパターンをコーナに配置する(図43参照)、限界解像以下の補助パターンがパターンの内外に配置されている(図44参照)等のようになる。尚、図43において、鎖線は、光近接効果補正前のマスクパターンを示し、普通線は光近接効果補正後のマスクパターンを示している。図44において、参照符号Pはマスク遮光部であるパターンを示し、参照符号AFは限界解像度以下である補助パターンを示している。限界解像以下の補助パターンAF(Assist Feature (pattern))の効果としては、輪帯照明との組合せでパターン忠実度が改善したり、ハーフトーン型位相シフトマスクとの組合せでメインパターンのサイドローブが解像されるのを防ぐことが知られている。また、補助パターンの透過光の位相を主パターンの透過光の位相と180°近くずれるように位相部材をどちらかのパターンに対して設けると、主パターンの解像度が向上することも知られている。
【0007】
この従来例による補正の手順としては、予め補正ルールを作成し、ルールに従ってマスクパターンを補正するというものである。例えば、図45中に示すL0,L1,L2,G0,G1,W0,W1,W2のパラメータの組合せで、参照エッジの位置の補正量dEが
dΕ=f(L0,G0,W0,L1,G1,W1,L2,W2)
のように表される。予め種々のL0,L1,L2,G0,G1,W0,W1,W2の組合せでdEを求めてテーブルに登録しておき、補正を行う際は各々の注目点のL0,L1,L2,G0,G1,W0,W1,W2が一致するものをテーブル中で探し、対応するdEを得る。テーブルに含まれていない組合せの場合、テーブルの要素間で補間を行いdΕを得ている。
【0008】
シミュレーションベース手法に属する第2の従来例として、Optical/Laser Microlithography VIII ,Vol.2440 ,SPIE Symposium on Microlithography 1995,p261-269 における Satomi Shioiri らによる Fast optical proximity correction: analytical method と題する論文において光学像シミュレーションを用いた光近接効果補正方法について論じている。マスク上図形の輪郭に沿って幅Δtの狭い長方形を付加する/除去することにより、輪郭上の注目点での光強度が所望通りになるように、Δtの幅を求める。この方法を用いれば、補正点の像強度を計算する時間の数倍で補正が可能であると見積もられる。
【0009】
【発明が解決しようとする課題】
しかし、この種の従来技術にあっては次のような間題がある。
【0010】
ルールベース手法では、予め用意したルールに当てはまらない場合は補間により補正値を求めるため、誤差を生じる可能性がある。また、マスク中の任意のレイアウトについてルールを網羅して求めておくことは非常に手間がかかる。特に2次元的形状の複雑なレイアウトでは、適切なパラメータの設定が非常に難しくなり、またパラメータの種類も多くなる。
【0011】
シミュレーションベース手法では、光学像シミュレーションは非常に時間のかかる計算であり、現状では1〜2cm大のLSΙチップ全域にシミュレーションを行うことは非常に困難であると考えられている。特に、図形が比較的階層的に定義されていないロジックデバイス等においては、階層的に定義されたメモリデバイスの場合と比較して、補正対象となる領域が膨大になり、処理時間の間題は一層深刻である。
【0012】
また、シミュレーションベース手法では基本的に図形の輪郭をずらすだけなので、図45の例で示したような限界解像以下の補助パターンを図形の輪郭から離れた内部や外部に自動生成することができない。
【0013】
このように従来、マスクデータ作成のための光近接効果補正の技術として、ルールベース手法やシミュレーションベース手法があるが、ルールベース手法ではルールに当てはまらない場合に誤差を生じる可能性があり、シミュレーションベース手法では多大な時間がかかる問題がある。
【0014】
次に、デバイスにおける活性ゲートに注目した従来例及び問題点の説明を行う。
【0015】
LSIにおいて、デバイス中ロジック部分のゲート層については、活性ゲート部分の幅の寸法精度がデバイスの性能(スピード等)に大きな影響を与える。このため、非常に高い寸法精度が要求され、精度良い光近接効果補正が必要とされる。また、このロジックゲートのレイアウトは、一般にその幅に対し、長さが十分に長いという特徴を持っている。従って、ロジックゲートの光近接効果補正は、その長さ方向を無視して、幅方向の一次元にのみ注目して補正を行う場合が多い。
【0016】
光近接効果補正をロジックのゲートに適用した第3の従来例に関しては、 Photomask Technology and Management, SPIE Vol.2322, p229-238(1994) における Lars.W.Liebmann らによる Optical Proximity Correction, a First Look at Manufacturability と題する文献において述べられている。この第3の従来例では、64MビットDRAMのロジックゲートに関し、その幅方向を光近接効果補正している。
【0017】
この光近接効果補正手順を図46を参照して説明する。図46においては、左肩上がりの斜線部はゲート配線層を、右肩上がりの斜線部は拡散層を、ドッテッドエリアは活性ゲートを、太線部は補正対象エエッジを示している。ゲート配線層の図形のうち、活性ゲートを含む辺(エッジ)を抽出する。活性ゲートのエッジ1について最近接する図形とスペースを測り(B)、スペースの大きさに応じたバイアス量分、エッジを移動する。図46における左側のエッジ2を補正対象エッジとする場合は、Dの大きさに応じたバイアス量分、エッジを移動する。隣接図形とのスペースとバイアス量の関係は下記の表1に示すようなテーブル形式で予め求めておき、テーブルを参照しながら補正対象エッジを移動する。
【0018】
【表1】
【0019】
第4の従来例として、 Proceedings of Microlithography Digest of Papers , 286-287(1995) における Eiichi Kawamura らによる Simple Correcting Method of Optical Proximity Effect for 0.35 μm Logic LSI's と題する文献において、ロジックデバイスのゲート幅の補正に関して述べられている。注目するエッジに関して、隣接する図形とのスペースに応じたバイアスを付加するという点で基本的に前記第3の従来例と同様の方法である。
【0020】
相違点としては、隣接するパターンの角の位置に従いエッジを分割して、それぞれのエッジ毎に、隣接パターンとのスペースの大きさに応じたバイアス量分エッジを移動する。図46においては、補正対象エッジ1を3つに分割し、S1,S2,S3について、それぞれA,B,Cの大きさに応じたバイアス量をテーブルから求め、エッジをバイアス量分移動する。
【0021】
その他、前記第1の従来例における、 Oberdan W.Otto らによる Automated optical proximity correction-a rule-based approach では、一次元の光近接効果補正手法について述べられている。
【0022】
図47に示されるように、注目エッジのバイアス量dEは、一次元方向のライン/スペースのパラメータ(L0,G0,L1,G1,L2,G2,L3,G3…)の関数として表される。この場合、一般に注目エッジから遠いパラメータ程バイアス量に対する寄与は小さくなる。つまり、パラメータの数が多いほど、精度良くdEを表すことができる。この第1の従来例では、パラメータセットに補正量を対応させたテーブルを補正処理を行う前に予め用意しておき、補正処理中に一致するパラメータセットがテーブルに見つからない場合、パラメータセット間で補間を行って補正量を得ている。
【0023】
前述した、第3の従来例、第4の従来例、及び前記第1の従来例における一次元の光近接効果補正においてける問題点を図48(a)〜(c)用いて説明する。
【0024】
図48(a)〜(c)に示されるのレイアウトをそれぞれ市販のプログラムを使用して光近接効果補正を施したところ、注目エッジ(1),(2),(3),(4) に関し、下記の表2のような最適バイアス量が得られた。この時の露光やマスクの条件としては、被覆率2/3の輪帯照明、σ0.6、NA0.57、波長365mm、振幅透過率0.223607のハーフトーンマスクである。
【0025】
【表2】
【0026】
図48(b)に示されるマスクを前記第3,第4の従来例の方法により光近接効果補正した場合を考えてみる。第3,第4従来例は注目点と隣接する図形の距離に応じたバイアス量を適用している。従って、まず図48(a)に示されるレイアウトから隣接するスペースが0.525μmの場合のバイアス量は0.012μmであるというルールを決め、隣接するスペースが0.525μmのエッジには全てこの0.012μmというバイアス量を適用してしまう。
【0027】
図48(b)に示されるエッジ(1) に関しては、0.012μmのバイアス量が最適であるが、(2),(3),(4) のエッジは右側の大きなパターンの影響を受け最適なバイアス値は0.012μmではないことが表2から読みとることができる。つまり、一定のライン/スペースが並んでいる場合には隣接するスペースに応じたバイアス量を付加すれば十分であるが、スペースやラインの幅が変化する場合には前記第3,第4の従来例のような方法では補正の精度が十分でないという問題がある。
【0028】
一方、第1の従来例における一次元方向の光近接効果補正について考える。この方法は第3,第4の従来例の方法とは違いパラメータの数を増やす、つまり注目エッジから遠いラインやスペースまで考慮に入れることにより補正の精度を上げることが可能であり、上述した問題点は回避可能である。
【0029】
そこで、例えば図48(b)に示されるエッジ(2) を十分な精度で補正できるようにdE=f(L0,G0,G1,L1,L2,G2,G3,L3,L4)のパラメータを設定し、バイアス量を対応させる。この9つのパラメータを用いれば、表2と同等の精度のバイアス量を得ることが可能である。しかし、表2の図48(b),(c)の項目が一致していることからも分るようにL2が6.1μm以上という大きな値の場合、L2より右のレイアウトの違いはバイアス量に影響していない。つまり、注目エッジ(2) に関してL2より右のパラメータは不必要であることが分かる。
【0030】
一般に、ある注目点のバイアス量に対する他の点からの寄与は、光学条件、レイアウト、2点間の距離で決定され、注目点から離れている点からの寄与は無視できる。反対に、注目点から十分に近い距離にある点は、注目点のバイアス量に寄与し、以降、このような距離にある領域を「光近接効果の及ぶ範囲」と呼ぶことにする。
【0031】
即ち、第1の従来例における一次元方向の光近接補正の問題点は、パラメータが少な過ぎれば前記第3,第4の従来例と同じような理由で精度が不十分となるし、精度を保証するためにパラメータを多くし過ぎれば光近接効果の及ぶ範囲外の図形までも含み、ルール算出では余計な時間がかかり、パラメータにバイアス量を対応させたテーブルも不必要に大きくなってしまうことである。
【0032】
さらに、第1の従来例の問題点として、補正処理に先立ち補正テーブルを用意するということがある。任意のレイアウトに対して補正テーブルを用意することは膨大な労力を要し、テーブルのデータも大きくなる。さらに、補正テーブル中にパラメータセットが一致するものが存在しない場合、パラメータセット間で補間処理を行うが、補間において誤差が生じる可能性もある。
【0033】
次に、2次元の光近接効果補正に係る従来技術と問題点を説明する。
【0034】
設計データに対し自動的に光近接効果補正を行う方法は、前述したように2種類に大別される。シミュレーションベース手法は光学像シミュレーシヨンに時間がかかるため大規模レイアウトデータを扱う実用には適さず、ルールベース手法の方がより現実的であると考えられる。
【0035】
再度、前記第1の従来例を説明する。前記第1の従来例においては、入力設計パターンの輪郭を分割し、分割された線分の中心に補正対象点を設定する(図49参照)。図49において白ぬきの丸印は補正対象点を示し、分割に際しては、周囲の一次元配置の変化する部分でエッジを分割する他、コーナ周辺も分割する。補正対象点に対して、周囲の状況に応じて1次元、1.5次元、2次元のいずれのルールを適用するかを選択する。1次元、1.5次元は通常のエッジ部分に適用するルール、2次元はコーナ周辺に適用するルールである。それぞれの補正対象点に対して、選択された次元の補正テーブルを参照して補正を行う。
【0036】
ルールベース手法に属する第5の従来例として、Photomask Technology and Management, Vol.2322 における David M. Newmark らによる Large Area Optical Proximity Correction using Pattern Based Corrections と題する論文がある。この第5の従来例では、補正対象のコレクションゾーンとその周囲の光近接効果の及ぶ範囲に設けたバッフアゾーンとから構成される近接効果補正ウインドウ(図50参照)を移動させることにより補正を進める。近接効果ウインドウの移動の方法としては、その中心がパターンのコーナとエッジの中心におかれるように移動すると効率が良いとしている(図51参照)。図51における白ぬきの丸印が近接効果ウィンドウの中心位置である。
【0037】
特にコンタクトホールのルールベース補正に関する第6の従来例としては、日本特開平8−254812号公報に、ホールパターンの配置された周期に応じてホールパターンの縦と横の寸法比を補正する方法が示されている。本従来例ではホールパターン配置の一次元方向のピッチPxの関数としてホールパターンの縦横比が決定される。2次元方向に周期的に配置されたコンタクトホールに関しては、この方法が使えなくなるため、2次元方向のピッチPyは光近接効果の及ぶ距離より大きく3λ/NA以上とすることが好ましいとしている。
【0038】
このような従来技術の問題点を説明する。
【0039】
前記第1の従来例ではエッジを分割して設定された補正対象点の数だけテーブル参照を行うことになり、前記図49では20箇所に関してテーブル参照を行う。また、エッジを分割した上で処理を行うので、ライン端に特定の補正処理を施す、コンタクトホールに特定形状の補正処理を施すといった、図形の一部分または全体の形状に応じた補正を行うことが出来ない。
【0040】
第5の従来例では、固定サイズの光近接効果ウィンドウを移動しながら補正を進めるため、図51に示される図形aでは例えば4回重複して補正が行われ、図形bにおけるb−1、b−2等の辺でも2回重複して補正が行われることになる。第6の従来例では、2次元的に配置されたコンタクトホールや非周期配置のコンタクトホールに対応することが出来ない。
【0041】
更に、2次元の光近接効果補正に係る従来技術とこの問題点を説明する。
【0042】
ルールベース補正法の例としては、Automated optical proximity correction, a rules-based approach, SPIE vol.2197,p302 (1994) がある。この第7の従来例では、パターン配置をパラメータ(主に一次元方向にわたってのパターン幅・間隔・長さ)で記述し、この配置における補正値を記述したテーブルを予め持ち、補正処理の際にはこのテーブルを参照して補正するというものである。このルールベース補正法では、2次元にわたる補正データテーブルの記述方法や参照方法に簡便な方法が確立・認知されておらず、現在一般には主にシミュレーション(モデル)ベース補正法について検討されている。
【0043】
シミュレーションベース補正法に関して、IEEE Trans.Electron Devices, Vol.38,no.12,p2599-(1991)に記載された第8の従来例では、リソグラフィーモデルに光学像を用いている。具体的には、マスクパターンを入力図形として光学像シミュレーションを行い、所望パターンからの光学像のずれ量を計算し、ずれ量分マスクパターンのエッジをずれとは反対方向に移動(補正)する。上記の操作を繰り返し行うことにより、光学像を所望パターンに近づけていく。
【0044】
また、モデルにプロセス条件を全て取り込んで補正を行う例としては、次のような報告がある。即ち、あるプロセス条件においてテストパターンをウェハに転写した結果から、光学像、現像やエッチングなど全工程を通してのモデル(ビヘイビアーモデル)を作成し、本モデルに基づいて補正値を算出するという手法である(例えば前記文献SPIE vol.2197 のp371)。シミュレーションベース補正法に関しては、他にも多数の文献報告がされている。
【0045】
上記のようなマスクパターン自動補正技術を大領域のマスクパターンに適用する際には、計算機の処理速度と記憶容量が有限であることから、補正を要する大領域のマスクパターンの全領域を一括して計算し補正する方法は現実的ではない。効率良くハードウェア資源を用いるためには、当該マスクパターンを補正処理に適した領域に分割し、その領域に対してモデル又は補正ルールに基づいた補正処理を施す方法が、容易に考えられる。
【0046】
分割補正処理に関し、図52を参照して説明する。図52において、P0 は設計パターンを、P1 は補正パターンを、Aは被補正領域を、A′は被補正領域周辺の分割領域を、aは補正完了領域を、Auは未補正領域を示している。設計パターンP0 を分割して得た被補正領域の一つをAとし、仮にこの領域A内のみを光近接効果被計算領域かつ被補正領域としたとする。すると、隣接する分割領域A′内に含まれるパターンからの光近接効果を全く無視してしまうため、このようにして得た補正処理後の分割領域aを結合して補正完了マスクパターンを作成しても、不適切な補正が施される結果となってしまう。特に、この不適切な補正はAの境界付近のパターンで顕著であることが予想される。
【0047】
このような不適切な補正を防ぐために、前記文献SPIE vol.2197 のp348 には、被補正領域の周囲にバッファ領域を付加する手法が提案されている。この手法の概略を図53に示す。即ち、設計パターンP0 から分割して切り出した被補正領域Aの周囲に、被補正領域に光近接効果が及ぶ範囲をバッファ領域Bとして付加し、被補正領域にバッファ領域を加えた範囲を光近接効果被計算領域Cとする方法である。補正値を得るために要する計算は光近接効果被計算領域で行い、本計算結果に基づき得られた補正解のうち、被補正領域についての補正解を補正マスクパターンP1 へ戻し、次の被補正領域の計算へと進む。図53において、BはAのバッファ領域であり、Cは近接効果被計算領域であり、cは補正完了近接効果被計算領域であり、bはcのバッファ領域部分であり、aは被補正領域の補正解である。
【0048】
図54(a),(b)は、図53のA近傍を拡大した図であり、被補正領域Aは補正完了領域( (1)〜(4) )、及び未補正領域( (5)〜(8) )に囲まれている。図54(a)は従来の補正法における被補正領域とバッファ領域を示し、図54(b)は実際の被補正領域とバッファ領域とを示している。図54(a)に示すように従来法では、光近接効果被計算領域として補正装置に入力される図形は、マスクパターン全領域の補正の進行度に関わりなく、被補正領域A、バッファ領域B共に、未補正の設計パターンである。このため、各被補正領域におけるバッファ領域内のパターンは、補正進行上は補正完了パターンb及び未補正パターンBとなるっているはずである。それにも拘らず、各光近接効果被計算領域の補正計算の際には全て未補正のパターンBをバッファ領域として入力するため、バッファ領域内のパターンが補正前後で大きく異なる場合には、被補正領域内で正しい補正解を得ることができない。
【0049】
また、図55は被補正領域A1〜A4に分割された被補正マスクパターンの分割辺近傍の拡大図で、被補正領域とバッファ領域の組み合わせにより、各領域が何回重複して補正計算されるかを示した図である。Lb はバッファ領域となる範囲であり、S1〜S4は補正計算を1回〜4回行う領域を示す。図55に示されるように、補正計算は各被補正領域毎に光近接効果被計算領域全域にわたるため、バッファ領域となる領域に関しては全て未補正パターンを重複して2回(S2)から4回(S4)補正計算・図形処理をすることになり、多大な計算時間を浪費することになる。
【0050】
大領域のマスクパターンを分割して分割領域毎に補正をしていくにあたり、従来法ではバッファ領域として補正計算に入力する図形群を未補正図形群としている。
【0051】
この方法の第1の問題点としては、既に補正計算を完了し補正解が算出された領域についても未補正のパターンをバッファ領域として光近接効果被計算領域に取り込むため、実際に全分割領域補正操作終了後に配置されるパターンと補正処理の分だけ異なるパターンがバッファ領域に入力されてしまう。このため、真の補正解からの誤差が生じてしまう。また、第2の問題点として、大領域のマスクパターンを分割して補正する際、バッファ領域については重複して計算を行うため、無駄な計算を行う。
【0052】
この発明は前記実情に鑑みてなされたものであり、近接効果補正のための計算時間の短縮及びパターン精度の向上をはかり得る光近接効果補正方法及び装置を提供することを目的とする。特に、ルールベース手法のみを適用した場合に比べて補正の精度が高く、シミュレーション手法のみを適用した場合に比べて処理を簡略化し、光近接効果補正を良好に行うことのできる光近接効果補正方法及び装置を提供することを目的とする。
【0060】
【課題を解決するための手段】
この発明に係る第1の光近接効果補正方法は、LSIパターン形成工程におけるパターン忠実度を制御するための光近接効果補正方法であって、マスクパターン上の第1領域について、各々のパターンとその周辺のレイアウトに対応して予め求めておいた補正値を用い、前記第1領域の設計データに対して第1の補正を行うステップと、前記マスクパターン上の前記第1領域を除いた領域について、マスクの露光プロセスをシミュレートして補正量を算出してこれを用い、前記第1領域を除いた領域の設計データに対して第2の補正を行うステップを具備することを特徴とする。
【0061】
この第1の光近接効果補正方法では、補正対象デバイスがキャッシュメモリを搭載した中央演算処理装置である場合、キャッシュメモリ以外の領域については第1の補正を行い、キャッシュメモリ部分については第2の補正を行うようにしても良い。
【0062】
又、補正対象がゲート配線層に定義された図形で、拡散層と重なりを持つ辺が、その隣合う平行な辺と定められた第1のしきい値以内の距離にあるか、又は該辺の長さと該距離の比が定められた第2のしきい値以上であるといういずれかの条件を満たす場合、該辺を辺と垂直方向に動かすことにより補正するようにしても良い。
【0063】
これによれば、ルールベース補正とシミュレーションベース補正を組み合わせて行うことにより、両補正方法の利点を組み合わせることが可能である。即ち、ルールベース補正を行うことにより、シミュレーションベース補正では通常発生することができない補助パターンを作成することができ、処理速度も速く、分割したくない図形のエッジを分割することなく補正することが可能である。
【0064】
−方、ルール補正のルールを任意のレイアウトに対して用意しておくことは効率が悪く、また全てのレイアウトがルールで網羅されるか保証は無いが、ルールに当てはまらない部分はシミュレーションベースで補正すれば、任意の2次元レイアウトを補正可能である。また、ルールに合致しない部分のみをシミュレーションベース補正することにより、時間のかかるシミュレーションベース補正の領域を最小限に絞ることが可能である。
【0065】
この発明に係る第2の光近接効果補正方法は、LSIパターン形成工程におけるパターン忠実度を制御するための光近接効果補正方法であって、設計パターンの辺上に補正対象点を設定するステップと、前記補正対象点に関して、前記補正点が位置する辺とは垂直方向で、且つ前記補正対象から光近接効果の及ぶ範囲に存在する図形の1次元配置を求めるステップと、1次元配置と、これに対応する補正量を記憶するための補正テーブルを参照するステップと、前記求められた1次元配置が前記補正テーブルに記憶されていない場合、前記1次元配置と同一のラインアンドスペース配置で辺の長さ方向には十分に長いトレーニングデータを作成するステップと、前記作成されたトレーニングデータを光近接効果補正して前記補正対象点に関する補正量を求めるステップと、前記1次元配置と求められた補正量とを補正テーブルに追加登録するステップと、前記求められた1次元配置が、前記補正テーブルに記憶されている場合は対応する補正量を読み出すステップと、前記求められた補正量、または前記読み出された補正量のいずれかに応じて前記補正対象点を含む辺を補正するステップとを具備することを特徴とする。
【0066】
また、前記追加登録するステップは、追加する前記1次元配置と対応する前記補正量と共に、前記補正対象点の位置座標を前記補正テーブルに追加登録し、前記第2の光近接効果補正方法は、更に、前記補正テーブルから補正対象点の位置座標を読み出すステップと、前記読み出された補正対象点の座標から光近接効果の及ぶ範囲の補正後のマスクパターンにおける図形の1次元配置を求めるステップと、求められた1次元配置と同一のラインアンドスペース配置で長さ方向には十分に長いトレーニングデータを補正後トレーニングデータとするステップと、この補正後トレーニングデータに対し、露光プロセスのシミュレーションを施すステップと、シミュレーション結果における補正対象点と、補正前のトレーニングデータにおける補正対象点とのずれを算出し、これにより前記補正対象点を検証するステップとを具備するように構成しても良い。
【0067】
この光近接効果補正方法によれば、設計パターンの辺上に設定された補正対象点に対し、その補正対象点から1次元方向に光近接効果の及び範囲のレイアウトに応じた補正が行われるため、精度の良い補正を行うことが可能となる。また、補正処理中に、補正テーブルに載っていないレイアウトを見つけた時点で、そのレイアウトに関しトレーニングデータを作成して補正量を算出するので、予め補正テーブルを作っておく必要がなく、補正テーブルも必要十分な大きさとなる。
【0068】
また、トレーニングデータと補正点座標の対応から、補正後のトレーニングデータを得、補正後のトレーニングデータを露光プロセスのシミュレータに入力してシミュレーションを行い、シミュレーション結果と補正前のトレーニングデータにおける補正対象点のずれを計算することにより、光近接効果補正が正しく行われたかを検証することが可能である。
【0069】
この発明に係る第3の光近接効果補正方法は、LSIパターン形成工程におけるパターン忠実度を制御するための光近接効果補正方法であって、被補正パターンの外接矩形、または被補正パターンを光近接効果の及ぶ距離分リサイズしたレイアウトのいずれかをパターンマッチング領域と設定するステップと、前記設定されたパターンマッチング領域のレイアウトを索引とし、パターンマッチング領域と、このパターンマッチング領域に含まれる被補正パターンの補正パターンとを記憶するための補正テーブルを参照するステップと、前記パターンマッチング領域のレイアウトが前記補正テーブルに記憶されていない場合、前記パターンマッチング領域を光近接効果補正して被補正パターンの補正パターンを求めるステップと、前記パターンマッチング領域のレイアウトと前記求められた補正パターンとを前記補正テーブルに追加登録するステップと、前記パターンマッチング領域のレイアウトが前記補正テーブルに記憶されている場合、対応する補正パターンを読み出すステップと、前記求められた補正パターン、または前記読み出されたパターンのいずれかに従って前記設計パターンを補正するステップとを具備することを特徴とする。
【0070】
この発明に係る第4の光近接効果補正方法は、LSIパターン形成工程におけるパターン忠実度を制御するための光近接効果補正方法であって、被検証パターンの外接矩形、または被検証パターンを光近接効果の及び距離分リサイズしたレイアウトのいずれかを検証パターンマッチング領域と設定するステップと、前記検証パターンマッチング領域のレイアウトを索引とし、検証パターンマッチング領域と、この検証パターンマッチング領域に対してプロセスシミュレーションが施された結果とを記憶するための検証テーブルを参照するステップと、前記検証テーブルに前記検証パターンマッチング領域のレイアウトが記憶されていない場合、前記パターンマッチング領域に対してプロセスシミュレーションを施すステップと、前記プロセスシミュレーションの結果を、前記パターンマッチング領域と共に、前記検証テーブルに追加登録するステップと、前記検証テーブルに前記検証パターンマッチング領域のレイアウトが記憶されている場合、前記検証テーブルから対応するシミュレーション結果を読み出すステップと、前記求められたシミュレーション結果、または読み出されたシミュレーション結果のいずれかを用いて、前記被検証パターンと、前記シミュレーション結果に含まれる被検証パターンとのずれを算出し、これにより前記被検証パターンを検証するステップとを具備することを特徴とする。
【0071】
本発明による光近接効果補正方法では、被補正パターンに対応するパターンマッチング領域のレイアウトを抽出して、パターンマッチング領域のレイアウトを索引として補正済みパターンを対応させた補正テーブルを参照する。該パタ一ンマッチング領域のレイアウトが載っている場合は対応する補正パターンを得る。載っていない場合は該パターンマッチング領域を光近接効果補正して被補正パターンの補正パターンを得、該パターンマッチング領域と補正パターンの対応関係を補正テ一ブルに追加する。
【0072】
このような光近接効果補正方法によれば、図形ごとにパターンマッチング領域を設定し、パタ一ンマッチング領域ごとに補正テーブルを参照するので、図形を予め分割したり、補正対象点を設定する必要がない。また図形ごとに補正テーブルを参照するので、テーブル参照回数を最小にすることが出来る。パターンマッチング領域内の他層の情報も取り込むことが出来、他層との相関関係で生じる光近接効果を補正することが可能である。また、他層を同時に補正することも可能である。
【0073】
更に、被補正パターンがコンタクトホールの場合、セリフ等を付加することなく単純な形状で光近接効果補正を行うことが可能であり、マスク作成が容易になる。また、従来方法と比べ、非周期配置や2次元的に配置されたコンタクトホールに対しても光近接効果補正が可能になる。
【0074】
光近接効果の検証処理では、同一のパターンマッチング領域を持つ図形に関しては一回だけブロセスシミュレーシヨンを行えば良いので効率が大幅に向上する。
【0075】
ここで、前記第1〜第3アスペクトによる効果を改めて説明する。先ず必要十分な補正テーブル(または検証テーブル)が随時作成される。
【0076】
例えば、ルールベース手法で用いられるテーブルは、予め用意する必要があるため、L&S(ライン and スペース)等の普遍的な(一般化された)パラメータに対し、補正値が対応されている。
【0077】
一方、本願では、1次元であっても、2次元であっても、対象とするレイアウトに含まれる全てのパターンの配置が抽出されている。従って、本願による補正テーブルを解析することにより、前記レイアウトの傾向を認識することができる。又、検証テーブルによれば、補正した場合であっても、エラーが許容範囲内に治められない配置を検出することが可能となり、この検出された配置を設計禁止の配置として設計者にフィードバックすることもできる。
【0078】
更に、テーブルに含まれるそれぞれの配置がレイアウト中に幾つ含まれるかをカウントすることにより、含まれる個数の多い配置に光学条件を適合させるという更なる利用も可能となる。更に、テーブルに載っている特定の配置を、人手等で加工したものと交換することも可能である。
【0079】
この発明に係る第5の光近接効果補正方法は、LSIパターン形成工程におけるパターン忠実度を制御するための光近接効果補正方法であって、前記マスクパターン中の被補正マスクパターンを所定の大きさの被補正領域に分割するステップと、分割された被補正領域から一つ選択し、この選択された被補正領域の周囲にバッファ領域を付加して光近接効果被計算領域を設定するステップと、前記光近接効果被計算領域に関してリソグラフィー工程の全部又は一部をモデル化したシミュレータの計算結果、若しくは予め用意した補正ルールに基づいて光近接効果補正を施すステップと、前記光近接効果被計算領域についての補正が終了後、前記光近接効果被計算領域中の前記被補正領域における補正結果を取り出し、この補正結果を被補正マスクパターン中の前記被補正領域の補正結果として獲得するステップと、前記光近接効果補正計算領域を設定するステップにおいて、光近接効果被計算領域内のバッファ領域中に、既に被補正領域として補正を完了した領域が含まれる場合、前記バッファ領域中の補正完了領域について、前記マスクパターンの代わりに補正完了後のパターンを用いて光近接効果補正が行われるように前記光近接効果補正実施ステップを制御するステップとを具備することを特徴とする。
【0080】
前記光近接効果ステップは、前記バッファ領域中の前記補正完了領域に対しては、光近接効果補正を施さないようにしても良い。
【0081】
このような光近接効果補正方法及び装置では、入力された分割被補正領域について、当該領域の周囲に光近接効果の及ぶ範囲を考慮したバッファ領域が設定される。このとき、被補正領域とバッファ領域を合わせて光近接効果被計算領域と設定する。バッファ領域については、補正完了領域と重複するか否かを判断し、重複しない領域については未補正図形群を、また重複する領域については補正完了図形群を、補正処理における初期入力図形群と設定する。これにより、光近接効果被計算領域について、補正解に近いパターンを初期入力図形として補正計算を開始することができる。
【0082】
次に、モデル計算その他の方法により光近接効果被計算領域における各図形及び図形群に対する補正値又は補正図形を算出し、これらの補正値又は補正図形に従って各図形及び図形群を補正する図形処理を行う。この処理において、バッファ領域に含まれ、初期入力が補正完了図形群であった領域については、本図形処理中に初期入力図形をそのまま使い、補正計算・図形処理を省略する。これにより、不要な図形処理操作及び計算を回避することができ、高速に補正解を得ることができる。上記処理は設計データ上で行ってもよく、またデータ変換等の加工処理を施した後のデータに対して行ってもよい。
【0083】
【発明の実施の形態】
以下、図面を参照して本発明の各実施の形態を説明する。
【0084】
先ず、図1に、本発明の第1の実施の形態に係わるマスクの光近接効果補正の概略手順を示す。補正対象データが入力されると、該データ中で各々パターンとその回りのレイアウトに対応して予め求めておいた補正値を用いて補正(以下ルールベース補正と称する)を行う部分と、シミュレータに基づき補正量を算出して補正(以下シミュレーションベース補正と称する)を行う部分とに分別される(ステップS1,S2)。
【0085】
例えば、中央演算処理装置のゲート配線のゲート層に対し光近接効果補正を行うことを考える。中央演算処理装置の概略レイアウトは、図2に示すような構成となっている。図中の参照符号101はキャッシュメモリ、参照符号102は浮動小数点演算ユニット、参照符号103は整数演算ユニットである。パターンの特徴としては、キャッシュメモリ中は平行な辺が長い多角形が少なく、反対にそれ以外の領域は平行な辺の部分が長い多角形が多いという違いがある。ゲートパターンにおいては、拡散層と重なりを持つ活性ゲートの幅が回路の電気的特性上極めて重要であり、平行な長い一対の辺間の距離の寸法精度がより重要となる。−方、キャッシュメモリ中のゲート層のパターンは全体的にパターンの忠実度が向上することが必要である。
【0086】
そこで、このような違いを利用して、メモリ中のゲート層にはシミュレーションベースの補正を行い(ステップS3)、それ以外の部分のゲート層には活性ゲート幅のみに注目したルールを用いたルールベース補正を適用する(ステップS4)。この後、分割された、それぞれ光近接効果補正が施された領域が統合される(ステップS5)。中央演算処理装置のレイアウト中にメモリが占める面積は数10%以上あるが、階層化されているため、補正対象の面積は延べ面積と比較してずっと小さく、速度の遅いシミュレーションベース補正を行うことが可能である。シミュレーションベース補正は、従来例で説明したような光学像のシミュレータを用いるか、或いは露光プロセスまで含めたシミュレータを用いて行えばよい。ルールベース補正の方法について、以下に具体例を述ベる。
【0087】
ここでは最も簡単な例として、注目エッジから隣接パターンまでの距離に応じて補正を行うことにする。まず最初に下記の表3に示すようなテーブルを用意する。なお、補正ルールは、露光波長=365nm、NA=0.5、σ=0.7、ハーフトーンマスク(透過率5%,位相差180°)とし、補正値は注目エッジをエッジと垂直方向に補正する距離、+は注目エッジのあるパターンを太くする方向、−はその反対方向である。
【0088】
【表3】
【0089】
補正値は表3中に示す露光やマスクの条件下で求めたものであり、露光条件が変われば新しく求める必要がある。テーブルを用意した後、例えば図3に示すレイアウトを各ラインの幅方向についてのみ補正することにする。ラインの長辺の中点に注目点を設定する。まず、P1の注目点に関しては、隣接するパターンは2μm以上離れている。従って、表3から補正値は−0.03μmと読みとられ、注目点P1上の辺をパターン内側(紙面に向かって左)に移動する。また、注目点P2に関しても隣接する図形が2μm以上離れているので補正値は−0.03μmで、今度は注目点P2上の辺をパターンを内側に移動する。短辺については、長辺が移動した分だけ延長/短縮する。P3〜P10の点に関しても同様の処理を行う。
【0090】
この例では、注目点から隣接するパターンまでの距離が全てテーブルに載っているが、載っていない場合は、そのような距離の注目点に関するシミュレーションベース補正を行い補正値を得る。そこで得た補正値は、新たにテーブルに追加する。以上のルールベースの補正は、テーブルを参照するだけで補正値を求めることが可能なので、シミュレーションベースで補正値を求める方法と比べて速度が格段に速い。
【0091】
このようにこの第1の実施の形態によれば、キャッシュメモリ以外の領域についてはルールベース補正を行い、キャッシュメモリ部分についてはシミュレーションベース補正を行うことにより、ルールベース補正を単独で用いた場合のように予め用意したルールに当てはまらない部分で誤差が生じたり、シミュレーションへー巣補正を単独で用いた場合のように多大な時間を要することもない。従って、光近接効果補正を短い処理時間で誤差無しに行うことができる。これは、光又はX線露光法に用いるマスクを製造する際のマスクデータ作成に適しており、特に微細パターン形成のための縮小投影露光用マスクの製造に最適である。
【0092】
次に、この発明の第2の実施の形態を図4〜図5を参照して説明する。
【0093】
先ず、ゲート配線層及び拡散層が入力される(図4のステップS11,図5(a))。続いて、図形演算(論理積)等を用いて、ゲート配線層の多角形の各辺のうち、拡散層と重なりを持つものを抽出する(ステップS12)。図5(a)〜(c)においては、斜線部がゲート層であり、ドッテッドエリアが拡散層である。さらに、それらの辺のうち、同一図形内に平行な辺があり、かつ以下のいずれかの条件を満たす場合に該辺を補正対象とする(ステップS13、図5(b))。それらの条件とは、−対の平行な辺の距離がある定められた第1のしきい値以下であるか、長さと距離の比が第2のしきい値以下であるかというものである。これら補正対象の辺を図5(b)において、太線で示す。
【0094】
図5(a)〜(c)に示される例では前者の条件を用い、しきい値を0.3μmとしている。前者の条件を用いれば、精度のより厳しいゲートのみを抽出して補正することが可能である。後者の条件では、線幅に対して長さが長いゲートを抽出することが可能である。長さの長いゲートは、その長辺を1次元のルール(長辺と垂直方向の図形配置に関して補正値を対応させたルール)に基づき補正するのに適している。
【0095】
処理対象の辺を抽出した後、それぞれの辺に対して、辺と垂直方向に存在する図形の配置に関して補正値を対応させたテーブルを参照して補正値を得る(ステップS14)。−番簡単なテーブルの形式は、前記表3と同様の隣接する図形との距離の関数として補正値を定めたものである。続いて、補正値に基づき辺を移動する(ステップS15、図5(c))。勿論、移動した辺と整合をとるようにその他の辺も延長/短縮する。図5(c)においては、補正対象の辺について、隣接する図形を探索する方向を矢印で、補正パターンを太線で示す。
【0096】
次に、この発明に係る第3の実施の形態を図6,図7及び図8を参照して説明する。
【0097】
先ず、処理対象領域が入力される(図6(a),(b)のステップS21,S31、図6(a))。続いて、用意されたルールテーブルに基づき、ルールに合致する部分のみ補正を行う(ステップS22,S32、図7(b))。この例で用いたルールテーブルは、下記の表4に示す。なお、補正ルール及び表中の意味は前記表3と同じである。
【0098】
【表4】
【0099】
注目エッジと隣接パターンの距離に応じて、テーブル中の補正値を適用する。表4に示されるように隣接パターンとの距離が大きい場合(本例では2.5μmより大きい場合)は、限界解像以下の補助パターンAF(図7(b)参照)を配置するようなルールが含まれる場合もある。前記図7(b)においては、補助パターンをAF、通常のルールによる補正パターンをCPとして示している。また、このルールの他にパターン角に補助パターン(serif )を配置するようなルールを使用することも可能である。
【0100】
ルールに合致する部分のみを補正した後、シミュレーションベースの補正を行う。この際、2通りの方法が考えられる。第1はルール補正後の全領域をシミュレーションベースで補正する方法(ステップS23)である。この方法の利点は、ルール補正結果が完全なものでなくても、シミュレーションベース補正でさらに補正が可能なこと、最適レイアウトにより近いマスクレイアウトから補正を開始するので、シミュレーションベース補正において、解を見つけ易く、また解の精度が高くなることである。
【0101】
第2の方法は、図6(b)、図8(c),(d)に示されるようにルールに合致しなかった部分のみをシミュレーションベース補正における補正点とするという方法である(ステップS33,S34)。具体例としては、図8(d)に示されるように、ルールに当てはまらなかった部分のエッジを補正幅で分割し、分割された線分の中点を補正点としてシミュレーションベース補正に入力する。シミュレーションベース補正では、入力された補正点のみに関して、その補正点のバイアス量を計算する。尚、図8(c)においては、ルールに合致する部分は太線で示されている。
【0102】
この方法によれば、時間のかかるシミュレーションベース補正の補正点を削減することが可能である。ルールベース補正を行った上で、さらにシミュレーションベース補正を行った結果を、図8(e)に示す。図8(e)においては、シミュレーションベース補正後のパターンを参照符号SCPで示している。従来のルールベース補正のみにおいて、周囲のレイアウトに応じたセリフの形状をルール化するのは困難であるが、この実施の形態によればシミュレーションベース補正により自動的に適切なセリフが付加される。−方、シミュレーションベース補正のみでは発生しない補助パターンがルールベース補正により自動生成されることが分る。
【0103】
前記表4では、紫外線を用いた場合を示しているが、X線によるリソグラフィでも上記説明を同様の方法で近接効果補正が行える。
【0104】
次に、この発明の第4の実施の形態について図9を参照して説明する。
【0105】
この第4の実施の形態に係る光近接効果補正装置の機能構成を図9に示す。この第4の実施の形態による装置は大きく分けて制御部10,表示部20,入力部30,パターンデータ格納部40から構成されている。
【0106】
特に制御部10は、階層を持った設計データから処理対象となる領域を入出力する機能を持った階層処理部11と、各々のパターンとその回りのレイアウトに対応して予め求めておいた補正値を用いて補正を行うルールベース補正部12と、マスクによる露光プロセスをシミュレートするプログラムに基づき補正量を算出して補正するシミュレーションベース補正部13と、入力されたレイアウトをルールベース補正の領城とシミュレーションベース補正の領域に分割し、それぞれの領域に対して2つの補正部のうちのいずれの補正を行うかを判別する判別部14とで構成される。
【0107】
このような構成であれば、前述した第1〜第3の実施の形態におけるマスクの光近接効果補正を効果的に行うことができる。即ち、前述した第1〜第3の実施の形態を装置として実現することができる。
【0108】
次に、この発明の第5の実施の形態について図10を参照して説明する。
【0109】
この第5の実施の形態に係る光近接効果補正装置の機能構成を図10に示す。この第5の実施の形態による装置は大きく分けて制御部10,表示部20,入力部30,パターンデータ格納部40から構成されている。特に制御部10は、第4の実施の形態で説明した階層処理部11,ルールベース補正部12,シミュレーションベース補正部13に加え、ルールに合致せずシミュレーションベース補正の対象となる補正点を抽出する抽出部15で構成される。
【0110】
このような構成であっても、前述した第1〜第3の実施の形態におけるマスクの光近接効果補正を効果的に行うことができる。即ち、前述した第1〜第3の実施の形態を装置として実現することができる。
【0111】
なお、前述した各実施の形態では、マスクによる露光対象をキャッシュメモリを搭載した中央演算処理装置やゲート配線層を有するものとしたが、これに限らず各種の半導体集積回路用のマスクに適用できる。また、第1〜第5の実施の形態に係る発明はルールベース補正とシミュレーションベース補正を組み合わせて用いることを特徴としており、それぞれの補正方法に関しては実施の形態で述べた以外に適宜変形することが可能である。
【0112】
以上前記第1〜第5の実施の形態によれば、ルールベース補正とシミュレーションベース補正を組み合わせて行うことにより、ルールベース手法のように誤差を生じることがなく、かつシミュレーション手法のように多大な時間を要することもなく、マスクパターンに対する光近接効果補正を良好に行うことが可能となる。従って、光近接効果の影響を極めて少なくした露光を行うことを可能とし、ウェハ等に形成する微細パターンの精度向上に寄与することができる。
【0113】
以降、デバイス中のロジック部のゲート層における、活性ゲート部分の幅に注目した各実施の形態を図面を参照して説明する。活性ゲート幅の寸法は、デバイスの性能(スピード等)に大きな影響を与えるため、非常に高い寸法精度が要求されている。又、このロジックゲートのレイアウトは、一般にその幅に対し、長さが十分に長いとうい特徴を持っている。従って、ロジックゲートの光近接効果補正は、その長さ方向を無視して、幅方向の1次元にのみ注目して行われる場合が多い。
【0114】
ここで、この発明の第6の実施の形態を図11〜図13を参照して説明する。
【0115】
図11は、この発明の第6の実施の形態に係わるマスクデータ作成方法(光近接効果補正方法)を説明するためのもので、光近接効果補正の処理を示すフローチャートである。
【0116】
先ず、補正対象データが入力され(ステップS41)、補正対象点が設定される(ステップS42)。ここで、補正対象点の設定例を図12(a),(b)に示す。図12(a),(b)は、ゲート層のデータで、ゲートの幅方向にのみ近接効果補正を行う場合を説明するのに使用される。尚、図12(a),(b)において、白ぬきの丸印及び黒ぬきの丸印が補正対象点を示し、パターンの辺に対して垂直に描かれた短い線がクリティカルティメンジョンのエッジを示している。
【0117】
例えば、クリティカルディメンジョンのゲート幅のみを補正したい場合、ゲート層に対しデザインルールチェッカ(DRC)等を実行して0.3μm幅のゲート部分のエッジを取り出し、各エッジの中点に補正対象点(図12(a)の黒ぬきの丸印)が設定される。さらに、該補正点から近接効果の及ぶ範囲に存在するエッジも同時に補正したい場合、近接効果の及ぶ距離(この例では1.5μm)に位置するエッジも補正対象点として加えられる(図12(a)の白ぬきの丸印)。この時にもDRCを利用することが可能である。
【0118】
補正対象点の抽出の他の例を、図12(b)に示す。図12(b)では、各エッジから垂直方向で近接効果の及ぶ範囲内にあるレイアウトが変化する箇所でエッジを分割し、各エッジの中心に補正対象点が設定されている(図12(b)の黒ぬきの丸印)。この方法によれば、一般に前記図12(a)における方法によるよりも補正対象点数が増加するが、反対に補正精度は向上する。
【0119】
以上のように抽出された補正対象点に関し、順次補正が行われる(ステップS43)。まず、補正対象点から近接効果の及ぶ範囲の図形の1次元配置が取得される(ステップS44)。このステップの処理を図12(b)を参照して説明する。先ず、補正対象点上のエッジと垂直方向に、近接効果の及ぶ範囲の図形の1次元配置がパラメータ化される。この第6の実施の形態では近接効果の及ぶ範囲は1.5μmとしている。
【0120】
図形の1次元配置をパラメータ化する場合、パラメータが図形の有/無を表現できるようにパラメータ化を行う。例えば、近接効果の及ぶ範囲をピクセル化し、図形の存在するピクセルを1、存在しないピクセルを0とする。図12(b)の注目点に関して、0.1μm/1pixcelとした場合(000111000000111000000000000111)と表される。また、別の例では、ラインを+の数値、スペースを−の数値で表現することもできる。これに従えば、図12(b)に示される例は、(−0.3+0.3−0.6+0.3−1.2+0.3)と表される。
【0121】
パラメータ化された1次元配置を取得した後、その1次元配置と合致するものが補正テーブル上にあるかが調べられる(ステップS45)。図13に示される表5は、ピクセル表現の場合の補正テーブルの例である。
【0122】
表5では、それぞれの1次元配置に補正量が対応している。現在の注目点に関する1次元配置が補正テーブル中に含まれる場合、それに対応する補正量が読み取られ(ステップS46)、注目点上のエッジが補正量分移動される。図12(b)に示された注目点のレイアウトに対応する補正量は表5(図13)から読み取られ、−0.016μm分エッジが移動される(ステップS47)。表5の符合に関しては、プラスが向かって右側にエッジを動かすこと、マイナスはその反対を示す。
【0123】
前記ステップS45で補正テーブル中にレイアウトが見つからなかった場合、新たにそのレイアウトに対応する補正量が算出される。以下にその手順を詳しく説明する。
【0124】
先ず、パラメータ化された1次元配置から補正量算出用のトレーニングデータ(レイアウトデータ)が作成される(ステップS48)。2次元方向への影響を除去するため、幅に対して長さが十分に長いラインを配置してトレーニングデータとする。
【0125】
ここで、トレーニングデータの長さ方向は、光近接効果の及ぶ距離の2倍より長いことが好ましい。1次元方向にはパラメータ化されたレイアウトと一致するようにライン/スペースが配置される。図14は、図12(b)に示される注目点に関して作成したトレーニングデータを示す。続いて、近接効果補正ソフトを用いてトレーニングデータ全体を補正する。最適化(補正)されたトレーニングデータ中の注目点と補正前の注目点の距離が計算され、その距離が補正量とされる(ステップS49)。
【0126】
以上の手順で求めた補正量は、レイアウトと対応させて表5と同様の補正テーブルに格納される(ステップS50)。
【0127】
以上の処理が各補正対象点に対して施され、全ての補正対象点に対する光近接効果補正が実施されると、処理が完了される(ステップS51)。
【0128】
前述した処理において注意する必要があるのは、光学条件(マスクおよびステッパ)が同一の場合は、共通の補正テーブルを利用できるが、条件が異なる場合には、必ずしも共通の補正テーブルを利用できないということである。またここでは、光学像のシミュレータで補正量を求めたが、現像シミュレータ、その他のウエハプロセスのシミュレータを組合せて用いても良い。
【0129】
次に、この発明に係る第7の実施の形態を図15〜図18を参照して説明する。
【0130】
図15及び図16は、この第7の実施の形態に係る光近接効果補正/検証の処理を示している。図15に示されるステップS61〜S71は、ステップS68を除き、前記図11に示されるステップS41〜S51(ステップS48を除く)と同様のステップを示している。
【0131】
図15における、ステップS68では、トレーニングデータが作成される同時に、補正対象点の座標がトレーニングデータと対応されて記憶される。例えば、図12(b)における注目点に関するトレーニングデータが図14に示されている場合、図14のトレーニングデータに対応させて注目点の座標(10.2,5.0)が記憶される。図15のステップ61〜71による補正が完了した後、補正済みマスクパターンが正しいかどうかの検証処理が実行される。検証の工程では、各々のトレーニングデータについて図16に示されるステップS72〜S78の処理が行われる。
【0132】
ステップS73において、トレーニングデータに対応して記憶されている補正対象点の座標が取得される。例えば、図14に示されるトレーニングデータは図12(b)の(10.2,5.0)という座標に対応している。図12(b)におけるマスクパターンを光近接効果補正した結果を図17に示す。ステップS74において、補正済みマスクパターン上で、補正対象点(注目点)から近接効果の及ぶ範囲の1次元配置が取得される。続いて、このステップS74において取得された1次元配置と同じライン/スペース配置で長さ方向には十分に長いトレーニングデータ(補正済トレーニングデータと呼ぶ)が作成される(ステップS75,図18(a))。
【0133】
次に、補正済トレーニングデータが露光シミュレータに入力されシミュレーションが行われる(ステップS76)。露光シミュレータとしては、単純に光学像のみを計算する場合もあれば、現像やエッチングの効果までも含めてシミュレーションするようにしても良い。得られたシミュレーション結果と補正前トレーニングデータとは比較され、補正対象点のずれが計算される(ステップS77,図18(b))。この補正対象点のずれが、補正後のマスクを転写した際の、所望設計パターンからのズレ(エラー)である。各々のトレーニングデータに対応するエラー量は、後で表示等に用いる場合があるため記憶される。
【0134】
ステップS73〜S77の工程を全てのトレーニングデータに対し行った後(ステップS72,YES)、検証結果を表示する場合は次のように行われる。補正前のマスクデータにおいて、検証結果を表示したい領域に存在する補正対象点が抽出される。続いて、抽出された補正対象点の近接効果が及ぶ範囲の1次元配置と一致するトレーニングデータが検索される。対象のトレーニングデータが検出された場合、検出されたトレーニングデータに対応して、補正後のエラー量が記憶されているので、そのエラー量を補正対象点のエラー量とする。分かりやすく表示するため、エラー量が許容範囲を越えている場合のみを表示しても良い。
【0135】
次に、この発明の第8の実施の形態に係り、前記第6の実施の形態における光近接効果補正方法を実現可能な光効果補正装置について説明する。
【0136】
図19に、この第8の実施の形態に係る光近接効果補正装置の構成を示す。この装置は、入力部65、表示部64、データ格納部63、及び制御部80から構成される。制御部80は、設計パターンの辺上に補正対象点を設定する設定部81と、任意の補正対象点を補正する際には、補正点が位置する辺とは垂直方向かつ補正対象点から光近接効果の及ぶ範囲に存在する図形の1次元配置を求めパラメータ化するパラメータ化処理部82と、該1次元配置が1次元配置と補正点に関する補正量を対応させた補正テーブル87に載っている場合はその値を補正量として参照する参照部83と、補正テーブル87に載っていない場合には、該1次元配置と同一のラインアンドスペース配置であるトレーニングデータを作成する作成部84と、トレーニングデータを光近接効果補正して補正対象点に関する補正量を求め、更に該1次元配置と求めた補正量の対応関係を補正テーブル87に追加する補正量算出・追加部85と、上記いずれかの方法で得られた補正量分、補正対象点が位置する辺を移動するエッジ移動部86とから構成される。
【0137】
この装置において、前述した第6の実施の形態における処理が実行される。
【0138】
次に、この発明の第9の実施の形態に係り、前記第7の実施の形態における光近接効果補正・検証方法を実現可能な光効果補正・検証装置について説明する。
【0139】
この第9の実施の形態に係る光近接効果補正・検証装置の構成を図20に示す。この装置は、入力部65、表示部64、データ格納部63の他に、第1制御部80,及び第2制御部90から構成される。光近接効果補正を行う第1制御部80は、前記第8の実施の形態と同様である。即ち、設計パターンの辺上に補正対象点を設定する設定部81と、任意の補正対象点を補正する際には、補正点が位置する辺とは垂直方向かつ補正対象点から光近接効果の及ぶ範囲に存在する図形の1次元配置を求めパラメータ化する第1パラメータ化処理部82と、該1次元配置が1次元配置と補正点に関する補正量を対応させた補正テーブル87に載っている場合はその値を補正量として参照する参照部83と、補正テーブル87に載っていない場合は、該1次元配置と同一のラインアンドスペース配置であるトレーニングデータを作成した上でトレーニングデータと補正点座標の対応関係を記憶しておく作成・記憶部84と、トレーニングデータを光近接効果補正して補正対象点に関する補正量を求め、該1次元配置と求めた補正量の対応関係を補正テーブル87に追加する補正量算出・追加部85と、上記いずれかの方法で得られた補正量分、補正対象点が位置する辺を移動するエッジ移動部86とから構成される。
【0140】
また、補正が正しいかどうかを検証する第2制御部90は、各々のトレーニングデータから対応する補正点座標を得る補正点取得部91と、補正点座標から光近接効果の及ぶ範囲の補正後のレイアウトにおける図形の1次元配置を求めパラメータ化する第2パラメータ化処理部92と、該1次元配置と同一のラインアンドスペース配置で長さ方向には十分に長いレイアウトデータを補正後のトレーニングデータとする設定部93と、補正後のトレーニングデータを露光プロセスのシミュレータに入力してシミュレーション結果を得るシミュレーション部94と、シミュレーション結果と補正前のトレーニングデータにおける補正対象点のずれを計算するずれ算出部96とから構成される。
【0141】
このようにこの第8,第9の実施の形態によれば、光近接効果の及ぶ範囲に対応した補正量を用いるため、隣接する図形との距離のみに対応した補正量を用いる方法と比較して、補正の精度が非常に高い。また、幾つかのL&Sをパラメータとして補正量を対応させる場合、補正精度を保証するためパラメータの数を多くしなければならないが、この第8,第9の実施の形態を用いれば必要十分な領域(光近接効果の及ぶ範囲内のみ)をパラメータ化することができる。また、予めテーブルを用意しておく必要はなく、新しいレイアウトを見つける毎に補正量を計算すれば良いので、ユーザにとって簡便なシステムとなり得る。
【0142】
また、前記第9の実施の形態によれば、補正結果については、トレーニングデータ毎に露光シミュレーションを行うことにより、補正が正しく行われたかを検証することが可能となる。
【0143】
次に、この発明に係る第10の実施の形態について図21を参照して説明する。この第10の実施の形態では、露光、現像といったリソグラフィ工程及びエッチング工程後のパターン形状をシミュレーションするためのシミュレーションが行われる。
【0144】
図21は、この第10の実施の形態のシミュレーション方法の処理手順を示すフローチャートである。本実施の形態においては、まず、シミュレーション対象となるデータが入力され(ステップS81)、続いて辺上に注目点が設定される。注目点の設定方法は、図12(a),(b)を参照して説明した方法と同様である。従って、詳細な説明は省略する。次に、それぞれの注目点について以下の処理が実行される。
【0145】
注目点から近接効果の及ぶ範囲のパラメータ化された1次元配置が取得される(ステップS84)。この方法も前記図12(a),(b)を参照して説明した方法と同様であり、詳細な説明は省略する。この後、パラメータ化された1次元配置がエラーテーブルに載っているか否かがチェックされる(ステップS85)。エラーテーブルとは、パラメータ化された1次元配置と、それに対応するエッジのエラー量とを対応させたテーブルで、前記表5の補正量をエラーと置き換えたものである。エラーとは、注目点に関して、所望位置とシミュレーション結果のずれ量である。エラーテーブルに載っていた場合は、その注目点の載っている辺とエラー量が対応させられる。
【0146】
エラーテーブルに載っていない場合は、パラメータ化された1次元配置と同一のラインアンドスペース配置で長さ方向には十分に長いトレーニングデータが作成される(ステップS88)。トレーニングデータは図14を参照して説明したものと同様である。続いて、トレーニングデータをシミュレータでシミュレーションする。シミュレータとしては、露光や現像プロセスのシミュレータの他、エッチングプロセスまでシミュレーションするものを用いてもよい。シミュレーション結果と入力トレーニングデータにおける注目点のずれを計算し、これがエラー量とされる(ステップS89)。こうして求めたエラー量は、1次元配置と対応させて新たにエラーテーブルに追加される。
【0147】
上記の方法により、各注目点の存在する辺に関するエラー量を求めた後、必要に応じて、エラー量が所定値以上の辺を表示したり、エラー量分辺を移動した図形を表示したりすれば、シミュレーション結果を分りやすく示すことが可能となる。とりわけ、エラー箇所は、ブリンク表示やハイライト表示を施すことにより確認が容易になる。
【0148】
以上説明した第6〜第10の実施の形態によれば、光近接効果の及ぶ範囲に対応した補正量を用いるため、隣接する図形との距離のみに対応した補正量を用いる方法と比較して、補正の精度を十分に高くすることができる。また、光近接効果の及ぶ範囲内のみをパラメータ化することができ、さらに予めテーブルを用意しておく必要はなく、新しいレイアウトを見つける毎に補正量を計算すれば良いので、ユーザにとって簡便なシステムとなり得る。また、補正結果については、トレーニングデータ毎に露光シミュレーションを行うことにより、補正が正しく行われたかを検証することが可能となる。
【0149】
以下、この発明に係る第11の実施の形態を図22〜図24を参照して説明する。
【0150】
この第11の実施の形態の動作を図22に基づいて説明する。先ず、補正対象である被補正レイアウトが入力される(ステップS101)。続いて、被補正レイアウトに含まれる図形全てについて以下の処理が行われる。尚、図22に示されるフローチャート及びこの第11の実施の形態では全ての図形について処理する場合(ステップS102)を説明するが、DRC(デザインルールチエッカ)等を用いて抽出した特定の図形や図形の一部についてのみ光近接効果補正を行う場合でも同様である。
【0151】
入力された被補正レイアウトから、被補正図形が取り出され(ステップS103)、被補正図形のパターンマッチング領域が抽出される(ステップS104)。図23及び図24はゲート配線層のレイアウトの一部で、ゲート配線の最小線幅は0.3μm、光近接効果の及ぶ範囲を1.5μmに設定した場合である。両図面において、矢印は、光近接効果の及ぶ範囲を示している。図23においては、被補正図形の外接矩形を鎖線で示し、被補正図形の外接矩形を光近接効果の及ぶ距離分太めリサイズした領域内をパターンマッチングゾーンとし、これを太い鎖線で示している。図24においては、被補正図形そのものを光近接効果の及ぶ距離分太めリサイズした領域内をパターンマッチングゾーンとし、これを太い鎖線で示している。図23に示される方法によればパターンマッチングゾーンが矩形となるため、データ処理上扱いやすい。一方、図24に示される方法は、前記図23に示される方法と比較するとパターンマッチングゾーンの面積が小さくなる場合があり、データ処理の量を削減することができる。
【0152】
パターンマッチングゾーンが抽出された後、補正テーブルを参照してパターンマッチングゾーン内のレイアウトが一致するものが存在するかが調べられる(ステップS105)。図25に補正テーブルの例(テーブル6)を示す。パターンマッチングゾーン内のレイアウトを補正テーブルの索引として表現するには種々の形式が考えられ、テーブル参照のスピードもその形式に依存する。図25に示されるテーブル6は、前記図23に示されるパターンマッチングゾーンの抽出に対応したテーブルであり、抽出されたパターンマッチングゾーンが矩形の場合の例である。索引としては、パターンマッチングゾーンの大きさ(dx,dy)、パターンマッチングゾーン内の図形数、パターンマッチングゾーン内に含まれる図形の座標の順になっている。パターンマッチングゾーン内の図形の座標は、パターンマッチングゾーンの左下点を基準としたものである。パターンマッチングゾーン内に複数の図形が含まれる場合、図形の左下点座標の昇順に並べられる。この表現方法に従えば、図23に示される被補正図形のパターンマッチングゾーンは
(3.9,6.0),3,((1.8:1.52.1:1.52.1:4.02.4:4.02.4:4.51.5:4.51.5:4.01.8:4.01.8:1.5)(0.6:1.50.9:1.50.9:4.01.2:4.01.2:4.50.3:4.50.3:4.00.6:4.00.6:1.5)・・・)
と表現される。このパターンマジチングゾーンのレイアウトが補正テーブル中に存在する場合は(ステップS105,YES)、それに対応する補正図形、この例ではshape1がテーブル6から獲得される(ステップS108)。この補正テーブル6に示されるshape1〜shape3の各補正図形を、図26(a)〜(c)に示す。
【0153】
補正テーブル(テーブル6)に載っていなかった場合(ステップS105,NO)、パターンマッチングゾーンが光近接効果補正される(ステップS106)。光近接効果補正の手段としてはシミュレーションベース補正が挙げられる。パターンマッチングゾーンが光近接効果補正された後、パターンマッチングゾーンと被補正図形の補正後図形とが対応づけて補正テーブル6に追加され(ステップS107)、以降の補正に用いられる。
【0154】
前述したように、この第11の実施の形態においては、ステップS103〜S108までの処理が、入力された全ての図形に対して行われる。全ての図形に対する処理が完了するとマスクデータの作成が終了となる(ステップS102,YES)。
【0155】
次に、この発明の第12の実施の形態を図27及び図28を参照して説明する。
【0156】
図27は、この第12の実施の形態の動作を示している。この図27に示されるステップS111〜S118は、前述した第11の実施の形態のステップS101〜108(図11参照)の処理と同様であるので詳細な説明は省略する。前記図22と異なっている点は、ステップS113とステップS114との間にステップS119の処理が挿入されている点である。
【0157】
このステップS119では、被補正対象図形の面積が予め定められたしきい値より大きいか、被補正図形の外接矩形の面積が予め定められたしきい値より大きいか、あるいは、被補正図形の外接矩形の縦又は横の長さが予め定められたしきい値より長い場合に、図形を分割する処理が行われる。図形を軸平行に分割して矩形にした例を図28に示す。図28では、被補正対象の図形が、分割境界DBにより3つの図形に分割されている。3分割された図形に対し、これまでに説明した方法と同様に補正処理が施される。
【0158】
図27のフローチャートでは、前記ステップS119の処理は、ステップS113とステップS114との間に実行されているが、これに限らず、例えば、ステップS112とステップS113との間に実行するようにしても良い。
【0159】
以上のように第11,第12の実施の形態によれば、図形ごとにパターンマッチング領域を設定し、パタ一ンマッチング領域ごとに補正テーブルを参照するので、パターンを予め分割したり、補正対象点を設定する必要がない。また図形ごとに補正テーブルを参照するので、テーブル参照回数を最小にすることが出来る。
【0160】
次に、この発明の第13の実施の形態を図29〜図32を参照して説明する。
【0161】
図29には、現在処理対象としているゲート配線層の他に拡散層の図形D1 が含まれている。前記図23と同様に、光近接効果の及ぶ範囲を矢印で、被補正図形の外接矩形を鎖線で、パターンマッチングゾーンを太い鎖線で示している。注目している図形を露光、現像した場合にdX1が小さいと光近接効果に起因するショートニングにより下部のライン端が拡散層の上に来てしまう場合がある。この問題を回避する方法としては、dX1の伸ばすか、その部分にセリフを付加するか、反対に拡散層をdX2分小さくするか、以上の3つの方法を複合的に用いるか等が考えられる。
【0162】
このような処理対象層以外との相関関係を考慮しながら光近接効果補正を行う場合には、パターンマッチング領域内に含まれる他層の図形のレイアウトも補正テーブルの素引情報に含め、対応する補正図形としては、被補正図形の補正パターン、他層の被補正図形、または、その両方を対応させるかすればよい。ゲート配線層と拡散層を同時に補正する場合に用いる表の例を図30にテーブル7として示す。素引部はパターンマッチング領域中のレイアウトであり、基本的に前記図25に示される前記テーブル6と同様である。但し、テーブル6では1層の図形のみのレイアウトが素引になっていたのが、このテーブル7では、2層の図形のレイアウトが索引になっている。また、補正図形としては、ゲート配線層と拡散層の両方が対応している。このゲート配線層の補正図形shape1〜3を図31(a)〜(c)に、拡散層の補正図形shape4〜6を図32(a)〜(c)に示す。
【0163】
この第13の実施の形態によればパターンマッチング領域内の他層の情報も取り込むことが出来、他層との相関関係で生じる光近接効果を補正することが可能である。また、他層を同時に補正することも可能である。
【0164】
次に、この発明に係る第14の実施の形態を図33(a),(b)を参照して説明する。
【0165】
図33(a)は、補正前のコンタクトホールのレイアウトを表している。コンタクトホールの大きさは0.3μmである。補正は、前記第11の実施の形態における図22で説明した手順と同様に行なわれる。補正テーブルではパターンマッチング領域のレイアウトを素引として、補正済み図形を対応させる。
【0166】
図33(b)には、前記図33(a)における注目図形の補正前後を拡大して示している。ここでは、前記第14の実施の形態に従い、各辺を辺と垂直方向にバイアスすることにより補正が行われている。光近接効果の及ぶ範囲は1.5μm、輸帯照明(遮蔽率2/3)、波長248nm、σ=0.75、NA=0.6の各光学条件を用いている。
【0167】
このようなコンタクトホールの補正方法によれば、セリフ等を付加することなく単純な形状で光近接効果補正を行うことが可能であり、マスク作成が容易になる。また、従来方法と比べ、非周期配置や2次元的に配置されたコンタクトホールに対しても光近接効果補正が可能になる。
【0168】
次に、この発明の第15の実施の形態を図34を参照して説明する。この第15の実施の形態は、未補正のレイアウトや補正済みのレイアウトに関して光近接効果の影響を検証する方法である。
【0169】
検証しようとするレイアウトが入力され(ステップS121)、検証しようとするレイアウトに含まれる全ての図形に対し以下の処理が施される(ステップS122,NO)。
【0170】
先ず、被検証図形が抽出され(ステップS123)、この被検証パターンのパターンマッチング領域が抽出される(ステップS124)。このパターンマッチング領域は前記図23及び図24において説明したものと同じである。続いてこのパターンマッチング領域のレイアウトに対し検証テーブルが参照される(ステップS125)。検証テーブルは、パターンマッチング領域のレイアウトを素引とし、被検証図形をプロセスシミュレーションした結果を対応させたものである。つまり、前記テーブル6の索引部は同様で、補正図形の替わりに被検証パターンをシミュレーションした結果が格納されている。
【0171】
検証テーブルにパターンマッチング領域のレイアウトが登録されている場合には(ステップS125,YES)、この検証テーブルからシミュレーション結果が取得される(ステップS128)。
【0172】
検証テーブルにパターンマッチング領域のレイアウトが登録されていない場合(ステップS125,NO)、このパターンマッチング領域に対し、プロセスシミュレーションを施し、シミュレーション結果が得られる(ステップS126)。被検証図形のプロセスシミュレーション結果としては、光学像の特定の光強度の等高線が一般的である。プロセスシミュレータとしては、光学像、現像後のレジスト形状、エッチング後の形状を予測するシミュレータが想定される。又、得られた結果は、検証テーブルにパターンマッチング領域とシミュレーション結果(パターン)とが対応するように追加登録される(ステップS127)。
【0173】
この第15の実施の形態では、前述したような検証処理が被検証レイアウト内の全てのパターンに対して行われる。
【0174】
この第15の実施の形態による光近接効果の検証方法によれば、同一のパターンマッチング領域を持つパターンに関しては一回だけプロセスシミュレーションを行えば良いので効率が大幅に向上する。
【0175】
次に、この発明に係る第16の実施の形態を図35を参照して説明する。
【0176】
図35には、この第16の実施の形態に係る光近接効果補正装置の概略構成が示されている。装置は大きく分けて、制御部110、表示部120、入力部130、パターンデータ格納部140、補正テーブル150から構成されている。
【0177】
特に制御部110は、パターンマッチング領域抽出部111と、補正テーブル参照部112と、補正テーブルにパターンマッチング領域が載っていなかった場合、パターンマッチング領域を光近接効果補正して補正テーブルに追加する補正・追加部113と、補正テーブルに載っている補正パターンを取得する取得部114とから構成される。
【0178】
この第16の実施の形態によれば、前述した第11〜第14の実施の形態における各種光近接効果補正を1つの装置として実現することができる。
【0179】
次に、この発明に係る第17の実施の形態を図36を参照して説明する。
【0180】
図36には、この第17の実施の形態に係るマスクデータ検証装置の概略構成が示されている。尚前記第16の実施の形態と同様の構成要素が適用できる場合には、前記図35と同様の参照符号を付けている。
【0181】
この第17の実施の形態のマスクデータ検証装置は、大きく分けて、制御部110′、表示部120、入力部130、パターンデータ格納部140、補正テーブル151から構成されている。
【0182】
特に制御部110′は、パターンマッチング領域抽出部111と、検証テーブル参照部115と、検証テーブルにパターンマッチング領域が載っていなかった場合、パターンマッチング領域にプロセスシミュレーションを施して検証テーブルに追加するシミュレーション・追加部16と、検証テーブルに載っている検証パターン(シミュレーション結果)を取得する取得部17とから構成される。
【0183】
この第17の実施の形態によれば、前述した第15の実施の形態における検証方法を1つの装置として実現することができる。
【0184】
以上詳述したように、この発明に係る第11〜第12の実施の形態によれば、パターンごとにパターンマッチング領域を設定し、パタ一ンマッチング領域ごとに補正テーブルを参照するので、パターンを予め分割したり、補正対象点を設定する必要がない。またパターンごとに補正テーブルを参照するので、テーブル参照回数を最小にすることが出来る。
【0185】
また、第13の実施の形態によればパターンマッチング領域内の他層の情報も取り込むことが出来、他層との相関関係で生じる光近接効果を補正することが可能である。また、他層を同時に補正することも可能である。
【0186】
また、前記第14の実施の形態によるコンタクトホールの補正方法によれば、セリフ等を付加することなく単純な形状で光近接効果補正を行うことが可能であり、マスク作成が容易になる。また、従来方法と比べ、非周期配置や2次元的に配置されたコンタクトホールに対しても光近接効果補正が可能になる。
【0187】
更に、第15の実施の形態による光近接効果の検証方法によれば、同一のパターンマッチング領域を持つパターンに関しては一回だけブロセスシミュレーシヨンを行えば良いので効率が大幅に向上する。
【0188】
ここで、前述した第1〜第17の実施の形態による効果を改めて説明する。前記各実施の形態により、必要十分な補正テーブル(または検証テーブル)が随時作成される。
【0189】
例えば、ルールベース手法で用いられるテーブルは、予め用意する必要があるため、L&S(ライン and スペース)等の普遍的な(一般化された)パラメータに対し、補正値が対応されている。
【0190】
一方、本願では、1次元であっても、2次元であっても、対象とするレイアウトに含まれる全てのパターンの配置が抽出されている。従って、本願による補正テーブルを解析することにより、前記レイアウトの傾向を認識することができる。又、検証テーブルによれば、補正した場合であっても、エラーが許容範囲内に治められない配置を検出することが可能となり、この検出された配置を設計禁止の配置として設計者にフィードバックすることもできる。
【0191】
更に、テーブルに含まれるそれぞれの配置がレイアウト中に幾つ含まれるかをカウントすることにより、含まれる個数の多い配置に光学条件を適合させるという更なる利用も可能となる。更に、テーブルに載っている特定の配置を、人手等で加工したものと交換することも可能である。
【0192】
次に、この発明に係り、光近接効果補正にかかる時間を削減すると共に、パターンの精度を向上する実施の形態であって、特に、重複した不要な計算が減らされた光近接効果補正方法の実施の形態を説明する。
【0193】
先ず、この発明に係る第18の実施の形態を図37〜図39を参照して説明する。
【0194】
図37及び図38は、この発明の第18の実施の形態に係わる光近接効果補正方法を説明するためのもので、図37は近接効果補正の手順を示すフローチャート、図38は補正の実行方法を示す図である。この第18の実施の形態では、大領域のマスクパターンが、計算機の中央演算処理装置及び内部記憶装置の性能に適した面積に分割され、光近接効果補正処理が行われる。更に、マスクパターンは、光露光やX線露光によりウェハ上に転写されるとする。
【0195】
まず、補正を要する設計パターンD0 が入力され(ステップS131)、適当な大きさの被補正領域A11,A12…に分割される(ステップS132)。そして、分割された設計パターンが補正が施される補正実行レイヤL0 にコピーされる。次に、L0 における分割領域について順々に補正計算が行われる。補正の進行状況は補正進行表Tc に記録される。補正を実行するに当たって、補正すべき領域が残存するかどうかが判断され(ステップS133)、無ければ光近接効果補正処理は終了する(ステップS138)。残っていれば、L0 から被補正領域Apqが選択され(ステップS134)、周囲にバッファ領域としてBpqを付けて切り出し、補正計算レイヤL1 にコピーされる。
【0196】
次に、補正進行表が参照され、バッファ領域Bpq中の補正完了領域をbとし、残りのバッファ領域をBとして、Apq,b,Bを併せて近接効果被計算領域RL が設定される(ステップS135)。bについては、補正処理中に補正計算(理想像とのずれ量の測定や測定結果に基づいたエッジの再配置)を省略するように指定される。BはApqと共に補正処理を施す対象とする。また、設計パターンからRL に対応する領域がRD として切り出され、計算パターン参照レイヤD1にコピーされる。
【0197】
次に、RL に関し、RD を参照しながら補正計算及び補正処理が行われる(ステップS136,137)。RL に関して補正処理完了後、Apqに対応する補正完了パターンapqがL1 より切り出され、補正進行レイヤL0 の相当する領域に置き換えられる。そして、補正進行表Tc が更新され、未補正領域が残っていればまたL0 から被補正領域を一領域選択して補正ルーチンに入り、残っていなければ終了する(ステップS133)。
【0198】
次にこの発明に係る第19の実施の形態を図39を参照して説明する。
【0199】
この第19の実施の形態では、並列処理により有限個の分割領域に対して一括して補正操作を加える時の手順について説明する。図39に、4つの並列処理により光近接効果補正を行う場合の例を示す。補正処理の流れは前記図37に準ずるが、隣り合う領域を同時に並列処理を行うことのないように設定され、バッファ領域中に補正完了領域が最大限に取り込まれるように補正処理の順番が決定される(Tn )。
【0200】
図39の補正進行中の図は、上記補正処理において4番目の処理領域までの補正を終了し、5番目の処理領域の補正を行う様子を示している。同時に選択された被補正領域A32−A55についてのバッファ領域BA32 −BA55 において、補正完了領域と未補正領域の占める部分がそれぞれb1 −b4 ,B1 −B4 と、周囲の領域の補正の進行度に応じて異なってくる。このため、それぞれのバッファ領域に関して補正進行表(Tc )を参照し、バッファ領域中補正を完了した領域(b1 −b4 )については補正処理を省略するように指定して並列処理へまわし、補正計算・処理が行われる。
【0201】
図39において、A32,A34,A53,A55は被補正領域であり、BA32 ,BA34 ,BA53 ,BA55 は前記被補正領域A32,A34,A53,A55のバッファ領域を示し、B1−B4は未補正のバッファ領域を示し、b1〜b4は補正済みバッファ領域を示し、AD1−AD4は被補正領域の設計パターンを示し、BD1−BD4は前記被補正領域の設計パターンAD1−AD4のバッファ領域を示している。
【0202】
次に、この発明に係る第20の実施の形態を図40〜図41を参照して説明する。図40は、階層処理装置を用いて光近接効果補正を行うときの動作を示している。
【0203】
階層処理を行うに当たり、入力された補正対象領域(ステップS141)に対して、ステップS142では階層処理マネージャにより被補正セルがバッファ領域情報を含んで抽出される。このときの抽出される情報は、セル名や座標等である。次に、全ての領域の補正が終了したか否かが判断され(ステップS143)、終了しておれば補正処理を終了(ステップS148)し、未補正領域が残っていればステップS141へ進み、被補正セルが選択される。
【0204】
次に、被補正セルに、バッファ領域が付加されて近接効果被計算領域と設定される(ステップS145)。このとき、バッファ領域中補正が完了している領域には、設計パターンではなく補正完了パターンが取り込まれ、同じ補正計算・図形処理を省略するように指定される。そして、近接効果被計算領域に対してモデル計算・補正値算出が施され(ステップS146)、補正図形処理が加えられ(ステップS147)た後に前記ステップS143に戻る。
【0205】
次に、階層処理を考慮した近接効果補正の進行について、図41(a)〜(d)を参照して説明をする。尚、C1 −C5 はセルを、Tc は補正進行表を、Uは未補正を、Cは補正済みを、Aは被補正セルを、bはバッファにおける補正完了領域を、Bはバッファにおける未補正領域を、aはAの補正後領域を、b′はBの補正後のパターンを示している。
【0206】
ここでは、セルC1 −C5 について光近接効果補正が行われる際、セルC1 −C2 の補正は完了し、セルC3 に対して補正計算・処理を行う場合を仮定する。補正の進行状況は図41(d)に示される補正進行表Tc に記載される。被補正セルAのバッファ領域中に含まれる補正完了セルC1 ,C2 の一部は補正完了領域bとして光近接効果補正被計算領域に取り込まれ、未補正セルC4 ,C5 の一部は未補正領域Bとして取り込まれる。bに関しては補正処理が省略され、AとBに関して補正計算及び図形処理が施される。この結果から、Aの領域の補正結果であるaを取り出し、セルC3 に対する補正結果とする。次にTc の補正進行記録が更新され、セルC4 の補正へと処理が進む。
【0207】
次に、この発明に係る第21の実施の形態を図42を参照して説明する。図42は、この第21の実施の形態における、光近接効果補正処理を行うマスクデータ処理装置の基本構成を示す。
【0208】
このマスクデータ処理装置のハードウェアは、メモリ161、制御部162、パターンデータ格納部163、表示部164、入力部165で構成される。また、ソフトウェアモジュールは領域分割部166、モデル計算部167、補正計算部168、図形処理部169で構成される。
【0209】
設計データは、パターンデータ格納部163からメモリ161に引き出され、領域分割部166にて適切な領域に分割され、モデル計算部167においてこの領域内のパターンに関して指定された条件におけるモデル計算が実行される。次に、補正計算部168でモデル計算結果から補正量が算出され、図形処理部169においてエッジの再配置や変形などの補正図形処理が行われる。補正結果は表示部164において表示する。
【0210】
このように前述した第18〜第21の実施の形態によれば、補正解に近い図形群を初期入力図形とできるために、バッファ領域からの光近接効果を適切に取り入れ、当該被補正領域において適切な補正解を得ることができる。さらに、バッファ領域に含まれる補正済みの領域については、更なる重複する補正処理省略できるため、計算量又は図形処理量を大幅に低減できる。図形処理を省略できる領域の大きさは、例として被補正領域を50μm×50μmの矩形とし、バッファ領域幅を5μmとして、被補正領域の領域上と左の2辺に隣接するバッファ領域が補正完了領域であるとすれば、実に550μm2 にも及び、計算量軽減の効果は明らかである。
【0211】
前述した実施の形態では、ウェハ上に転写されるマスクパターンの近接効果を問題とし、これを解決する手法を示したが、電子ビーム描画によりマスクパターンを形成する際にも近接効果の影響があり、この場合も実施の形態と同様にして近接効果の補正を行うことができる。さらにこの時には、マスクに形成するパターンとして実施の形態の手法で近接効果を補正した補正パターンを参照することにより、より正確な補正が可能となる。
【0212】
以上詳述したように前記第18〜第21の実施の形態によれば、真の補正解からの誤差のできるだけ少ない適切な補正解を得ることができ、近接効果補正のための計算時間の短縮及びパターン精度の向上をはかり得る。さらに、バッファ領域として光近接効果の及ぶ範囲を光近接効果被計算領域に含め計算するとき、重複した不要な計算を減らし、さらに解に到達するまでの時間を短縮することができる。つまり、精度の高い光近接効果補正を高速に行うことができるため、光リソグラフィ技術を集積度の高い微小なデバイス製造適用することが可能になる。
【0213】
【発明の効果】
以上詳述したこの発明(第1〜第5の実施の形態)によれば、ルールベース補正とシミュレーションベース補正を組み合わせて行うことにより、ルールベース手法のように誤差を生じることがなく、かつシミュレーション手法のように多大な時間を要することもなく、マスクパターンに対する光近接効果補正を良好に行うことが可能となる。従って、光近接効果の影響を極めて少なくした露光を行うことを可能とし、ウェハ等に形成する微細パターンの精度向上に寄与することができる。
【0214】
この発明(第6〜第10の実施の形態)によれば、光近接効果の及ぶ範囲に対応した補正量を用いるため、隣接する図形との距離のみに対応した補正量を用いる方法と比較して、補正の精度を十分に高くすることができる。また、光近接効果の及ぶ範囲内のみをパラメータ化することができ、さらに予めテーブルを用意しておく必要はなく、新しいレイアウトを見つける毎に補正量を計算すれば良いので、ユーザにとって簡便なシステムとなり得る。また、補正結果については、トレーニングデータ毎に露光シミュレーションを行うことにより、補正が正しく行われたかを検証することが可能となる。
【0215】
この発明(第11〜第12の実施の形態)によれば、パターンごとにパターンマッチング領域を設定し、パタ一ンマッチング領域ごとに補正テーブルを参照するので、パターンを予め分割したり、補正対象点を設定する必要がない。またパターンごとに補正テーブルを参照するので、テーブル参照回数を最小にすることが出来る。
【0216】
また、パターンマッチング領域内の他層の情報も取り込むことが出来、他層との相関関係で生じる光近接効果を補正することが可能である。また、他層を同時に補正することも可能である。又、コンタクトホールの補正方法によれば、セリフ等を付加することなく単純な形状で光近接効果補正を行うことが可能であり、マスク作成が容易になる。また、従来方法と比べ、非周期配置や2次元的に配置されたコンタクトホールに対しても光近接効果補正が可能になる。
【0217】
更に、同一のパターンマッチング領域を持つパターンに関しては一回だけブロセスシミュレーシヨンを行えば良いので効率が大幅に向上する。
【0218】
この発明(第1〜第12の実施の形態)によれば、必要十分な補正テーブル(または検証テーブル)が随時作成される。例えば、ルールベース手法で用いられるテーブルは、予め用意する必要があるため、L&S(ライン and スペース)等の普遍的な(一般化された)パラメータに対し、補正値が対応されている。
【0219】
一方、本願では、1次元であっても、2次元であっても、対象とするレイアウトに含まれる全てのパターンの配置が抽出されている。従って、本願による補正テーブルを解析することにより、前記レイアウトの傾向を認識することができる。又、検証テーブルによれば、補正した場合であっても、エラーが許容範囲内に治められない配置を検出することが可能となり、この検出された配置を設計禁止の配置として設計者にフィードバックすることもできる。
【0220】
更に、テーブルに含まれるそれぞれの配置がレイアウト中に幾つ含まれるかをカウントすることにより、含まれる個数の多い配置に光学条件を適合させるという更なる利用も可能となる。更に、テーブルに載っている特定の配置を、人手等で加工したものと交換することも可能である。
【0221】
この発明(第18〜第21の実施の形態)によれば、真の補正解からの誤差のできるだけ少ない適切な補正解を得ることができ、近接効果補正のための計算時間の短縮及びパターン精度の向上をはかり得る。さらに、バッファ領域として光近接効果の及ぶ範囲を光近接効果被計算領域に含め計算するとき、重複した不要な計算を減らし、さらに解に到達するまでの時間を短縮することができる。つまり、精度の高い光近接効果補正を高速に行うことができるため、光リソグラフィ技術を集積度の高い微小なデバイス製造適用することが可能になる。
【図面の簡単な説明】
【図1】この発明の第1の実施の形態に係る、マスクの光近接効果補正方法の概略処理を示すフローチャート。
【図2】前記第1の実施の形態における補正対象である中央演算処理装置の概略レイアウトを示す図。
【図3】前記第1の実施の形態において、光近接効果補正が施されるマスクのレイアウトを示す図。
【図4】この発明の第2の実施の形態に係る、マスクの光近接効果補正方法の処理を示すフローチャート。
【図5】第2の実施の形態において、光近接効果補正の施されるマスクパターンを示す図。
【図6】この発明の第3の実施の形態に係る、マスクの光近接効果補正方法の処理を示すフローチャート。
【図7】前記第3の実施の形態において、光近接効果補正が施されるマスクパターンを示す図。
【図8】前記第3の実施の形態において、光近接効果補正が施されるマスクパターンを示す図。
【図9】この発明の第4の実施の形態に係る光近接効果補正装置の構成を示すブロック図。
【図10】この発明の第5の実施の形態に係る光近接効果補正装置の構成を示すブロック図。
【図11】この発明の第6の実施の形態に係る、マスクの光近接効果補正方法の処理を示すフローチャート。
【図12】前記第6の実施の形態において、光近接効果補正が施される際の、補正対象点の抽出を説明するためのマスクのレイアウト例を示す図。
【図13】前記第6の実施の形態における、パラメータ化された1次元配置とこの1次元配置に対応する補正量とを記憶するテーブル例。
【図14】前記第6の実施の形態において、注目点に関して作成されたトレーニングデータ例を示す図。
【図15】この発明の第7の実施の形態に係る、マスクの光近接効果補正・検証方法の処理を示すフローチャート。
【図16】この発明の第7の実施の形態に係る、マスクの光近接効果補正・検証方法の処理を示すフローチャート。
【図17】前記第7の実施の形態において、注目点に関して光近接効果補正を施した結果であるパターンを示す図。
【図18】前記第7の実施の形態において、注目点に関する補正済みトレーニングデータと、このトレーニングデータのシミュレーション結果と補正前トレーニングデータとの差を示す図。
【図19】この発明の第8の実施の形態に係る光近接効果補正・検証装置の構成を示すブロック図。
【図20】 この発明の第9の実施の形態に係る光近接効果補正・検証装置の構成を示すブロック図。
【図21】この発明の第10の実施の形態に係るシミュレーション方法の処理を示すフローチャート。
【図22】この発明の第11の実施の形態に係る光近接効果補正方法の処理を示すフローチャート。
【図23】前記第11の実施の形態におけるパターンマッチングゾーンを説明するめの図。
【図24】前記第11の実施の形態におけるパターンマッチングゾーンを説明するための図。
【図25】前記第11の実施の形態において使用される補正テーブルの1例。
【図26】補正テーブルに登録されている補正後のパターン例を示す図。
【図27】この発明の第12の実施の形態に係る光近接効果補正方法の処理を示すフローチャート。
【図28】前記第12の実施の形態における、補正パターンの分割境界の1例を示す図。
【図29】この発明の第13の実施の形態における補正対象のパターンと、拡散領域との関係の1例を示す図。
【図30】前記第13の実施の形態において使用される補正テーブルの1例。
【図31】補正テーブルに登録されているゲート配線層の補正後のパターン例を示す図。
【図32】補正テーブルに登録されている拡散層の補正後のパターン例を示す図。
【図33】この発明の14の実施の形態における補正対象であるコンタクトホールと、このコンタクトホールの補正を説明するための図。
【図34】この発明の第15の実施の形態におけるマスクデータ検証方法の処理を示すフローチャート。
【図35】この発明の第16の実施の形態に係る光近接効果補正装置の構成を示すブロック図。
【図36】この発明の第17の実施の形態に係るマスクデータ検証装置の構成を示すブロック図。
【図37】この発明の第18の実施の形態に係る光近接効果補正方法における処理を示すフローチャート。
【図38】前記第18の実施の形態における、補正処理を説明するための図。
【図39】この発明の第19の実施の形態に係る光近接効果補正方法における処理を示す図であって、4つの被補正領域に対して、並列に光近接効果補正を行う処理を説明するための図。
【図40】この発明の第20の実施の形態に係る光近接効果補正方法の処理を示すフローチャート。
【図41】前記第20の実施の形態における、補正処理を説明する為の図。
【図42】この発明の第21の実施の形態に係る光近接効果補正装置の構成を示すブロック図。
【図43】従来技術であるルールベース手法による光近接効果補正を施した補正後のパターンを示す図。
【図44】前記ルールベース手法による光近接効果補正であって、限界解像以下の補助パターンを用いた補正後のパターンを示す図。
【図45】前記ルールベース手法において、参照テーブルに登録するパラメータを説明するための図。
【図46】従来の光近接効果補正の手順を説明するための、ゲート配線層と拡散層とを示す図。
【図47】従来の1次元の光近接効果補正の処理を説明するための図。
【図48】従来の1次元の光近接効果補正の問題点を説明するために使用されるパターンを示す図。
【図49】従来の光近接効果補正を説明するために用いるパターンを示す図。
【図50】従来の光近接効果補正処理における近接効果ウィンドウを説明するための図。
【図51】近接効果ウィンドウの移動を説明するために用いられるパターンを示す図。
【図52】従来の分割補正処理を説明するため図。
【図53】従来における、被補正領域の周囲にバッファ領域を付加する手法を説明するための図。
【図54】被補正領域及びバッファ領域を拡大した図。
【図55】従来の分割補正処理における補正計算の実行回数を説明するための図。
【符号の説明】
1,2…エッジ,10…制御部、11…階層処理手段、12…ルールベース補正手段、13…シミュレーションベース補正手段、14…領域分割手段、15…補正点抽出手段、20…表示部、30…入力部、40…パターンデータ格納部、63…データ格納部、64…表示部、65…入力部、80…制御部、81…補正対象設定手段、82…レイアウトパラメータ化手段、83…補正テーブル参照手段、トレーニングデータ作成手段、トレーニングデータ補正、補正値算出手段、86…エッジ移動手段、87…補正テーブル、90…制御部、91…補正対象点取得部、92…レイアウトパラメータ化手段、93…トレーニングデータ作成手段、94…露光シミュレーション手段、96…エラー量算出手段、101…キャッシュメモリ、102…浮動小数点演算ユニット、103…整数演算ユニット、110,110′…制御部、111…パターン領域抽出手段、112…補正テーブル参照手段、113…光近接効果補正及び補正テーブル追加手段、114…補正パターン取得手段、115…検証テーブル参照手段、116…プロセスシミュレーション及び検証テーブル追加手段、117…検証パターン取得手段、120…表示部、130…入力部、140…パターンデータ格納部、150…補正テーブル、151…検証テーブル、161…メモリ、162…制御部、163…パターンデータ格納部、164…表示部、165…入力部、166…領域分割部、167…モデル計算部、168…補正計算部、169…図形処理部。
Claims (7)
- LSIパターン形成工程におけるパターン忠実度を制御するための光近接効果補正方法において、
マスクパターン上の第1領域について、各々のパターンと該パターンに光近接効果による影響を及ぼす周辺のレイアウトに対応して予め求めておいた補正値を用いて該パターンを補正し、前記第1領域の設計データに対して第1の補正を行うステップと、
前記マスクパターン上の前記第1領域を除いた領域について、マスクの露光プロセスをシミュレートして補正量を算出してこれを用い、前記第1領域を除いた領域の設計データに対して第2の補正を行うステップと、
を具備することを特徴とする光近接効果補正方法。 - 前記第1の補正ステップは、その適用領域として、必要寸法精度又はパターンの必要忠実度が予め定められた値以下のパターンを含まない領域とし、それ以外の領域については前記第2の補正ステップを行うことを特徴とする請求項1記載の光近接効果補正方法。
- 前記マスクパターンが、キャッシュメモリを搭載した中央演算処理装置のためのパターンである場合、
前記第2の補正ステップは、前記マスクパターンの内、キャッシュメモリに対応する領域に対して補正を行い、
前記第1の補正ステップは、前記マスクパターンの内、前記キャッシュメモリに対応する領域を除く領域に対して補正を行うことを特徴とする請求項1記載の光近接効果補正方法。 - 前記マスクパターンがゲート配線層に定義された図形を示すパターンである場合、
前記第1の補正ステップは、拡散層と重なりを持つ辺が、その隣合う平行な辺と定められた第1のしきい値以内の距離にあるか、又は該辺の長さと該距離の比が定められた第2のしきい値以上であるといういずれかの条件を満たす場合、該辺を辺と垂直方向に動かすことにより補正を行うことを特徴とする請求項1記載の光近接効果補正方法。 - LSIパターン形成におけるパターン忠実度を制御するための光近接効果補正装置において、
マスクパターン上の第1領域について、各々のパターンと該パターンに光近接効果による影響を及ぼす周辺のレイアウトに対応して予め求めておいた補正値を用いて該パターンを補正し、前記第1領域の設計データに対して第1の補正を行う手段と、
前記マスクパターン上の前記第1領域を除いた領域について、マスクの露光プロセスをシミュレートして補正量を算出してこれを用い、前記第1領域を除いた領域の設計データに対して第2の補正を行う手段と、
を具備してなることを特徴とする光近接効果補正装置。 - 請求項1〜4の何れかに記載の光近接効果補正方法を用いて露光用マスクを製造することを特徴とする露光用マスクの製造方法。
- LSIパターン形成におけるパターン忠実度を制御する光近接効果補正をコンピュータ制御の下に実行するためのプログラムであって、
マスクパターン上の第1領域について、各々のパターンと該パターンに光近接効果による影響を及ぼす周辺のレイアウトに対応して予め求めておいた補正値を用いて該パターンを補正し、前記第1領域の設計データに対して第1の補正を行う手順と、
前記マスクパターン上の前記第1領域を除いた領域について、マスクの露光プロセスをシミュレートして補正量を算出してこれを用い、前記第1領域を除いた領域の設計データに対して第2の補正を行う手順と、
をコンピュータに実行させるためのコンピュータ読み取り可能な光近接効果補正プログラム。
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US6078738A (en) * | 1997-05-08 | 2000-06-20 | Lsi Logic Corporation | Comparing aerial image to SEM of photoresist or substrate pattern for masking process characterization |
US6453452B1 (en) * | 1997-12-12 | 2002-09-17 | Numerical Technologies, Inc. | Method and apparatus for data hierarchy maintenance in a system for mask description |
US6470489B1 (en) * | 1997-09-17 | 2002-10-22 | Numerical Technologies, Inc. | Design rule checking system and method |
US6578188B1 (en) * | 1997-09-17 | 2003-06-10 | Numerical Technologies, Inc. | Method and apparatus for a network-based mask defect printability analysis system |
US7617474B2 (en) * | 1997-09-17 | 2009-11-10 | Synopsys, Inc. | System and method for providing defect printability analysis of photolithographic masks with job-based automation |
US7093229B2 (en) * | 1997-09-17 | 2006-08-15 | Synopsys, Inc. | System and method for providing defect printability analysis of photolithographic masks with job-based automation |
US6370679B1 (en) | 1997-09-17 | 2002-04-09 | Numerical Technologies, Inc. | Data hierarchy layout correction and verification method and apparatus |
US6243855B1 (en) * | 1997-09-30 | 2001-06-05 | Kabushiki Kaisha Toshiba | Mask data design method |
JP4076644B2 (ja) * | 1997-12-05 | 2008-04-16 | 株式会社ルネサステクノロジ | パターン歪検出装置及び検出方法 |
JP3895851B2 (ja) * | 1997-12-09 | 2007-03-22 | 株式会社東芝 | マスクパターン補正方法 |
US6499003B2 (en) * | 1998-03-03 | 2002-12-24 | Lsi Logic Corporation | Method and apparatus for application of proximity correction with unitary segmentation |
US6175953B1 (en) * | 1998-03-03 | 2001-01-16 | Lsi Logic Corporation | Method and apparatus for general systematic application of proximity correction |
US6022644A (en) * | 1998-03-18 | 2000-02-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Mask containing subresolution line to minimize proximity effect of contact hole |
US6128067A (en) * | 1998-04-28 | 2000-10-03 | Kabushiki Kaisha Toshiba | Correcting method and correcting system for mask pattern |
US6277542B1 (en) * | 1998-06-05 | 2001-08-21 | Nikon Corporation | Charged-particle-beam projection-exposure methods exhibiting more uniform beam-current density |
US6466314B1 (en) * | 1998-09-17 | 2002-10-15 | Applied Materials, Inc. | Reticle design inspection system |
US6214494B1 (en) * | 1998-10-07 | 2001-04-10 | International Business Machines Corporation | Serif mask design methodology based on enhancing high spatial frequency contribution for improved printability |
JP2000131824A (ja) * | 1998-10-28 | 2000-05-12 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
JP2000162758A (ja) | 1998-11-30 | 2000-06-16 | Matsushita Electric Ind Co Ltd | 光学的近接効果補正方法 |
US6374396B1 (en) * | 1998-12-04 | 2002-04-16 | Micron Technology, Inc. | Correction of field effects in photolithography |
JP2000242408A (ja) * | 1998-12-04 | 2000-09-08 | Canon Inc | 座標補正装置、座標補正用パラメータ算出装置、座標補正方法、座標補正用パラメータ算出方法、及び座標補正制御プログラムを格納した記憶媒体、及び座標補正用パラメータ算出プログラムを格納した記憶媒体 |
US6691297B1 (en) | 1999-03-04 | 2004-02-10 | Matsushita Electric Industrial Co., Ltd. | Method for planning layout for LSI pattern, method for forming LSI pattern and method for generating mask data for LSI |
US6044007A (en) * | 1999-03-24 | 2000-03-28 | Advanced Micro Devices, Inc. | Modification of mask layout data to improve writeability of OPC |
US6401236B1 (en) * | 1999-04-05 | 2002-06-04 | Micron Technology Inc. | Method to eliminate side lobe printing of attenuated phase shift |
US6120953A (en) * | 1999-04-23 | 2000-09-19 | United Microelectronics Corp. | Method of optical proximity correction |
US6301697B1 (en) | 1999-04-30 | 2001-10-09 | Nicolas B. Cobb | Streamlined IC mask layout optical and process correction through correction reuse |
US6467076B1 (en) | 1999-04-30 | 2002-10-15 | Nicolas Bailey Cobb | Method and apparatus for submicron IC design |
CN1196031C (zh) * | 1999-05-20 | 2005-04-06 | 麦克隆尼克激光***有限公司 | 在平版印刷中用于减少误差的方法 |
US6214497B1 (en) * | 1999-06-29 | 2001-04-10 | Micron Technology, Inc. | Method to eliminate side lobe printing of attenuated phase shift masks |
US6373071B1 (en) | 1999-06-30 | 2002-04-16 | Applied Materials, Inc. | Real-time prediction of proximity resist heating and correction of raster scan electron beam lithography |
JP3341730B2 (ja) * | 1999-08-20 | 2002-11-05 | 日本電気株式会社 | パターンデータ密度検査装置 |
JP2001083689A (ja) | 1999-09-14 | 2001-03-30 | Toshiba Corp | 半導体製造用マスクのパターン補正方法およびそのパターン補正方法を記録した記録媒体 |
DE19946753B4 (de) * | 1999-09-29 | 2005-10-06 | Siemens Ag | Verfahren zur Erkennung und Vermeidung von ätzkritischen Bereichen |
TW419723B (en) * | 1999-10-12 | 2001-01-21 | Vanguard Int Semiconduct Corp | Method of fabricating the capacitor array and its peripheral trench mask |
US6426269B1 (en) * | 1999-10-21 | 2002-07-30 | International Business Machines Corporation | Dummy feature reduction using optical proximity effect correction |
US6245468B1 (en) * | 1999-10-27 | 2001-06-12 | Micron Technology, Inc. | Optical proximity correction methods, and methods of forming radiation-patterning tools |
US6080527A (en) * | 1999-11-18 | 2000-06-27 | United Microelectronics Corp. | Optical proximity correction of L and T shaped patterns on negative photoresist |
US6613485B2 (en) * | 1999-11-18 | 2003-09-02 | United Microelectronics Crop. | Optical proximity correction of pattern on photoresist through spacing of sub patterns |
US6421820B1 (en) * | 1999-12-13 | 2002-07-16 | Infineon Technologies Ag | Semiconductor device fabrication using a photomask with assist features |
JP3805936B2 (ja) * | 1999-12-28 | 2006-08-09 | 株式会社東芝 | マスクパターン補正方法及びマスクパターン作成システム |
US6584609B1 (en) | 2000-02-28 | 2003-06-24 | Numerical Technologies, Inc. | Method and apparatus for mixed-mode optical proximity correction |
US7120285B1 (en) * | 2000-02-29 | 2006-10-10 | Advanced Micro Devices, Inc. | Method for evaluation of reticle image using aerial image simulator |
US6329107B1 (en) | 2000-03-15 | 2001-12-11 | International Business Machines Corporation | Method of characterizing partial coherent light illumination and its application to serif mask design |
US6596442B1 (en) | 2000-03-23 | 2003-07-22 | International Business Machines Corporation | Asymmetric halftone biasing for sub-grid pattern adjustment |
US6571383B1 (en) * | 2000-04-28 | 2003-05-27 | Infineon Technologies, Ag | Semiconductor device fabrication using a photomask designed using modeling and empirical testing |
WO2001097096A1 (en) * | 2000-06-13 | 2001-12-20 | Mentor Graphics Corporation | Integrated verification and manufacturability tool |
US6425113B1 (en) * | 2000-06-13 | 2002-07-23 | Leigh C. Anderson | Integrated verification and manufacturability tool |
US7412676B2 (en) | 2000-06-13 | 2008-08-12 | Nicolas B Cobb | Integrated OPC verification tool |
JP4077141B2 (ja) * | 2000-06-30 | 2008-04-16 | 株式会社東芝 | デザインルール作成方法、デザインルール作成システム及び記録媒体 |
US6978436B2 (en) * | 2000-07-05 | 2005-12-20 | Synopsys, Inc. | Design data format and hierarchy management for phase processing |
JP2002083757A (ja) * | 2000-07-05 | 2002-03-22 | Mitsubishi Electric Corp | レイアウトパターンデータ補正装置、補正方法及び半導体装置の製造方法並びに記録媒体 |
US6647137B1 (en) | 2000-07-10 | 2003-11-11 | International Business Machines Corporation | Characterizing kernel function in photolithography based on photoresist pattern |
US6430737B1 (en) * | 2000-07-10 | 2002-08-06 | Mentor Graphics Corp. | Convergence technique for model-based optical and process correction |
JP2002083873A (ja) * | 2000-07-14 | 2002-03-22 | Internatl Business Mach Corp <Ibm> | 埋め込みデカップリング・キャパシタを有する半導体デバイス |
US6523162B1 (en) | 2000-08-02 | 2003-02-18 | Numerical Technologies, Inc. | General purpose shape-based layout processing scheme for IC layout modifications |
JP2002056046A (ja) * | 2000-08-09 | 2002-02-20 | Fujitsu Ltd | パターンデータ検証方法及び装置 |
JP4582877B2 (ja) * | 2000-08-09 | 2010-11-17 | 三菱電機株式会社 | Tftアレイの製造方法 |
US6634018B2 (en) | 2000-08-24 | 2003-10-14 | Texas Instruments Incorporated | Optical proximity correction |
US6792590B1 (en) * | 2000-09-29 | 2004-09-14 | Numerical Technologies, Inc. | Dissection of edges with projection points in a fabrication layout for correcting proximity effects |
US6557162B1 (en) * | 2000-09-29 | 2003-04-29 | Numerical Technologies, Inc. | Method for high yield reticle formation |
US6453457B1 (en) | 2000-09-29 | 2002-09-17 | Numerical Technologies, Inc. | Selection of evaluation point locations based on proximity effects model amplitudes for correcting proximity effects in a fabrication layout |
US6625801B1 (en) | 2000-09-29 | 2003-09-23 | Numerical Technologies, Inc. | Dissection of printed edges from a fabrication layout for correcting proximity effects |
JP2002122977A (ja) * | 2000-10-17 | 2002-04-26 | Sony Corp | フォトマスクの作成法、フォトマスク、並びに露光方法 |
US6622288B1 (en) | 2000-10-25 | 2003-09-16 | Numerical Technologies, Inc. | Conflict sensitive compaction for resolving phase-shift conflicts in layouts for phase-shifted features |
US6584610B1 (en) * | 2000-10-25 | 2003-06-24 | Numerical Technologies, Inc. | Incrementally resolved phase-shift conflicts in layouts for phase-shifted features |
US6591409B2 (en) * | 2000-11-30 | 2003-07-08 | Texas Instruments Incorporated | Measuring integrated circuit layout efficiency |
US6665856B1 (en) * | 2000-12-01 | 2003-12-16 | Numerical Technologies, Inc. | Displacing edge segments on a fabrication layout based on proximity effects model amplitudes for correcting proximity effects |
US6653026B2 (en) | 2000-12-20 | 2003-11-25 | Numerical Technologies, Inc. | Structure and method of correcting proximity effects in a tri-tone attenuated phase-shifting mask |
US6395438B1 (en) | 2001-01-08 | 2002-05-28 | International Business Machines Corporation | Method of etch bias proximity correction |
US6578190B2 (en) * | 2001-01-11 | 2003-06-10 | International Business Machines Corporation | Process window based optical proximity correction of lithographic images |
TW466586B (en) * | 2001-01-17 | 2001-12-01 | United Microelectronics Corp | Unlanded process |
TW519746B (en) * | 2001-01-26 | 2003-02-01 | Timbre Tech Inc | System and method for characterizing macro-grating test patterns in advanced lithography and etch processes |
US6433878B1 (en) * | 2001-01-29 | 2002-08-13 | Timbre Technology, Inc. | Method and apparatus for the determination of mask rules using scatterometry |
US6901574B2 (en) * | 2001-02-09 | 2005-05-31 | Lacour Patrick J. | Data management method for mask writing |
US6792591B2 (en) * | 2001-02-28 | 2004-09-14 | Asml Masktools B.V. | Method of identifying an extreme interaction pitch region, methods of designing mask patterns and manufacturing masks, device manufacturing methods and computer programs |
JP2002303964A (ja) * | 2001-04-04 | 2002-10-18 | Sony Corp | 露光パターンの形成方法および露光パターン |
US6505327B2 (en) | 2001-04-13 | 2003-01-07 | Numerical Technologies, Inc. | Generating an instance-based representation of a design hierarchy |
JP3856197B2 (ja) * | 2001-04-13 | 2006-12-13 | ソニー株式会社 | Opマスクの製作方法 |
JP4460794B2 (ja) | 2001-04-23 | 2010-05-12 | 株式会社東芝 | 露光マスクのパターン補正方法、パターン形成方法およびプログラム |
US7735052B2 (en) * | 2001-04-24 | 2010-06-08 | Asml Masktools Netherlands B.V. | Method of identifying an extreme interaction pitch region, methods of designing mask patterns and manufacturing masks, device manufacturing methods and computer programs |
JP4187947B2 (ja) | 2001-04-26 | 2008-11-26 | 株式会社東芝 | パターン補正方法、パターン補正装置、およびパターン補正プログラムを記録した記録媒体 |
JP2002328460A (ja) | 2001-04-27 | 2002-11-15 | Toshiba Corp | パターン形成方法、露光用マスクの形成方法及び露光用マスク |
JP3909654B2 (ja) | 2001-05-10 | 2007-04-25 | ソニー株式会社 | ルールベースopcの評価方法およびシミュレーションベースopcモデルの評価方法並びにマスクの製造方法 |
US6789237B1 (en) * | 2001-05-11 | 2004-09-07 | Northwestern University | Efficient model order reduction via multi-point moment matching |
DE10127547C1 (de) * | 2001-06-05 | 2003-03-20 | Infineon Technologies Ag | Verfahren zur Durchführung einer regelbasierten OPC bei gleichzeitigem Einsatz von Scatterbars |
US6574784B1 (en) | 2001-06-14 | 2003-06-03 | George P. Lippincott | Short edge management in rule based OPC |
US6615393B1 (en) * | 2001-06-25 | 2003-09-02 | Cypress Semiconductor Corporation | Method and apparatus for performing electrical distance check |
JP2003017390A (ja) | 2001-06-29 | 2003-01-17 | Toshiba Corp | パターン形成方法及びパターン形成に用いるマスク |
US6601231B2 (en) * | 2001-07-10 | 2003-07-29 | Lacour Patrick Joseph | Space classification for resolution enhancement techniques |
US6721928B2 (en) | 2001-07-26 | 2004-04-13 | Numerical Technologies, Inc. | Verification utilizing instance-based hierarchy management |
US6560766B2 (en) | 2001-07-26 | 2003-05-06 | Numerical Technologies, Inc. | Method and apparatus for analyzing a layout using an instance-based representation |
US6684382B2 (en) | 2001-08-31 | 2004-01-27 | Numerical Technologies, Inc. | Microloading effect correction |
US6738958B2 (en) | 2001-09-10 | 2004-05-18 | Numerical Technologies, Inc. | Modifying a hierarchical representation of a circuit to process composite gates |
US6735752B2 (en) | 2001-09-10 | 2004-05-11 | Numerical Technologies, Inc. | Modifying a hierarchical representation of a circuit to process features created by interactions between cells |
US6660436B1 (en) * | 2001-09-17 | 2003-12-09 | Taiwan Semiconductor Manufacturing Company | OPC-like repair method for attenuated phase shift masks |
KR100506106B1 (ko) | 2001-09-29 | 2005-08-05 | 가부시끼가이샤 도시바 | 마스크 패턴 작성 방법 및 반도체 장치의 제조 방법 |
US6670082B2 (en) * | 2001-10-09 | 2003-12-30 | Numerical Technologies, Inc. | System and method for correcting 3D effects in an alternating phase-shifting mask |
JP2003142584A (ja) * | 2001-11-05 | 2003-05-16 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置の設計方法 |
JP3615182B2 (ja) * | 2001-11-26 | 2005-01-26 | 株式会社東芝 | 光近接効果補正方法及び光近接効果補正システム |
TWI237745B (en) * | 2001-12-19 | 2005-08-11 | Sony Corp | Mask pattern correction apparatus and mask pattern correction method |
JP3708873B2 (ja) * | 2001-12-27 | 2005-10-19 | 株式会社東芝 | パターン補正方法および半導体装置の製造方法 |
US7159197B2 (en) * | 2001-12-31 | 2007-01-02 | Synopsys, Inc. | Shape-based geometry engine to perform smoothing and other layout beautification operations |
US7013439B2 (en) | 2002-01-31 | 2006-03-14 | Juan Andres Torres Robles | Contrast based resolution enhancing technology |
US7293249B2 (en) | 2002-01-31 | 2007-11-06 | Juan Andres Torres Robles | Contrast based resolution enhancement for photolithographic processing |
US6670646B2 (en) | 2002-02-11 | 2003-12-30 | Infineon Technologies Ag | Mask and method for patterning a semiconductor wafer |
US6868537B1 (en) * | 2002-02-25 | 2005-03-15 | Xilinx, Inc. | Method of generating an IC mask using a reduced database |
JP2003255508A (ja) * | 2002-02-28 | 2003-09-10 | Oki Electric Ind Co Ltd | マスクパターンの補正方法、フォトマスク、露光方法、半導体装置 |
US6649452B2 (en) | 2002-02-28 | 2003-11-18 | Motorola, Inc. | Method for manufacturing a lithographic reticle for transferring an integrated circuit design to a semiconductor wafer |
US7386433B2 (en) * | 2002-03-15 | 2008-06-10 | Synopsys, Inc. | Using a suggested solution to speed up a process for simulating and correcting an integrated circuit layout |
US6883159B2 (en) * | 2002-03-19 | 2005-04-19 | Intel Corporation | Patterning semiconductor layers using phase shifting and assist features |
JP3871949B2 (ja) * | 2002-03-27 | 2007-01-24 | 株式会社東芝 | マスクデータ作成装置及びマスクデータ作成方法 |
US6944844B2 (en) * | 2002-04-03 | 2005-09-13 | Synopsys, Inc. | System and method to determine impact of line end shortening |
US6760901B2 (en) * | 2002-04-11 | 2004-07-06 | International Business Machines Corporation | Trough adjusted optical proximity correction for vias |
JP2003322945A (ja) * | 2002-05-01 | 2003-11-14 | Mitsubishi Electric Corp | レイアウトパターンデータの補正装置 |
US6974650B2 (en) * | 2002-05-12 | 2005-12-13 | United Microelectronics Corp. | Method of correcting a mask layout |
US6931613B2 (en) | 2002-06-24 | 2005-08-16 | Thomas H. Kauth | Hierarchical feature extraction for electrical interaction calculations |
US6687895B2 (en) | 2002-07-03 | 2004-02-03 | Numerical Technologies Inc. | Method and apparatus for reducing optical proximity correction output file size |
JP4133047B2 (ja) * | 2002-07-05 | 2008-08-13 | シャープ株式会社 | 補正マスクパターン検証装置および補正マスクパターン検証方法 |
JP4282051B2 (ja) * | 2002-07-22 | 2009-06-17 | シャープ株式会社 | 半導体集積回路製造用マスクパターンデータ生成方法およびその検証方法 |
US6973633B2 (en) | 2002-07-24 | 2005-12-06 | George Lippincott | Caching of lithography and etch simulation results |
JP4102728B2 (ja) * | 2002-07-26 | 2008-06-18 | エーエスエムエル マスクツールズ ビー.ブイ. | 自動光近接補正(opc)ルール作成 |
JP3875158B2 (ja) * | 2002-08-09 | 2007-01-31 | 株式会社東芝 | 露光装置判定システム、露光装置判定方法、露光装置判定プログラム及び半導体装置の製造方法 |
US6792592B2 (en) * | 2002-08-30 | 2004-09-14 | Numerical Technologies, Inc. | Considering mask writer properties during the optical proximity correction process |
US6813759B2 (en) * | 2002-09-09 | 2004-11-02 | Numerical Technologies, Inc. | Hybrid optical proximity correction for alternating aperture phase shifting designs |
US7172838B2 (en) | 2002-09-27 | 2007-02-06 | Wilhelm Maurer | Chromeless phase mask layout generation |
US6857109B2 (en) | 2002-10-18 | 2005-02-15 | George P. Lippincott | Short edge smoothing for enhanced scatter bar placement |
US6854104B2 (en) * | 2002-11-27 | 2005-02-08 | Lsi Logic Corporation | First approximation for OPC significant speed-up |
US7093228B2 (en) * | 2002-12-20 | 2006-08-15 | Lsi Logic Corporation | Method and system for classifying an integrated circuit for optical proximity correction |
US6928634B2 (en) | 2003-01-02 | 2005-08-09 | Yuri Granik | Matrix optical process correction |
US7147975B2 (en) | 2003-02-17 | 2006-12-12 | Matsushita Electric Industrial Co., Ltd. | Photomask |
US6777146B1 (en) | 2003-02-21 | 2004-08-17 | International Business Machines Corporation | Method of optical proximity correction with sub-resolution assists |
US6964032B2 (en) * | 2003-02-28 | 2005-11-08 | International Business Machines Corporation | Pitch-based subresolution assist feature design |
JP2004317718A (ja) | 2003-04-15 | 2004-11-11 | Toshiba Corp | パターン作成方法、パターン作成システム、および半導体装置の製造方法 |
US7069535B2 (en) * | 2003-06-03 | 2006-06-27 | Lsi Logic Corporation | Optical proximity correction method using weighted priorities |
US20050003617A1 (en) * | 2003-07-01 | 2005-01-06 | Macronix International Co., Ltd. | Template padding method for padding edges of holes on semiconductor masks |
JP4177722B2 (ja) | 2003-07-02 | 2008-11-05 | 株式会社東芝 | パターン補正方法、パターン補正システム、マスク製造方法、半導体装置製造方法、及びパターン補正プログラム |
WO2005010942A2 (en) * | 2003-07-17 | 2005-02-03 | Toppan Photomasks, Inc. | Method and apparatus for calibrating a metrology tool |
TWI237746B (en) * | 2003-07-23 | 2005-08-11 | Nanya Technology Corp | Optical proximity correction method |
US7558419B1 (en) | 2003-08-14 | 2009-07-07 | Brion Technologies, Inc. | System and method for detecting integrated circuit pattern defects |
JP4068531B2 (ja) | 2003-08-20 | 2008-03-26 | 株式会社東芝 | Opcを用いたパターン寸法の補正方法及び検証方法、マスクの作成方法及び半導体装置の製造方法、並びに該補正方法を実行するシステム及びプログラム |
JP3993545B2 (ja) | 2003-09-04 | 2007-10-17 | 株式会社東芝 | パターンの作製方法、半導体装置の製造方法、パターンの作製システム、セルライブラリ、フォトマスクの製造方法 |
US6961920B2 (en) * | 2003-09-18 | 2005-11-01 | International Business Machines Corporation | Method for interlayer and yield based optical proximity correction |
US7003758B2 (en) * | 2003-10-07 | 2006-02-21 | Brion Technologies, Inc. | System and method for lithography simulation |
US7073162B2 (en) | 2003-10-31 | 2006-07-04 | Mentor Graphics Corporation | Site control for OPC |
DE10353798A1 (de) * | 2003-11-13 | 2005-06-23 | Infineon Technologies Ag | Verfahren zum Erzeugen eines Abbildungsfehler vermeidenden Maskenlayouts für eine Maske |
US7069534B2 (en) | 2003-12-17 | 2006-06-27 | Sahouria Emile Y | Mask creation with hierarchy management using cover cells |
JP4247104B2 (ja) | 2003-12-18 | 2009-04-02 | 株式会社東芝 | パターン検証方法、パターン検証システム |
US7539954B2 (en) | 2004-02-24 | 2009-05-26 | Konstantinos Adam | OPC simulation model using SOCS decomposition of edge fragments |
US7536660B2 (en) | 2004-02-24 | 2009-05-19 | Konstantinos Adam | OPC simulation model using SOCS decomposition of edge fragments |
US7234130B2 (en) | 2004-02-25 | 2007-06-19 | James Word | Long range corrections in integrated circuit layout designs |
US7861207B2 (en) | 2004-02-25 | 2010-12-28 | Mentor Graphics Corporation | Fragmentation point and simulation site adjustment for resolution enhancement techniques |
US7794897B2 (en) | 2004-03-02 | 2010-09-14 | Kabushiki Kaisha Toshiba | Mask pattern correcting method, mask pattern inspecting method, photo mask manufacturing method, and semiconductor device manufacturing method |
US7533363B2 (en) * | 2004-03-29 | 2009-05-12 | Takumi Technology Corporation | System for integrated circuit layout partition and extraction for independent layout processing |
US7487490B2 (en) * | 2004-03-30 | 2009-02-03 | Youping Zhang | System for simplifying layout processing |
US7448012B1 (en) | 2004-04-21 | 2008-11-04 | Qi-De Qian | Methods and system for improving integrated circuit layout |
JP4476684B2 (ja) | 2004-04-28 | 2010-06-09 | 株式会社東芝 | パターン補正方法、パターン補正システム、パターン補正プログラム、マスクの作成方法、および半導体装置の製造方法 |
US7065738B1 (en) * | 2004-05-04 | 2006-06-20 | Advanced Micro Devices, Inc. | Method of verifying an optical proximity correction (OPC) model |
JP2007536581A (ja) | 2004-05-07 | 2007-12-13 | メンター・グラフィクス・コーポレーション | プロセス変動バンドを用いた集積回路レイアウト設計法 |
JP4528558B2 (ja) | 2004-05-28 | 2010-08-18 | 株式会社東芝 | パターンのデータ作成方法、及びパターン検証手法 |
US7240305B2 (en) | 2004-06-02 | 2007-07-03 | Lippincott George P | OPC conflict identification and edge priority system |
JP4266189B2 (ja) | 2004-07-09 | 2009-05-20 | 株式会社東芝 | 半導体集積回路パターンの検証方法、フォトマスクの作成方法、半導体集積回路装置の製造方法、及び半導体集積回路パターンの検証方法を実現するためのプログラム |
US7536664B2 (en) | 2004-08-12 | 2009-05-19 | International Business Machines Corporation | Physical design system and method |
JP2006058464A (ja) * | 2004-08-18 | 2006-03-02 | Toshiba Corp | パタン計測方法、パタン計測装置、フォトマスクの製造方法およびプログラム |
DE102004047263B4 (de) * | 2004-09-24 | 2010-04-22 | Qimonda Ag | Verfahren zum Erzeugen eines Abbildungsfehler vermeidenden Maskenlayouts für eine Maske |
US7228522B2 (en) * | 2004-09-29 | 2007-06-05 | Synopsys, Inc. | Edge-based proximity correction |
JP4621485B2 (ja) | 2004-11-29 | 2011-01-26 | 株式会社東芝 | パタンデータ検証方法、パタンデータ作成方法、露光用マスクの製造方法およびプログラム |
KR100653990B1 (ko) * | 2004-12-29 | 2006-12-05 | 주식회사 하이닉스반도체 | 포토마스크 데이터베이스 패턴의 불량 검사 방법 |
US7459248B2 (en) | 2005-02-24 | 2008-12-02 | James Word | Performing OPC on structures with virtual edges |
US7493587B2 (en) | 2005-03-02 | 2009-02-17 | James Word | Chromeless phase shifting mask for integrated circuits using interior region |
US8037429B2 (en) | 2005-03-02 | 2011-10-11 | Mentor Graphics Corporation | Model-based SRAF insertion |
JP4728676B2 (ja) * | 2005-03-30 | 2011-07-20 | 富士通セミコンダクター株式会社 | フォトマスクの製造方法、及びそのフォトマスクを用いた半導体装置の製造方法 |
US20060230490A1 (en) * | 2005-04-13 | 2006-10-19 | Shimano Inc. | Bicycle riding apparel |
US8176445B1 (en) * | 2005-04-15 | 2012-05-08 | Qi-De Qian | Method and system for optimizing integrated circuit layout |
CN104882442B (zh) | 2005-04-26 | 2018-09-11 | 瑞萨电子株式会社 | 半导体装置及其制造方法和半导体制造用掩模、光接近处理方法 |
JP2006318978A (ja) | 2005-05-10 | 2006-11-24 | Toshiba Corp | パターン設計方法 |
US7617464B2 (en) * | 2005-05-20 | 2009-11-10 | Synopsys, Inc. | Verifying an IC layout in individual regions and combining results |
JP4686257B2 (ja) * | 2005-05-25 | 2011-05-25 | 株式会社東芝 | マスク製造システム、マスクデータ作成方法、及び半導体装置の製造方法 |
US7458058B2 (en) * | 2005-06-10 | 2008-11-25 | Texas Instruments Incorporated | Verifying a process margin of a mask pattern using intermediate stage models |
JP2007004585A (ja) | 2005-06-24 | 2007-01-11 | Toshiba Corp | マスクパタンデータの検証方法、マスクの製造方法、マスクパタンデータの検証プログラム |
JP5147167B2 (ja) | 2005-07-29 | 2013-02-20 | キヤノン株式会社 | 決定方法及びプログラム |
US7657852B2 (en) * | 2005-08-16 | 2010-02-02 | Pulsic Limited | System and technique of pattern matching and pattern replacement |
US20080250374A1 (en) * | 2005-09-20 | 2008-10-09 | Freescale Semiconductor, Inc. | Method of Making an Integrated Circuit |
KR100642417B1 (ko) * | 2005-09-20 | 2006-11-03 | 주식회사 하이닉스반도체 | 레이어 대 레이어 검사방법을 이용한 광학근접보정검증방법 |
JP2007086586A (ja) * | 2005-09-26 | 2007-04-05 | Renesas Technology Corp | マスクパターン設計方法および半導体装置の製造方法 |
US7434199B2 (en) | 2005-09-27 | 2008-10-07 | Nicolas Bailey Cobb | Dense OPC |
US7962868B2 (en) * | 2005-10-28 | 2011-06-14 | Freescale Semiconductor, Inc. | Method for forming a semiconductor device using optical proximity correction for the optical lithography |
JP2007140212A (ja) * | 2005-11-18 | 2007-06-07 | Toshiba Corp | フォトマスク及び半導体装置の製造方法 |
JP2007142275A (ja) | 2005-11-21 | 2007-06-07 | Toshiba Corp | フォトマスクの判定方法、半導体装置の製造方法及びプログラム |
US7546574B2 (en) | 2005-12-02 | 2009-06-09 | Gauda, Inc. | Optical proximity correction on hardware or software platforms with graphical processing units |
US20070143234A1 (en) * | 2005-12-16 | 2007-06-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and system for intelligent model-based optical proximity correction (OPC) |
US7434198B2 (en) * | 2005-12-29 | 2008-10-07 | Lsi Logic Corporation | Method and computer program product for detecting potential failures in an integrated circuit design after optical proximity correction |
US7712068B2 (en) * | 2006-02-17 | 2010-05-04 | Zhuoxiang Ren | Computation of electrical properties of an IC layout |
US7506285B2 (en) | 2006-02-17 | 2009-03-17 | Mohamed Al-Imam | Multi-dimensional analysis for predicting RET model accuracy |
US9009641B2 (en) | 2006-03-09 | 2015-04-14 | Tela Innovations, Inc. | Circuits with linear finfet structures |
US9035359B2 (en) | 2006-03-09 | 2015-05-19 | Tela Innovations, Inc. | Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods |
US7917879B2 (en) | 2007-08-02 | 2011-03-29 | Tela Innovations, Inc. | Semiconductor device with dynamic array section |
US7763534B2 (en) | 2007-10-26 | 2010-07-27 | Tela Innovations, Inc. | Methods, structures and designs for self-aligning local interconnects used in integrated circuits |
US7446352B2 (en) | 2006-03-09 | 2008-11-04 | Tela Innovations, Inc. | Dynamic array architecture |
US7956421B2 (en) | 2008-03-13 | 2011-06-07 | Tela Innovations, Inc. | Cross-coupled transistor layouts in restricted gate level layout architecture |
US8658542B2 (en) | 2006-03-09 | 2014-02-25 | Tela Innovations, Inc. | Coarse grid design methods and structures |
US9230910B2 (en) | 2006-03-09 | 2016-01-05 | Tela Innovations, Inc. | Oversized contacts and vias in layout defined by linearly constrained topology |
US9563733B2 (en) | 2009-05-06 | 2017-02-07 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
US8653857B2 (en) | 2006-03-09 | 2014-02-18 | Tela Innovations, Inc. | Circuitry and layouts for XOR and XNOR logic |
US8839175B2 (en) | 2006-03-09 | 2014-09-16 | Tela Innovations, Inc. | Scalable meta-data objects |
US8541879B2 (en) | 2007-12-13 | 2013-09-24 | Tela Innovations, Inc. | Super-self-aligned contacts and method for making the same |
US8448102B2 (en) | 2006-03-09 | 2013-05-21 | Tela Innovations, Inc. | Optimizing layout of irregular structures in regular layout context |
US7503029B2 (en) * | 2006-03-31 | 2009-03-10 | Synopsys, Inc. | Identifying layout regions susceptible to fabrication issues by using range patterns |
US7703067B2 (en) * | 2006-03-31 | 2010-04-20 | Synopsys, Inc. | Range pattern definition of susceptibility of layout regions to fabrication issues |
US7805692B2 (en) * | 2006-05-15 | 2010-09-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for local hot spot fixing |
US8136067B2 (en) * | 2006-05-15 | 2012-03-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of design for manufacturing |
US7954072B2 (en) * | 2006-05-15 | 2011-05-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Model import for electronic design automation |
US8336002B2 (en) * | 2006-05-15 | 2012-12-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | IC design flow enhancement with CMP simulation |
US7685558B2 (en) * | 2006-05-15 | 2010-03-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for detection and scoring of hot spots in a design layout |
US7725861B2 (en) * | 2006-05-15 | 2010-05-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method, apparatus, and system for LPC hot spot fix |
US8136168B2 (en) * | 2006-05-15 | 2012-03-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | System and method for design-for-manufacturability data encryption |
US20070266360A1 (en) * | 2006-05-15 | 2007-11-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal Thickness Simulation for Improving RC Extraction Accuracy |
JP2007310085A (ja) | 2006-05-17 | 2007-11-29 | Toshiba Corp | 半導体装置のパターンデータ検証方法、半導体装置のパターンデータ検証プログラム、半導体装置のパターンデータ補正方法、および半導体装置のパターンデータ補正プログラム |
US20080070408A1 (en) * | 2006-05-24 | 2008-03-20 | Chin-Lung Lin | Method for adjusting sizes and shapes of plug openings |
JP2007317921A (ja) * | 2006-05-26 | 2007-12-06 | Toshiba Corp | リソグラフィ・シミュレーション方法及びプログラム |
JP2008003520A (ja) * | 2006-06-26 | 2008-01-10 | Toshiba Corp | フォトマスク及び半導体装置の製造方法 |
US8347239B2 (en) * | 2006-06-30 | 2013-01-01 | Synopsys, Inc. | Fast lithography compliance check for place and route optimization |
US8370773B2 (en) * | 2006-08-16 | 2013-02-05 | Freescale Semiconductor, Inc. | Method and apparatus for designing an integrated circuit using inverse lithography technology |
US8056022B2 (en) | 2006-11-09 | 2011-11-08 | Mentor Graphics Corporation | Analysis optimizer |
US7617475B2 (en) | 2006-11-13 | 2009-11-10 | United Microelectronics Corp. | Method of manufacturing photomask and method of repairing optical proximity correction |
JP2008134434A (ja) * | 2006-11-28 | 2008-06-12 | Toshiba Corp | マスクデータ処理方法、半導体装置の製造方法、及びマスクデータ処理を実行するプログラム |
US7966585B2 (en) | 2006-12-13 | 2011-06-21 | Mentor Graphics Corporation | Selective shielding for multiple exposure masks |
US7861203B2 (en) * | 2006-12-29 | 2010-12-28 | Cadence Design Systems, Inc. | Method and system for model-based routing of an integrated circuit |
US7698666B2 (en) * | 2006-12-29 | 2010-04-13 | Cadence Design Systems, Inc. | Method and system for model-based design and layout of an integrated circuit |
US7802226B2 (en) * | 2007-01-08 | 2010-09-21 | Mentor Graphics Corporation | Data preparation for multiple mask printing |
US7799487B2 (en) * | 2007-02-09 | 2010-09-21 | Ayman Yehia Hamouda | Dual metric OPC |
US7739650B2 (en) * | 2007-02-09 | 2010-06-15 | Juan Andres Torres Robles | Pre-bias optical proximity correction |
US8667443B2 (en) | 2007-03-05 | 2014-03-04 | Tela Innovations, Inc. | Integrated circuit cell library for multiple patterning |
US8112724B2 (en) | 2007-03-20 | 2012-02-07 | Sony Corporation | Method of designing semiconductor integrated circuit, apparatus for designing semiconductor integrated circuit, recording medium, and mask manufacturing method |
US7788612B2 (en) * | 2007-03-30 | 2010-08-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | System, method, and computer program product for matching cell layout of an integrated circuit design |
US7904844B2 (en) * | 2007-03-30 | 2011-03-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | System, method, and computer program product for matching cell layout of an integrated circuit design |
JP4958616B2 (ja) * | 2007-04-20 | 2012-06-20 | 株式会社日立ハイテクノロジーズ | ホットスポット絞り込み装置、ホットスポット絞り込み方法、ホットスポット絞り込みプログラム、ホットスポット検査装置、および、ホットスポット検査方法 |
US7974728B2 (en) * | 2007-05-04 | 2011-07-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | System for extraction of key process parameters from fault detection classification to enable wafer prediction |
US8145337B2 (en) * | 2007-05-04 | 2012-03-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methodology to enable wafer result prediction of semiconductor wafer batch processing equipment |
JP4380729B2 (ja) | 2007-05-24 | 2009-12-09 | ソニー株式会社 | パターン設計方法、パターン設計プログラムおよびパターン設計装置 |
US8713483B2 (en) | 2007-06-05 | 2014-04-29 | Mentor Graphics Corporation | IC layout parsing for multiple masks |
US7805699B2 (en) | 2007-10-11 | 2010-09-28 | Mentor Graphics Corporation | Shape-based photolithographic model calibration |
US7926005B1 (en) * | 2007-12-28 | 2011-04-12 | Cadence Design Systems, Inc. | Pattern-driven routing |
US7783999B2 (en) * | 2008-01-18 | 2010-08-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Electrical parameter extraction for integrated circuit design |
US7975244B2 (en) * | 2008-01-24 | 2011-07-05 | International Business Machines Corporation | Methodology and system for determining numerical errors in pixel-based imaging simulation in designing lithographic masks |
US8453094B2 (en) | 2008-01-31 | 2013-05-28 | Tela Innovations, Inc. | Enforcement of semiconductor structure regularity for localized transistors and interconnect |
US8037575B2 (en) * | 2008-02-28 | 2011-10-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for shape and timing equivalent dimension extraction |
US7939443B2 (en) | 2008-03-27 | 2011-05-10 | Tela Innovations, Inc. | Methods for multi-wire routing and apparatus implementing same |
JP2009252917A (ja) * | 2008-04-04 | 2009-10-29 | Toshiba Corp | 半導体装置及びその製造方法 |
JP4693869B2 (ja) * | 2008-06-02 | 2011-06-01 | 株式会社東芝 | パターン検証方法、パターン検証システム、マスクの製造方法、半導体装置の製造方法 |
US8161421B2 (en) * | 2008-07-07 | 2012-04-17 | International Business Machines Corporation | Calibration and verification structures for use in optical proximity correction |
SG10201608214SA (en) | 2008-07-16 | 2016-11-29 | Tela Innovations Inc | Methods for cell phasing and placement in dynamic array architecture and implementation of the same |
US9122832B2 (en) | 2008-08-01 | 2015-09-01 | Tela Innovations, Inc. | Methods for controlling microloading variation in semiconductor wafer layout and fabrication |
JP2010044101A (ja) * | 2008-08-08 | 2010-02-25 | Toshiba Corp | パターン予測方法、プログラム及び装置 |
US8001494B2 (en) * | 2008-10-13 | 2011-08-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Table-based DFM for accurate post-layout analysis |
US8239786B2 (en) * | 2008-12-30 | 2012-08-07 | Asml Netherlands B.V. | Local multivariable solver for optical proximity correction in lithographic processing method, and device manufactured thereby |
US8103984B1 (en) * | 2009-02-23 | 2012-01-24 | Cadence Design Systems, Inc. | System and method for compressed design phase contour data |
JP2010271589A (ja) * | 2009-05-22 | 2010-12-02 | Renesas Electronics Corp | パターン分割方法、パターン分割処理装置及びコンピュータプログラム |
US8661392B2 (en) | 2009-10-13 | 2014-02-25 | Tela Innovations, Inc. | Methods for cell boundary encroachment and layouts implementing the Same |
JP5421054B2 (ja) * | 2009-10-13 | 2014-02-19 | 株式会社東芝 | マスクパターン検証装置、マスクパターン検証方法及びその方法を用いた半導体装置の製造方法 |
US8219939B2 (en) * | 2009-11-12 | 2012-07-10 | Advanced Micro Devices, Inc. | Method of creating photolithographic masks for semiconductor device features with reduced design rule violations |
US8806386B2 (en) * | 2009-11-25 | 2014-08-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Customized patterning modulation and optimization |
US8745554B2 (en) * | 2009-12-28 | 2014-06-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Practical approach to layout migration |
JP5248540B2 (ja) | 2010-02-12 | 2013-07-31 | 株式会社東芝 | マスク検証方法、半導体装置の製造方法およびマスク検証プログラム |
US8453076B2 (en) * | 2010-03-16 | 2013-05-28 | International Business Machines Corporation | Wavefront engineering of mask data for semiconductor device design |
JP5450262B2 (ja) | 2010-05-28 | 2014-03-26 | 株式会社東芝 | 補助パターン配置方法、プログラムおよびデバイス製造方法 |
US8266556B2 (en) * | 2010-08-03 | 2012-09-11 | International Business Machines Corporation | Fracturing continuous photolithography masks |
US9159627B2 (en) | 2010-11-12 | 2015-10-13 | Tela Innovations, Inc. | Methods for linewidth modification and apparatus implementing the same |
JP2013003162A (ja) * | 2011-06-10 | 2013-01-07 | Renesas Electronics Corp | マスクデータ検証装置、設計レイアウト検証装置、それらの方法およびそれらのコンピュータ・プログラム |
US8990755B2 (en) * | 2011-12-29 | 2015-03-24 | Intel Corporation | Defective artifact removal in photolithography masks corrected for optical proximity |
FR2993374A1 (fr) * | 2012-07-12 | 2014-01-17 | St Microelectronics Crolles 2 | Procede d'elaboration d'un masque de photolithographie |
JP6107059B2 (ja) * | 2012-11-02 | 2017-04-05 | 富士通セミコンダクター株式会社 | レイアウトパターンの補正方法 |
US8584060B1 (en) * | 2012-11-16 | 2013-11-12 | International Business Machines Corporation | Block mask decomposition for mitigating corner rounding |
JP6123349B2 (ja) * | 2013-02-25 | 2017-05-10 | 富士通セミコンダクター株式会社 | マスクパターン補正プログラム、及びフォトマスク |
JP6123398B2 (ja) * | 2013-03-18 | 2017-05-10 | 富士通株式会社 | 欠陥箇所予測装置、識別モデル生成装置、欠陥箇所予測プログラムおよび欠陥箇所予測方法 |
JP2014182219A (ja) * | 2013-03-18 | 2014-09-29 | Fujitsu Ltd | 欠陥箇所予測装置、識別モデル生成装置、欠陥箇所予測プログラムおよび欠陥箇所予測方法 |
US9009633B2 (en) * | 2013-05-06 | 2015-04-14 | United Microelectronics Corp. | Method of correcting assist feature |
JP6286958B2 (ja) * | 2013-09-09 | 2018-03-07 | 富士通セミコンダクター株式会社 | フォトマスクの作製方法、及び半導体装置の製造方法 |
US9047658B2 (en) | 2013-11-05 | 2015-06-02 | United Microelectronics Corp. | Method of optical proximity correction |
US9262578B2 (en) | 2014-04-25 | 2016-02-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for integrated circuit manufacturing |
US10430543B2 (en) * | 2014-10-04 | 2019-10-01 | Synopsys, Inc. | Matrix reduction for lithography simulation |
US9690898B2 (en) * | 2015-06-25 | 2017-06-27 | Globalfoundries Inc. | Generative learning for realistic and ground rule clean hot spot synthesis |
KR102466464B1 (ko) * | 2015-08-03 | 2022-11-14 | 삼성전자주식회사 | 광 근접 보정을 위해 초기 바이어스 값을 제공하는 방법, 및 그 초기 바이어스 값에 기초한 광 근접 보정을 수반하는 마스크 제작 방법 |
US10346573B1 (en) * | 2015-09-30 | 2019-07-09 | Cadence Design Systems, Inc. | Method and system for performing incremental post layout simulation with layout edits |
CN107490932B (zh) * | 2016-06-12 | 2020-11-27 | 中芯国际集成电路制造(上海)有限公司 | 掩膜版图形的修正方法 |
KR102405686B1 (ko) | 2017-09-08 | 2022-06-07 | 에이에스엠엘 네델란즈 비.브이. | 기계 학습 보조 광 근접 오차 보정을 위한 트레이닝 방법들 |
KR102653951B1 (ko) | 2018-09-06 | 2024-04-02 | 삼성전자주식회사 | 반도체 소자의 레이아웃 패턴 분할 방법 및 이를 포함하는 광 근접 보정 방법 |
CN110707044B (zh) * | 2018-09-27 | 2022-03-29 | 联华电子股份有限公司 | 形成半导体装置布局的方法 |
US11080458B2 (en) | 2018-09-28 | 2021-08-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Lithography simulation method |
US11699070B2 (en) * | 2019-03-05 | 2023-07-11 | Samsung Electronics Co., Ltd | Method and apparatus for providing rotational invariant neural networks |
KR20210030078A (ko) | 2019-09-09 | 2021-03-17 | 삼성전자주식회사 | 광 근접 보정을 수행하는 방법 및 이를 이용한 리소그래피 마스크 제조 방법 |
CN113495424B (zh) * | 2020-04-08 | 2024-04-19 | 中芯国际集成电路制造(上海)有限公司 | 光学邻近修正方法及掩膜版的制作方法 |
CN111929981B (zh) * | 2020-08-28 | 2023-03-31 | 上海华力微电子有限公司 | 接触孔光刻工艺热点的光学邻近修正方法 |
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US5682323A (en) * | 1995-03-06 | 1997-10-28 | Lsi Logic Corporation | System and method for performing optical proximity correction on macrocell libraries |
US5663893A (en) * | 1995-05-03 | 1997-09-02 | Microunity Systems Engineering, Inc. | Method for generating proximity correction features for a lithographic mask pattern |
JPH0915833A (ja) * | 1995-06-30 | 1997-01-17 | Sony Corp | 露光用マスク作製装置における走査用データ作成装置及び走査用データの作成方法 |
JP3334441B2 (ja) * | 1995-08-01 | 2002-10-15 | ソニー株式会社 | フォトマスク描画用パターンデータ補正方法と補正装置 |
JP3934719B2 (ja) * | 1995-12-22 | 2007-06-20 | 株式会社東芝 | 光近接効果補正方法 |
US5723233A (en) * | 1996-02-27 | 1998-03-03 | Lsi Logic Corporation | Optical proximity correction method and apparatus |
US5801954A (en) * | 1996-04-24 | 1998-09-01 | Micron Technology, Inc. | Process for designing and checking a mask layout |
US5862058A (en) * | 1996-05-16 | 1999-01-19 | International Business Machines Corporation | Optical proximity correction method and system |
US5740068A (en) * | 1996-05-30 | 1998-04-14 | International Business Machines Corporation | Fidelity enhancement of lithographic and reactive-ion-etched images by optical proximity correction |
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