KR102274837B1 - 쿼드러플 패터닝 기술 공정을 위한 레이아웃 분리 방법 및 이를 사용한 반도체 장치 제조 방법 - Google Patents

쿼드러플 패터닝 기술 공정을 위한 레이아웃 분리 방법 및 이를 사용한 반도체 장치 제조 방법 Download PDF

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Abstract

쿼드러플 패터닝 기술(Quadruple Patterning Technology; QPT) 공정을 위한 레이아웃 분리 방법에서, 반도체 장치의 레이아웃에서 직사각형 형상의 직사각형 피처들과 Z-형상의 크로스 커플 피처들을 분리하여 상기 직사각형 피처들을 포함하는 제1 임시 패턴 및 상기 크로스 커플 피처들을 포함하는 제2 임시 패턴을 생성하고, 상기 제1 임시 패턴에 대해 제1 방향으로 패턴 분리 동작을 수행하여 제3 임시 패턴 및 제4 임시 패턴을 생성하고, 상기 제2 임시 패턴에 포함되는 상기 크로스 커플 피처들 각각을 상기 제3 임시 패턴 및 상기 제4 임시 패턴 중의 하나에 병합하여 제1 타겟 패턴 및 제2 타겟 패턴을 생성하고, 상기 제1 타겟 패턴 및 상기 제2 타겟 패턴에 대해 제2 방향으로 상기 패턴 분리 동작을 수행하여 제1 내지 제4 분리 패턴들을 생성한다.

Description

쿼드러플 패터닝 기술 공정을 위한 레이아웃 분리 방법 및 이를 사용한 반도체 장치 제조 방법{METHOD OF DECOMPOSING LAYOUT FOR QUADRUPLE PATTERNING TECHNOLOGY PROCESS AND METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE USING THE SAME}
본 발명은 반도체 장치 제조 방법에 관한 것으로, 보다 상세하게는 쿼드러플 패터닝 기술(Quadruple Patterning Technology; QPT) 공정을 위한 레이아웃 분리 방법 및 이를 사용한 반도체 장치 제조 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라 반도체 장치의 레이아웃(layout)에 포함되는 패턴들 사이의 충돌을 피하기 위해 더블 패터닝 기술(Double Patterning Technology; DPT) 공정이 사용된다. DPT 공정이란 반도체 장치의 레이아웃을 두 개의 패턴들로 분리한 후, 상기 두 개의 패턴들을 사용하여 리소그래피 공정을 두 번 수행하여 배선 패턴을 형성하는 기법을 의미한다. DPT 공정을 위해 더블 패터닝 분리 알고리즘을 사용하여 반도체 장치의 레이아웃을 두 개의 패턴들로 분리하는 더블 패턴 분리 툴(tool)이 널리 사용된다.
그런데 반도체 장치가 더욱 고집적화됨에 따라 DPT 공정으로는 디자인 룰을 만족하기 어렵게 되었다. 따라서 반도체 장치의 레이아웃을 네 개의 패턴들로 분리한 후, 상기 네 개의 패턴들을 사용하여 리소그래피 공정을 네 번 수행하여 배선 패턴을 형성하는 쿼드러플 패터닝 기술(Quadruple Patterning Technology; QPT) 공정이 개발되었다.
그러나 QPT 공정을 위해 반도체 장치의 레이아웃을 네 개의 패턴들로 분리하기 위해서는 많은 시간이 소요되는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 더블 패터닝 기술(Double Patterning Technology; DPT) 공정을 위한 더블 패터닝 분리 알고리즘을 사용한 쿼드러플 패터닝 기술(Quadruple Patterning Technology; QPT) 공정을 위한 레이아웃 분리 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 QPT 공정을 위한 레이아웃 분리 방법을 사용한 반도체 장치 제조 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 쿼드러플 패터닝 기술(Quadruple Patterning Technology; QPT) 공정을 위한 레이아웃 분리 방법에서, 반도체 장치의 레이아웃(layout)에서 직사각형 형상의 직사각형 피처들(rectangular features)과 Z-형상의 크로스 커플 피처들(cross couple features)을 분리하여 상기 직사각형 피처들을 포함하는 제1 임시 패턴 및 상기 크로스 커플 피처들을 포함하는 제2 임시 패턴을 생성하고, 상기 제1 임시 패턴에 대해 제1 방향으로 패턴 분리 동작을 수행하여 제3 임시 패턴 및 제4 임시 패턴을 생성하고, 상기 제2 임시 패턴에 포함되는 상기 크로스 커플 피처들 각각을 상기 제3 임시 패턴 및 상기 제4 임시 패턴 중의 하나에 병합하여 제1 타겟 패턴 및 제2 타겟 패턴을 생성하고, 상기 제1 타겟 패턴 및 상기 제2 타겟 패턴에 대해 제2 방향으로 상기 패턴 분리 동작을 수행하여 제1 내지 제4 분리 패턴들을 생성한다.
일 실시예에 있어서, 상기 제2 방향은 상기 제1 방향과 수직할 수 있다.
일 실시예에 있어서, 상기 제1 방향은 상기 직사각형 피처들 각각의 폭 방향에 상응하고, 상기 제2 방향은 상기 직사각형 피처들 각각의 길이 방향에 상응할 수 있다.
일 실시예에 있어서, 상기 크로스 커플 피처들 각각의 제1 끝단 및 제2 끝단은 각각 적어도 두 개의 상기 직사각형 피처들로부터 임계 치수(critical dimension) 이내에 존재할 수 있다.
일 실시예에 있어서, 상기 패턴 분리 동작은 더블 패터닝 기술(Double Patterning Technology; DPT) 공정을 위한 더블 패터닝 분리 알고리즘을 사용하여 수행될 수 있다.
일 실시예에 있어서, 상기 제2 임시 패턴에 포함되는 상기 크로스 커플 피처들 각각을 상기 제3 임시 패턴 및 상기 제4 임시 패턴 중의 하나에 병합하여 상기 제1 타겟 패턴 및 상기 제2 타겟 패턴을 생성하는 단계는, 상기 제2 임시 패턴에 포함되는 상기 크로스 커플 피처들을 상기 제3 임시 패턴에 병합하여 제3 타겟 패턴을 생성하는 단계, 상기 제3 타겟 패턴에 대해 상기 제2 방향으로 상기 패턴 분리 동작을 수행하여 제5 임시 패턴 및 제6 임시 패턴을 생성하는 단계, 상기 제5 임시 패턴 및 상기 제6 임시 패턴에 포함되는 상기 크로스 커플 피처들 중에서 패턴 충돌(pattern conflict)을 일으키는 크로스 커플 피처들을 충돌 크로스 커플 피처들로 결정하는 단계, 상기 제3 타겟 패턴에서 상기 충돌 크로스 커플 피처들을 삭제하여 상기 제1 타겟 패턴을 생성하는 단계, 및 상기 충돌 크로스 커플 피처들을 상기 제4 임시 패턴과 병합하여 상기 제2 타겟 패턴을 생성하는 단계를 포함할 수 있다.
상기 제2 임시 패턴에 포함되는 상기 크로스 커플 피처들 각각을 상기 제3 임시 패턴 및 상기 제4 임시 패턴 중의 하나에 병합하여 상기 제1 타겟 패턴 및 상기 제2 타겟 패턴을 생성하는 단계는, 상기 제5 임시 패턴 및 상기 제6 임시 패턴에 패턴 충돌이 발생하지 않는 경우, 상기 제5 임시 패턴 및 상기 제6 임시 패턴을 각각 상기 제1 타겟 패턴 및 상기 제2 타겟 패턴으로 결정하는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 타겟 패턴 및 상기 제2 타겟 패턴에 대해 상기 제2 방향으로 상기 패턴 분리 동작을 수행하여 상기 제1 내지 제4 분리 패턴들을 생성하는 단계는, 상기 제1 타겟 패턴에 대해 상기 제2 방향으로 상기 패턴 분리 동작을 수행하여 상기 제1 분리 패턴 및 상기 제2 분리 패턴을 생성하는 단계, 및 상기 제2 타겟 패턴에 대해 상기 제2 방향으로 상기 패턴 분리 동작을 수행하여 상기 제3 분리 패턴 및 상기 제4 분리 패턴을 생성하는 단계를 포함할 수 있다.
상기 제1 타겟 패턴에 포함되는 상기 직사각형 피처들 및 상기 크로스 커플 피처들 중에서 상기 제2 방향으로 임계 치수 이내에 위치하는 두 개의 피처들은 상기 제1 분리 패턴 및 상기 제2 분리 패턴으로 분리되고, 상기 제2 타겟 패턴에 포함되는 상기 직사각형 피처들 및 상기 크로스 커플 피처들 중에서 상기 제2 방향으로 임계 치수 이내에 위치하는 두 개의 피처들은 상기 제3 분리 패턴 및 상기 제4 분리 패턴으로 분리될 수 있다.
일 실시예에 있어서, 상기 제1 임시 패턴에서 상기 제1 방향으로 임계 치수 이내에 위치하는 두 개의 상기 직사각형 피처들은 상기 제3 임시 패턴 및 상기 제4 임시 패턴으로 분리될 수 있다.
일 실시예에 있어서, 상기 제1 내지 제4 분리 패턴들 각각은 서로 다른 제1 내지 제4 컬러들로 표시될 수 있다.
일 실시예에 있어서, 상기 반도체 장치는 시스템-온-칩(system-on-chip)일 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 장치 제조 방법에서, 더블 패터닝 기술 공정을 위한 더블 패터닝 분리 알고리즘을 사용하여 반도체 장치의 레이아웃에 대해 제1 방향 및 제2 방향으로 패턴 분리 동작을 각각 수행하여 제1 내지 제4 분리 패턴들을 생성하고, 상기 제1 내지 제4 분리 패턴들에 상응하는 제1 내지 제4 마스크들을 생성하고, 상기 제1 내지 제4 마스크들을 사용하여 기판에 쿼드러플 패터닝 기술(Quadruple Patterning Technology; QPT) 공정을 수행하여 배선 패턴을 형성한다.
일 실시예에 있어서, 더블 패터닝 기술 공정을 위한 상기 더블 패터닝 분리 알고리즘을 사용하여 상기 반도체 장치의 레이아웃에 대해 상기 제1 방향 및 상기 제2 방향으로 상기 패턴 분리 동작을 각각 수행하여 상기 제1 내지 제4 분리 패턴들을 생성하는 단계는, 상기 반도체 장치의 레이아웃에서 직사각형 형상의 직사각형 피처들과 Z-형상의 크로스 커플 피처들을 분리하여 상기 직사각형 피처들을 포함하는 제1 임시 패턴 및 상기 크로스 커플 피처들을 포함하는 제2 임시 패턴을 생성하는 단계, 상기 제1 임시 패턴에 대해 상기 제1 방향으로 상기 패턴 분리 동작을 수행하여 제3 임시 패턴 및 제4 임시 패턴을 생성하는 단계, 상기 제2 임시 패턴에 포함되는 상기 크로스 커플 피처들 각각을 상기 제3 임시 패턴 및 상기 제4 임시 패턴 중의 하나에 병합하여 제1 타겟 패턴 및 제2 타겟 패턴을 생성하는 단계, 및 상기 제1 타겟 패턴 및 상기 제2 타겟 패턴에 대해 상기 제2 방향으로 상기 패턴 분리 동작을 수행하여 상기 제1 내지 제4 분리 패턴들을 생성하는 단계를 포함할 수 있다.
상기 제2 임시 패턴에 포함되는 상기 크로스 커플 피처들 각각을 상기 제3 임시 패턴 및 상기 제4 임시 패턴 중의 하나에 병합하여 상기 제1 타겟 패턴 및 상기 제2 타겟 패턴을 생성하는 단계는, 상기 제2 임시 패턴에 포함되는 상기 크로스 커플 피처들을 상기 제3 임시 패턴에 병합하여 제3 타겟 패턴을 생성하는 단계, 상기 제3 타겟 패턴에 대해 상기 제2 방향으로 상기 패턴 분리 동작을 수행하여 제5 임시 패턴 및 제6 임시 패턴을 생성하는 단계, 상기 제5 임시 패턴 및 상기 제6 임시 패턴에 포함되는 상기 크로스 커플 피처들 중에서 패턴 충돌을 일으키는 크로스 커플 피처들을 충돌 크로스 커플 피처들로 결정하는 단계, 상기 제3 타겟 패턴에서 상기 충돌 크로스 커플 피처들을 삭제하여 상기 제1 타겟 패턴을 생성하는 단계, 및 상기 충돌 크로스 커플 피처들을 상기 제4 임시 패턴과 병합하여 상기 제2 타겟 패턴을 생성하는 단계를 포함할 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 QPT 공정을 위한 레이아웃 분리 장치는 피처 분리부, 패턴 분리 장치, 및 제어부를 포함한다. 상기 피처 분리부는 반도체 장치의 레이아웃에서 직사각형 형상의 직사각형 피처들과 Z-형상의 크로스 커플 피처들을 분리하여 상기 직사각형 피처들을 포함하는 제1 임시 패턴 및 상기 크로스 커플 피처들을 포함하는 제2 임시 패턴을 생성한다. 상기 패턴 분리 장치는 타겟 패턴 및 방향 신호를 수신하고, 상기 타겟 패턴에 대해 상기 방향 신호에 상응하는 방향으로 패턴 분리 동작을 수행하여 제1 결과 패턴 및 제2 결과 패턴을 생성한다. 상기 제어부는 상기 제1 임시 패턴 및 제1 방향을 나타내는 신호를 각각 상기 타겟 패턴 및 상기 방향 신호로서 상기 패턴 분리 장치에 제공하고, 상기 패턴 분리 장치로부터 제공되는 상기 제1 결과 패턴 및 상기 제2 결과 패턴을 각각 제3 임시 패턴 및 제4 임시 패턴으로서 수신하고, 상기 제2 임시 패턴, 상기 제3 임시 패턴 및 상기 제4 임시 패턴에 기초하여 제1 타겟 패턴 및 제2 타겟 패턴을 생성하고, 상기 제1 타겟 패턴 및 제2 방향을 나타내는 신호를 각각 상기 타겟 패턴 및 상기 방향 신호로서 상기 패턴 분리 장치에 제공하고, 상기 패턴 분리 장치로부터 제공되는 상기 제1 결과 패턴 및 상기 제2 결과 패턴을 각각 제1 분리 패턴 및 제2 분리 패턴으로서 출력하고, 상기 제2 타겟 패턴 및 상기 제2 방향을 나타내는 신호를 각각 상기 타겟 패턴 및 상기 방향 신호로서 상기 패턴 분리 장치에 제공하고, 상기 패턴 분리 장치로부터 제공되는 상기 제1 결과 패턴 및 상기 제2 결과 패턴을 각각 제3 분리 패턴 및 제4 분리 패턴으로서 출력한다.
일 실시예에 있어서, 상기 제1 방향은 상기 직사각형 피처들 각각의 폭 방향에 상응하고, 상기 제2 방향은 상기 직사각형 피처들 각각의 길이 방향에 상응할 수 있다.
일 실시예에 있어서, 상기 패턴 분리 장치는 더블 패터닝 기술(Double Patterning Technology; DPT) 공정을 위한 더블 패터닝 분리 알고리즘을 사용하여 상기 패턴 분리 동작을 수행할 수 있다.
일 실시예에 있어서, 상기 제어부는, 상기 제2 임시 패턴에 포함되는 상기 크로스 커플 피처들을 상기 제3 임시 패턴에 병합하여 제3 타겟 패턴을 생성하고, 상기 제3 타겟 패턴 및 상기 제2 방향을 나타내는 신호를 각각 상기 타겟 패턴 및 상기 방향 신호로서 상기 패턴 분리 장치에 제공하고, 상기 패턴 분리 장치로부터 제공되는 상기 제1 결과 패턴 및 상기 제2 결과 패턴을 각각 제5 임시 패턴 및 제6 임시 패턴으로서 수신하고, 상기 제5 임시 패턴 및 상기 제6 임시 패턴에 포함되는 상기 크로스 커플 피처들 중에서 패턴 충돌을 일으키는 크로스 커플 피처들을 충돌 크로스 커플 피처들로 결정하고, 상기 제3 타겟 패턴에서 상기 충돌 크로스 커플 피처들을 삭제하여 상기 제1 타겟 패턴을 생성하고, 상기 충돌 크로스 커플 피처들을 상기 제4 임시 패턴과 병합하여 상기 제2 타겟 패턴을 생성할 수 있다.
상기 제어부는 상기 제5 임시 패턴 및 상기 제6 임시 패턴에 패턴 충돌이 발생하지 않는 경우, 상기 제5 임시 패턴 및 상기 제6 임시 패턴을 각각 상기 제1 타겟 패턴 및 상기 제2 타겟 패턴으로 결정할 수 있다.
본 발명의 실시예들에 따른 쿼드러플 패터닝 기술(Quadruple Patterning Technology; QPT) 공정을 위한 레이아웃 분리 방법 및 QPT 공정을 위한 레이아웃 분리 장치는 더블 패터닝 기술(Double Patterning Technology; DPT) 공정에서 사용되는 상기 더블 패터닝 분리 알고리즘을 사용하여 반도체 장치의 레이아웃을 QPT 공정을 위한 제1 내지 제4 분리 패턴들로 분리함으로써 QPT 공정의 수행 속도를 효과적으로 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 쿼드러플 패터닝 기술(Quadruple Patterning Technology; QPT) 공정을 위한 레이아웃(layout) 분리 방법을 나타내는 순서도이다.
도 2는 본 발명의 일 실시예에 따른 QPT 공정을 위한 레이아웃 분리 장치를 나타내는 블록도이다.
도 3은 반도체 장치의 레이아웃의 일 예를 나타내는 도면이다.
도 4는 도 3에 도시된 반도체 장치의 레이아웃의 일부를 나타내는 도면이다.
도 5는 도 3의 반도체 장치의 레이아웃을 분리하여 생성되는 제1 임시 패턴의 일 예를 나타내는 도면이다.
도 6은 도 3의 반도체 장치의 레이아웃을 분리하여 생성되는 제2 임시 패턴의 일 예를 나타내는 도면이다.
도 7 내지 9는 도 5의 제1 임시 패턴에 대해 제1 방향으로 패턴 분리 동작을 수행하여 생성되는 제3 임시 패턴 및 제4 임시 패턴의 일 예를 나타내는 도면들이다.
도 10은 도 1의 QPT 공정을 위한 레이아웃 분리 방법에 포함되는 제1 타겟 패턴 및 제2 타겟 패턴을 생성하는 단계의 일 예를 나타내는 순서도이다.
도 11 내지 15는 도 10의 제1 타겟 패턴 및 제2 타겟 패턴을 생성하는 단계를 설명하기 위한 도면들이다.
도 16은 도 1의 QPT 공정을 위한 레이아웃 분리 방법에 포함되는 제1 내지 제4 분리 패턴들을 생성하는 단계의 일 예를 나타내는 순서도이다.
도 17 내지 19는 도 16의 제1 내지 제4 분리 패턴들을 생성하는 단계를 설명하기 위한 도면들이다.
도 20은 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 나타내는 순서도이다.
도 21 내지 31은 도 20의 제1 내지 제4 마스크들을 사용하여 기판에 QPT 공정을 수행하여 배선 패턴을 형성하는 단계의 일 예를 설명하기 위한 도면들이다.
도 32는 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 쿼드러플 패터닝 기술(Quadruple Patterning Technology; QPT) 공정을 위한 레이아웃(layout) 분리 방법을 나타내는 순서도이다.
도 1에는 QPT 공정을 위해 반도체 장치의 레이아웃에 포함되는 피처들(features)을 분리하여 제1 내지 제4 분리 패턴들을 생성하는 방법이 도시된다.
도 1을 참조하면, 상기 반도체 장치의 레이아웃에서 직사각형 형상의 직사각형 피처들(rectangular features)과 Z-형상의 크로스 커플 피처들(cross couple features)을 분리하여 상기 직사각형 피처들을 포함하는 제1 임시 패턴 및 상기 크로스 커플 피처들을 포함하는 제2 임시 패턴을 생성한다(단계 S100).
이후, 상기 직사각형 피처들을 포함하는 상기 제1 임시 패턴에 대해 제1 방향으로 패턴 분리 동작을 수행하여 제3 임시 패턴 및 제4 임시 패턴을 생성한다(단계 S200).
상기 제1 방향은 상기 직사각형 피처들 각각의 폭 방향(width direction)에 상응할 수 있다.
일 실시예에 있어서, 상기 패턴 분리 동작은 더블 패터닝 기술(Double Patterning Technology; DPT) 공정을 위한 더블 패터닝 분리 알고리즘을 사용하여 수행될 수 있다. 예를 들어, 상기 패턴 분리 동작은 DPT 공정에 사용되는 패턴 분리 장치를 사용하여 수행될 수 있다. 실시예에 따라서, 상기 패턴 분리 장치는 소프트웨어로 구현될 수도 있고, 하드웨어와 소프트웨어의 조합으로 구현될 수도 있다. 도 1에 도시된 본 발명의 실시예들에 따른 QPT 공정을 위한 레이아웃 분리 방법은 다양한 종류의 더블 패터닝 분리 알고리즘을 사용하여 상기 패턴 분리 동작을 수행할 수 있다.
상기 제2 임시 패턴에 포함되는 상기 크로스 커플 피처들 각각을 상기 제3 임시 패턴 및 상기 제4 임시 패턴 중의 하나에 병합하여 제1 타겟 패턴 및 제2 타겟 패턴을 생성한다(단계 S300).
예를 들어, 상기 제2 임시 패턴에 포함되는 상기 크로스 커플 피처들 각각은 상기 제3 임시 패턴 및 상기 제4 임시 패턴 중의 하나에 병합될 수 있다.
이후, 상기 제1 타겟 패턴 및 상기 제2 타겟 패턴에 대해 제2 방향으로 상기 패턴 분리 동작을 수행하여 상기 제1 내지 제4 분리 패턴들을 생성한다(단계 S400).
예를 들어, 상기 제1 타겟 패턴에 대해 상기 제2 방향으로 상기 패턴 분리 동작을 수행하여 상기 제1 분리 패턴 및 상기 제2 분리 패턴을 생성하고, 상기 제2 타겟 패턴에 대해 상기 제2 방향으로 상기 패턴 분리 동작을 수행하여 상기 제3 분리 패턴 및 상기 제4 분리 패턴을 생성할 수 있다.
일 실시예에 있어서, 상기 제2 방향은 상기 제1 방향과 수직할 수 있다. 예를 들어, 상기 제2 방향은 상기 직사각형 피처들 각각의 길이 방향(longitudinal direction)에 상응할 수 있다.
일 실시예에 있어서, 상기 반도체 장치는 시스템-온-칩(system-on-chip)일 수 있다. 예를 들어, 상기 반도체 장치는 로직 회로를 포함하는 시스템-온-칩일 수 있다. 따라서 도 1에 도시된 QPT 공정을 위한 레이아웃 분리 방법은 시스템-온-칩을 제조하는 데에 사용될 수 있다.
상술한 바와 같이, 도 1에 도시된 QPT 공정을 위한 레이아웃 분리 방법은 상기 반도체 장치의 레이아웃에 대해 DPT 공정에 사용되는 패턴 분리 장치를 사용하여 상기 제1 방향 및 상기 제1 방향과 수직한 상기 제2 방향으로 각각 상기 패턴 분리 동작을 수행하여 상기 제1 내지 제4 분리 패턴들을 생성한다. 이와 같이, 본 발명의 실시예들에 따른 QPT 공정을 위한 레이아웃 분리 방법은 DPT 공정을 위한 상기 더블 패터닝 분리 알고리즘을 사용하여 상기 반도체 장치의 레이아웃을 상기 제1 내지 제4 분리 패턴들로 분리함으로써 QPT 공정의 수행 속도를 효과적으로 향상시킬 수 있다.
도 2는 본 발명의 일 실시예에 따른 QPT 공정을 위한 레이아웃 분리 장치를 나타내는 블록도이다.
도 1에 도시된 QPT 공정을 위한 레이아웃 분리 방법은 도 2의 QPT 공정을 위한 레이아웃 분리 장치(10)를 통해 수행될 수 있다.
이하, 도 1 및 2를 참조하여 레이아웃 분리 장치(10)에 의해 수행되는 QPT 공정을 위한 레이아웃 분리 방법에 대해 설명한다.
도 2를 참조하면, QPT 공정을 위한 레이아웃 분리 장치(10)는 피처 분리부(100), 제어부(200) 및 패턴 분리 장치(300)를 포함한다.
피처 분리부(100)는 반도체 장치의 레이아웃(LO)을 수신한다.
도 3은 반도체 장치의 레이아웃의 일 예를 나타내는 도면이다.
도 3을 참조하면, 반도체 장치의 레이아웃(LO)은 직사각형 형상의 직사각형 피처들(RF) 및 Z-형상의 크로스 커플 피처들(CCF)을 포함할 수 있다.
반도체 장치의 레이아웃(LO)에 포함되는 크로스 커플 피처들(CCF) 각각의 제1 끝단 및 제2 끝단은 각각 적어도 두 개의 직사각형 피처들(RF)로부터 임계 치수(critical dimension) 이내에 존재할 수 있다.
도 4는 도 3에 도시된 반도체 장치의 레이아웃의 일부를 나타내는 도면이다.
도 4에 도시된 바와 같이, 크로스 커플 피처(CCF)의 상기 제1 끝단에 인접하는 제1 영역(AR1)에 포함되는 직사각형 피처들(RF) 각각과 크로스 커플 피처(CCF)의 상기 제1 끝단 사이의 거리는 상기 임계 치수보다 작을 수 있다.
또한, 크로스 커플 피처(CCF)의 상기 제2 끝단에 인접하는 제2 영역(AR2)에 포함되는 직사각형 피처들(RF) 각각과 크로스 커플 피처(CCF)의 상기 제2 끝단 사이의 거리는 상기 임계 치수보다 작을 수 있다.
다시 도 3을 참조하면, 반도체 장치의 레이아웃(LO)에 포함되는 직사각형 피처들(RF) 중에서 직사각형 피처들(RF) 각각의 폭 방향에 상응하는 제1 방향(DIR1)으로 인접하는 적어도 두 개의 직사각형 피처들(RF) 사이의 거리는 상기 임계 치수보다 작을 수 있다.
또한, 반도체 장치의 레이아웃(LO)에 포함되는 직사각형 피처들(RF) 중에서 직사각형 피처들(RF) 각각의 길이 방향에 상응하는 제2 방향(DIR2)으로 인접하는 적어도 두 개의 직사각형 피처들(RF) 사이의 거리는 상기 임계 치수보다 작을 수 있다.
다시 도 2를 참조하면, 피처 분리부(100)는 반도체 장치의 레이아웃(LO)에서 직사각형 피처들(RF)과 크로스 커플 피처들(CCF)을 분리하여 직사각형 피처들(RF)을 포함하는 제1 임시 패턴(TMP_P1) 및 크로스 커플 피처들(CCF)을 포함하는 제2 임시 패턴(TMP_P2)을 생성한다(단계 S100).
도 5는 도 3의 반도체 장치의 레이아웃을 분리하여 생성되는 제1 임시 패턴의 일 예를 나타내는 도면이고, 도 6은 도 3의 반도체 장치의 레이아웃을 분리하여 생성되는 제2 임시 패턴의 일 예를 나타내는 도면이다.
도 3 및 5에 도시된 바와 같이, 피처 분리부(100)는 반도체 장치의 레이아웃(LO)에서 크로스 커플 피처들(CCF)을 삭제함으로써 직사각형 피처들(RF)만을 포함하는 제1 임시 패턴(TMP_P1)을 생성할 수 있다.
도 3 및 6에 도시된 바와 같이, 피처 분리부(100)는 반도체 장치의 레이아웃(LO)에서 직사각형 피처들(RF)을 삭제함으로써 크로스 커플 피처들(CCF)만을 포함하는 제2 임시 패턴(TMP_P2)을 생성할 수 있다.
다시 도 2를 참조하면, 패턴 분리 장치(300)는 제어부(200)로부터 타겟 패턴(TGT_P) 및 방향 신호(DIRS) 수신한다. 패턴 분리 장치(300)는 타겟 패턴(TGT_P)에 대해 방향 신호(DIRS)에 상응하는 방향으로 패턴 분리 동작을 수행하여 제1 결과 패턴(R_P1) 및 제2 결과 패턴(R_P2)을 생성한다.
일 실시예에 있어서, 패턴 분리 장치(300)는 DPT 공정에서 사용되는 다양한 종류의 더블 패터닝 분리 알고리즘을 사용하여 상기 패턴 분리 동작을 수행할 수 있다. 예를 들어, 패턴 분리 장치(300)는 타겟 패턴(TGT_P)에서 방향 신호(DIRS)에 상응하는 방향으로 상기 임계 치수 이내에 위치하는 두 개의 피처들을 제1 결과 패턴(R_P1) 및 제2 결과 패턴(R_P2)으로 분리할 수 있다.
제어부(200)는 피처 분리부(100)로부터 제1 임시 패턴(TMP_P1) 및 제2 임시 패턴(TMP_P2)을 수신한다. 제어부(200)는 제1 임시 패턴(TMP_P1)에 기초하여 타겟 패턴(TGT_P) 및 방향 신호(DIRS)를 생성하여 패턴 분리 장치(300)에 제공하고, 패턴 분리 장치(300)로부터 제1 결과 패턴(R_P1) 및 제2 결과 패턴(R_P2)을 수신한다. 이후, 제어부(200)는 제2 임시 패턴(TMP_P2), 제1 결과 패턴(R_P1) 및 제2 결과 패턴(R_P2)에 기초하여 새로운 타겟 패턴(TGT_P) 및 방향 신호(DIRS)를 생성하여 패턴 분리 장치(300)에 제공하고, 패턴 분리 장치(300)로부터 제1 결과 패턴(R_P1) 및 제2 결과 패턴(R_P2)을 수신하는 동작을 반복적으로 수행하여 제1 내지 제4 분리 패턴들(DC_P1, DC_P2, DC_P3, DC_P4)을 생성한다.
도 1 내지 6을 참조하면, 제어부(200)는 피처 분리부(100)로부터 제1 임시 패턴(TMP_P1) 및 제2 임시 패턴(TMP_P2)을 수신하는 경우, 제1 임시 패턴(TMP_P1) 및 제1 방향(DIR1)을 나타내는 신호를 각각 타겟 패턴(TGT_P) 및 방향 신호(DIRS)로서 패턴 분리 장치(300)에 제공할 수 있다. 패턴 분리 장치(300)는 제1 임시 패턴(TMP_P1)에 대해 제1 방향(DIR1)으로 상기 패턴 분리 동작을 수행하여 제3 임시 패턴(TMP_P3) 및 제4 임시 패턴(TMP_P4)을 생성하고, 제3 임시 패턴(TMP_P3) 및 제4 임시 패턴(TMP_P4)을 각각 제1 결과 패턴(R_P1) 및 제2 결과 패턴(R_P2)으로서 제어부(200)에 제공할 수 있다(단계 S200).
도 7 내지 9는 도 5의 제1 임시 패턴에 대해 제1 방향으로 패턴 분리 동작을 수행하여 생성되는 제3 임시 패턴 및 제4 임시 패턴의 일 예를 나타내는 도면들이다.
도 7은 패턴 분리 장치(300)가 제1 임시 패턴(TMP_P1)에 대해 제1 방향(DIR1)으로 상기 패턴 분리 동작을 수행하여 제1 임시 패턴(TMP_P1)이 제3 임시 패턴(TMP_P3) 및 제4 임시 패턴(TMP_P4)으로 분리된 결과를 나타내는 도면이고, 도 8은 제3 임시 패턴(TMP_P3)만을 나타내는 도면이고, 도 9는 제4 임시 패턴(TMP_P4)만을 나타내는 도면이다.
도 7 내지 9에 도시된 바와 같이, 패턴 분리 장치(300)는 제1 임시 패턴(TMP_P1)에서 제1 방향(DIR1)으로 상기 임계 치수 이내에 위치하는 두 개의 직사각형 피처들(RF)을 각각 제3 임시 패턴(TMP_P3) 및 제4 임시 패턴(TMP_P4)으로 분리함으로써 제3 임시 패턴(TMP_P3) 및 제4 임시 패턴(TMP_P4)을 생성할 수 있다.
이후, 제어부(200)는 제2 임시 패턴(TMP_P2), 제3 임시 패턴(TMP_P3) 및 제4 임시 패턴(TMP_P4)에 기초하여 제1 타겟 패턴(TGT_P1) 및 제2 타겟 패턴(TGT_P2)을 생성할 수 있다. 예를 들어, 제어부(200)는 제2 임시 패턴(TMP_P2)에 포함되는 크로스 커플 피처들(CCF) 각각을 제3 임시 패턴(TMP_P3) 및 제4 임시 패턴(TMP_P4) 중의 하나에 병합하여 제1 타겟 패턴(TGT_P1) 및 제2 타겟 패턴(TGT_P2)을 생성할 수 있다(단계 S300).
도 10은 도 1의 QPT 공정을 위한 레이아웃 분리 방법에 포함되는 제1 타겟 패턴 및 제2 타겟 패턴을 생성하는 단계(S300)의 일 예를 나타내는 순서도이고, 도 11 내지 15는 도 10의 제1 타겟 패턴 및 제2 타겟 패턴을 생성하는 단계(S300)를 설명하기 위한 도면들이다.
도 10 내지 15를 참조하면, 제어부(200)는 제2 임시 패턴(TMP_P2)에 포함되는 크로스 커플 피처들(CCF)을 제3 임시 패턴(TMP_P3)에 병합하여 제3 타겟 패턴(TGT_P3)을 생성할 수 있다(단계 S310).
도 11에 도시된 바와 같이, 제3 타겟 패턴(TGT_P3)은 도 6의 제2 임시 패턴(TMP_P2)에 포함되는 크로스 커플 피처들(CCF)과 도 8의 제3 임시 패턴(TMP_P3)에 포함되는 직사각형 피처들(RF)의 조합에 상응할 수 있다.
제어부(200)는 제3 타겟 패턴(TGT_P3) 및 제2 방향(DIR2)을 나타내는 신호를 각각 타겟 패턴(TGT_P) 및 방향 신호(DIRS)로서 패턴 분리 장치(300)에 제공할 수 있다. 패턴 분리 장치(300)는 제3 타겟 패턴(TGT_P3)에 대해 제2 방향(DIR2)으로 상기 패턴 분리 동작을 수행하여 제5 임시 패턴(TMP_P5) 및 제6 임시 패턴(TMP_P6)을 생성하고, 제5 임시 패턴(TMP_P5) 및 제6 임시 패턴(TMP_P6)을 각각 제1 결과 패턴(R_P1) 및 제2 결과 패턴(R_P2)으로서 제어부(200)에 제공할 수 있다(단계 S320).
도 12는 제3 타겟 패턴(TGT_P3)에 대해 제2 방향(DIR2)으로 상기 패턴 분리 동작을 수행하여 생성되는 제5 임시 패턴(TMP_P5) 및 제6 임시 패턴(TMP_P6)의 일 예를 나타내는 도면이다.
도 12에 도시된 바와 같이, 패턴 분리 장치(300)는 제3 타겟 패턴(TGT_P3)에서 제2 방향(DIR2)으로 상기 임계 치수 이내에 위치하는 두 개의 피처들을 각각 제5 임시 패턴(TMP_P5) 및 제6 임시 패턴(TMP_P6)으로 분리함으로써 제5 임시 패턴(TMP_P5) 및 제6 임시 패턴(TMP_P6)을 생성할 수 있다.
제어부(200)는 제5 임시 패턴(TMP_P5) 및 제6 임시 패턴(TMP_P6)에 패턴 충돌(pattern conflict)이 발생하는지 여부를 판단할 수 있다(단계 S330). 여기서, 패턴 충돌이란 하나의 패턴에 포함되는 서로 인접한 피처들 사이의 거리가 상기 임계 치수보다 작은 경우를 의미한다.
예를 들어, 도 12에 도시된 제5 임시 패턴(TMP_P5) 및 제6 임시 패턴(TMP_P6)의 경우, 제1 내지 제3 패턴 충돌 영역들(PCA1, PCA2, PCA3)에서 패턴 충돌이 발생한다.
제1 내지 제3 패턴 충돌 영역들(PCA1, PCA2, PCA3)과 같이, 제2 방향(DIR2)으로 서로 이격된 제1 크로스 커플 피처(CCF1) 및 제2 크로스 커플 피처(CCF2) 사이에 제2 방향(DIR2)으로 배치되고 서로 상기 임계 치수보다 작은 거리에 존재하는 짝수 개의 직사각형 피처들(RF)을 포함하는 제1 직사각형 피처 그룹(RFG1) 및 서로 상기 임계 치수보다 작은 거리에 존재하는 홀수 개의 직사각형 피처들(RF)을 포함하는 제2 직사각형 피처 그룹(RFG2)이 위치하는 경우 패턴 충돌이 발생할 수 있다.
예를 들어, 제1 패턴 충돌 영역(PCA1)에서, 제2 크로스 커플 피처(CCF2)는 제5 임시 패턴(TMP_P5)에 포함되고 제2 크로스 커플 피처(CCF2)로부터 상기 임계 치수 이내에 위치하는 두 개의 직사각형 피처들(RF) 중의 하나는 제5 임시 패턴(TMP_P5)에 포함되므로 패턴 충돌이 발생할 수 있다.
제5 임시 패턴(TMP_P5) 및 제6 임시 패턴(TMP_P6)에 패턴 충돌이 발생하는 경우(단계 S330; 예), 제어부(200)는 제5 임시 패턴(TMP_P5) 및 제6 임시 패턴(TMP_P6)에 포함되는 크로스 커플 피처들(CCF) 중에서 패턴 충돌을 일으키는 크로스 커플 피처들을 충돌 크로스 커플 피처들(CCCF)로 결정할 수 있다(단계 S340).
예를 들어, 도 12에 도시된 제5 임시 패턴(TMP_P5) 및 제6 임시 패턴(TMP_P6)의 경우, 제어부(200)는 제1 내지 제3 패턴 충돌 영역들(PCA1, PCA2, PCA3)에 포함되는 크로스 커플 피처들(CCF)을 충돌 크로스 커플 피처들(CCCF)로 결정할 수 있다. 도 13은 충돌 크로스 커플 피처들(CCCF)을 나타낸다.
제어부(200)는 제3 타겟 패턴(TGT_P3)에서 충돌 크로스 커플 피처들(CCCF)을 삭제하여 제1 타겟 패턴(TGT_P1)을 생성할 수 있다(단계 S350).
도 14에 도시된 바와 같이, 제1 타겟 패턴(TGT_P1)은 도 11의 제3 타겟 패턴(TGT_P3)에서 도 13의 충돌 크로스 커플 피처들(CCCF)을 제거한 패턴에 상응할 수 있다.
또한, 제어부(200)는 충돌 크로스 커플 피처들(CCCF)을 제4 임시 패턴(TMP_P4)과 병합하여 제2 타겟 패턴(TGT_P2)을 생성할 수 있다(단계 S360).
도 15에 도시된 바와 같이, 제2 타겟 패턴(TGT_P2)은 도 13의 충돌 크로스 커플 피처들(CCCF)을 도 9의 제4 임시 패턴(TMP_P4)에 병합한 패턴에 상응할 수 있다.
한편, 제5 임시 패턴(TMP_P5) 및 제6 임시 패턴(TMP_P6)에 패턴 충돌이 발생하지 않는 경우(단계 S330; 아니오), 제어부(200)는 제5 임시 패턴(TMP_P5) 및 제6 임시 패턴(TMP_P6)을 각각 제1 타겟 패턴(TGT_P1) 및 제2 타겟 패턴(TGT_P2)으로 결정할 수 있다(단계 S370).
이후, 제어부(200)의 제어 하에 패턴 분리 장치(300)는 제1 타겟 패턴(TGT_P1) 및 제2 타겟 패턴(TGT_P2)에 대해 제2 방향(DIR2)으로 상기 패턴 분리 동작을 수행하여 제1 내지 제4 분리 패턴들(DC_P1, DC_P2, DC_P3, DC_P4)을 생성할 수 있다(단계 S400).
도 16은 도 1의 QPT 공정을 위한 레이아웃 분리 방법에 포함되는 제1 내지 제4 분리 패턴들을 생성하는 단계의 일 예를 나타내는 순서도이고, 도 17 내지 19는 도 16의 제1 내지 제4 분리 패턴들을 생성하는 단계를 설명하기 위한 도면들이다.
도 16 내지 19를 참조하면, 제어부(200)는 제1 타겟 패턴(TGT_P1) 및 제2 방향(DIR2)을 나타내는 신호를 각각 타겟 패턴(TGT_P) 및 방향 신호(DIRS)로서 패턴 분리 장치(300)에 제공할 수 있다. 패턴 분리 장치(300)는 제1 타겟 패턴(TGT_P1)에 대해 제2 방향(DIR2)으로 상기 패턴 분리 동작을 수행하여 제1 분리 패턴(DC_P1) 및 제2 분리 패턴(DC_P2)을 생성하고, 제1 분리 패턴(DC_P1) 및 제2 분리 패턴(DC_P2)을 각각 제1 결과 패턴(R_P1) 및 제2 결과 패턴(R_P2)으로서 제어부(200)에 제공할 수 있다(단계 S410).
도 17에 도시된 바와 같이, 패턴 분리 장치(300)는 제1 타겟 패턴(TGT_P1)에서 제2 방향(DIR2)으로 상기 임계 치수 이내에 위치하는 두 개의 피처들을 각각 제1 분리 패턴(DC_P1) 및 제2 분리 패턴(DC_P2)으로 분리함으로써 제1 분리 패턴(DC_P1) 및 제2 분리 패턴(DC_P2)을 생성할 수 있다.
또한, 제어부(200)는 제2 타겟 패턴(TGT_P2) 및 제2 방향(DIR2)을 나타내는 신호를 각각 타겟 패턴(TGT_P) 및 방향 신호(DIRS)로서 패턴 분리 장치(300)에 제공할 수 있다. 패턴 분리 장치(300)는 제2 타겟 패턴(TGT_P2)에 대해 제2 방향(DIR2)으로 상기 패턴 분리 동작을 수행하여 제3 분리 패턴(DC_P3) 및 제4 분리 패턴(DC_P4)을 생성하고, 제3 분리 패턴(DC_P3) 및 제4 분리 패턴(DC_P4)을 각각 제1 결과 패턴(R_P1) 및 제2 결과 패턴(R_P2)으로서 제어부(200)에 제공할 수 있다(단계 S420).
도 18에 도시된 바와 같이, 패턴 분리 장치(300)는 제2 타겟 패턴(TGT_P2)에서 제2 방향(DIR2)으로 상기 임계 치수 이내에 위치하는 두 개의 피처들을 각각 제3 분리 패턴(DC_P3) 및 제4 분리 패턴(DC_P4)으로 분리함으로써 제3 분리 패턴(DC_P3) 및 제4 분리 패턴(DC_P4)을 생성할 수 있다.
상술한 바와 같이, 제3 타겟 패턴(TGT_P3)에 대해 제2 방향(DIR2)으로 상기 패턴 분리 동작을 수행하는 경우 패턴 충돌을 일으키는 충돌 크로스 커플 피처들(CCCF)을 제3 타겟 패턴(TGT_P3)에서 제거함으로써 제1 타겟 패턴(TGT_P1)이 생성되고, 충돌 크로스 커플 피처들(CCCF)을 제4 임시 패턴(TMP_P4)과 병합하여 제2 타겟 패턴(TGT_P2)이 생성될 수 있다. 따라서 도 17에 도시된 바와 같이, 제1 타겟 패턴(TGT_P1)으로부터 분리된 제1 분리 패턴(DC_P1) 및 제2 분리 패턴(DC_P2)에 패턴 충돌이 발생하지 않고, 도 18에 도시된 바와 같이, 제2 타겟 패턴(TGT_P2)으로부터 분리된 제3 분리 패턴(DC_P3) 및 제4 분리 패턴(DC_P4)에 패턴 충돌이 발생하지 않을 수 있다.
제어부(200)는 제1 내지 제4 분리 패턴들(DC_P1, DC_P2, DC_P3, DC_P4)을 반도체 장치의 레이아웃(LO)에 대한 분리된 패턴들로서 출력할 수 있다.
도 19는 도 3에 도시된 반도체 장치의 레이아웃(LO)에 기초하여 도 2의 레이아웃 분리 장치(10)에 의해 생성되는 제1 내지 제4 분리 패턴들(DC_P1, DC_P2, DC_P3, DC_P4)을 나타낸다.
후술하는 바와 같이, 반도체 장치의 레이아웃(LO)은 제1 내지 제4 분리 패턴들(DC_P1, DC_P2, DC_P3, DC_P4)을 사용한 QPT 공정을 통해 기판에 형성될 수 있다.
일 실시예에 있어서, 상기 반도체 장치는 로직 회로를 포함하는 시스템-온-칩일 수 있다.
일 실시예에 있어서, 레이아웃 분리 장치(10)는 제1 내지 제4 분리 패턴들(DC_P1, DC_P2, DC_P3, DC_P4) 각각을 서로 다른 제1 내지 제4 컬러들로 표시할 수 있다. 따라서 제1 내지 제4 분리 패턴들(DC_P1, DC_P2, DC_P3, DC_P4)은 하나의 레이아웃 도면에서 효과적으로 분리되어 표시될 수 있다.
도 1 내지 19를 참조하여 상술한 바와 같이, 본 발명의 실시예들에 따른 QPT 공정을 위한 레이아웃 분리 방법 및 QPT 공정을 위한 레이아웃 분리 장치(10)는 DPT 공정에서 사용되는 상기 더블 패터닝 분리 알고리즘을 사용하여 반도체 장치의 레이아웃(LO)을 QPT 공정을 위한 제1 내지 제4 분리 패턴들(DC_P1, DC_P2, DC_P3, DC_P4)로 분리함으로써 QPT 공정의 수행 속도를 효과적으로 향상시킬 수 있다.
도 20은 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 나타내는 순서도이다.
도 20에는 QPT 공정을 사용하여 반도체 장치를 제조하는 방법이 도시된다.
도 20을 참조하면, DPT 공정을 위한 더블 패터닝 분리 알고리즘을 사용하여 반도체 장치의 레이아웃에 대해 제1 방향 및 제2 방향으로 패턴 분리 동작을 각각 수행하여 제1 내지 제4 분리 패턴들을 생성한다(단계 S500). 상기 제2 방향은 상기 제1 방향과 수직할 수 있다.
상기 반도체 장치의 레이아웃을 분리하여 상기 제1 내지 제4 분리 패턴들을 생성하는 방법은 도 1의 QPT 공정을 위한 레이아웃 분리 방법과 동일하다. 따라서 도 2에 도시된 레이아웃 분리 장치(10)를 사용하여 상기 반도체 장치의 레이아웃에 상응하는 상기 제1 내지 제4 분리 패턴들을 생성할 수 있다. 도 1의 QPT 공정을 위한 레이아웃 분리 방법 및 도 2에 도시된 레이아웃 분리 장치(10)의 동작에 대해서는 도 1 내지 19를 참조하여 상술하였으므로, 도 20의 상기 반도체 장치의 레이아웃에 대해 상기 제1 방향 및 상기 제2 방향으로 상기 패턴 분리 동작을 각각 수행하여 상기 제1 내지 제4 분리 패턴들을 생성하는 단계(S500)에 대한 상세한 설명은 생략한다.
이후, 상기 제1 내지 제4 분리 패턴들에 상응하는 제1 내지 제4 마스크들을 생성하고(단계 S600), 상기 제1 내지 제4 마스크들을 사용하여 기판에 QPT 공정을 수행하여 배선 패턴을 형성한다(단계 S700).
실시예에 따라서, 다양한 방식으로 상기 제1 내지 제4 마스크들을 사용하여 상기 기판에 QPT 공정을 수행하여 상기 배선 패턴을 형성할 수 있다.
도 21 내지 31은 도 20의 제1 내지 제4 마스크들을 사용하여 기판에 QPT 공정을 수행하여 배선 패턴을 형성하는 단계의 일 예를 설명하기 위한 도면들이다.
도 21을 참조하면, 기판(400) 상에 초저유전막(410)을 형성할 수 있다. 기판(400)은 실리콘(Si)을 포함할 수 있다. 초저유전막(410)은 초저유전상수(ultra low dielectric constant; ULK)를 갖는 물질을 포함할 수 있다. 일 실시예에 있어서, 초저유전막(410)은 기판(400)에 산화 공정을 수행하여 형성되는 실리콘 산화막(SiO2)일 수 있다.
초저유전막(410) 상에 희생막(sacrificial layer)(415)을 형성하고, 희생막(415) 상에 하드 마스크막(420)을 형성할 수 있다. 후술하는 바와 같이, 하드 마스크막(420)에 복수의 식각 공정을 수행하여 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 초저유전막(410)을 식각함으로써 초저유전막(410)에 복수의 트렌치들을 형성할 수 있다. 따라서 희생막(415)은 하드 마스크막(420)에 복수의 식각 공정을 수행하는 과정에서 하드 마스크막(420)이 식각되는 것을 방지할 수 있다.
하드 마스크막(420) 상에 제1 포토레지스트막(431)을 코팅할 수 있다.
도 22에서, 제1 마스크(501)는 도 1의 QPT 공정을 위한 레이아웃 분리 방법을 통해 생성된 제1 분리 패턴(DC_P1)을 사용하여 제조될 수 있다.
도 22를 참조하면, 제1 마스크(501)를 사용하여 제1 포토레지스트막(431)에 노광 공정(expose process) 및 현상 공정(develop process)을 수행하여 제1 포토레지스트 패턴(441)을 형성할 수 있다.
도 23을 참조하면, 제1 포토레지스트 패턴(441)을 식각 마스크로 사용하여 하드 마스크막(420)을 식각하여 제1 마스크 패턴(421)을 형성할 수 있다. 이후, 제1 포토레지스트막(431)을 제거할 수 있다.
도 24에서, 제2 마스크(502)는 도 1의 QPT 공정을 위한 레이아웃 분리 방법을 통해 생성된 제2 분리 패턴(DC_P2)을 사용하여 제조될 수 있다.
도 24를 참조하면, 하드 마스크막(420) 상에 제2 포토레지스트막(432)을 코팅하고, 제2 마스크(502)를 사용하여 제2 포토레지스트막(432)에 노광 공정(expose process) 및 현상 공정(develop process)을 수행하여 제2 포토레지스트 패턴(442)을 형성할 수 있다.
도 25를 참조하면, 제2 포토레지스트 패턴(442)을 식각 마스크로 사용하여 하드 마스크막(420)을 식각하여 제2 마스크 패턴(422)을 형성할 수 있다. 이후, 제2 포토레지스트막(432)을 제거할 수 있다.
도 26에서, 제3 마스크(503)는 도 1의 QPT 공정을 위한 레이아웃 분리 방법을 통해 생성된 제3 분리 패턴(DC_P3)을 사용하여 제조될 수 있다.
도 26을 참조하면, 하드 마스크막(420) 상에 제3 포토레지스트막(433)을 코팅하고, 제3 마스크(503)를 사용하여 제3 포토레지스트막(433)에 노광 공정(expose process) 및 현상 공정(develop process)을 수행하여 제3 포토레지스트 패턴(443)을 형성할 수 있다.
도 27을 참조하면, 제3 포토레지스트 패턴(443)을 식각 마스크로 사용하여 하드 마스크막(420)을 식각하여 제3 마스크 패턴(423)을 형성할 수 있다. 이후, 제3 포토레지스트막(433)을 제거할 수 있다.
도 28에서, 제4 마스크(504)는 도 1의 QPT 공정을 위한 레이아웃 분리 방법을 통해 생성된 제4 분리 패턴(DC_P4)을 사용하여 제조될 수 있다.
도 28을 참조하면, 하드 마스크막(420) 상에 제4 포토레지스트막(434)을 코팅하고, 제4 마스크(504)를 사용하여 제4 포토레지스트막(434)에 노광 공정(expose process) 및 현상 공정(develop process)을 수행하여 제4 포토레지스트 패턴(444)을 형성할 수 있다.
도 29를 참조하면, 제4 포토레지스트 패턴(444)을 식각 마스크로 사용하여 하드 마스크막(420)을 식각하여 제4 마스크 패턴(424)을 형성할 수 있다. 이후, 제4 포토레지스트막(434)을 제거할 수 있다.
도 21 내지 29를 참조하여 상술한 바와 같이, 도 1의 QPT 공정을 위한 레이아웃 분리 방법을 통해 생성된 제1 내지 제4 분리 패턴들(DC_P1, DC_P2, DC_P3, DC_P4)을 사용하여 QPT 공정을 수행함으로써 하드 마스크막(420)에는 반도체 장치의 레이아웃(LO)에 상응하는 제1 내지 제4 마스크 패턴들(421, 422, 423, 424)이 형성될 수 있다.
도 30을 참조하면, 제1 내지 제4 마스크 패턴들(421, 422, 423, 424)을 식각 마스크로 사용하여 희생막(415) 및 초저유전막(410)을 식각하여 트렌치들(411)을 형성할 수 있다. 이후, 하드 마스크막(420) 및 희생막(415)을 제거할 수 있다.
도 31을 참조하면, 트렌치들(411)에 금속 물질을 채움으로써 배선 패턴(450)을 형성할 수 있다.
이상, 도 21 내지 31을 참조하여 제1 내지 제4 마스크들(501, 502, 503, 504)을 사용하여 기판(400)에 QPT 공정을 수행하여 배선 패턴(450)을 형성하는 방법의 일 예에 대해 설명하였으나, 본 발명은 이에 한정되지 않고, 다양한 방식으로 QPT 공정을 수행하여 배선 패턴을 형성할 수 있다.
도 32는 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 32를 참조하면, 컴퓨팅 시스템(900)은 시스템-온-칩(SOC)(910), 모뎀(920), 저장 장치(STORAGE DEVICE)(930), 메모리 장치(MEMORY DEVICE)(940), 입출력 장치(I/O DEVICE)(950) 및 전원 장치(960)를 포함한다.
시스템-온-칩(910)은 컴퓨팅 시스템(900)의 전반적인 동작을 제어한다.
시스템-온-칩(910)은 다양한 종류의 로직 회로들을 포함할 수 있다. 시스템-온-칩(910)은 도 1의 QPT 공정을 위한 레이아웃 분리 방법 및 도 20의 반도체 장치의 제조 방법을 사용하여 제조될 수 있다.
모뎀(920)은 외부 장치와 유무선 통신을 통해 데이터를 송수신할 수 있다.
저장 장치(930)는 모뎀(920)을 통해 수신된 데이터 및 모뎀(920)을 통해 송신할 데이터를 저장할 수 있다. 예를 들어, 저장 장치(930)는 플래시 메모리 장치(flash memory device), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD) 등과 같은 모든 형태의 비휘발성 메모리 장치 등을 포함할 수 있다.
메모리 장치(940)는 컴퓨팅 시스템(900)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(940)는 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM), 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 등과 같은 휘발성 메모리 장치 및 이피롬(Erasable Programmable Read-Only Memory; EPROM), 이이피롬(Electrically Erasable Programmable Read-Only Memory; EEPROM) 및 플래시 메모리 장치(flash memory device) 등과 같은 비휘발성 메모리 장치를 포함할 수 있다.
입출력 장치(950)는 터치스크린, 키패드 등과 같은 입력 수단 및 스피커, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(960)는 컴퓨팅 시스템(900)의 동작에 필요한 동작 전압을 공급할 수 있다.
또한, 도 32에는 도시되지 않았지만, 컴퓨팅 시스템(900)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다.
시스템-온-칩(910)은 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus)를 통하여 저장 장치(930), 메모리 장치(940) 및 입출력 장치(950)에 연결되어 통신을 수행할 수 있다. 실시예에 따라서, 시스템-온-칩(910)은 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
한편, 컴퓨팅 시스템(900)은 시스템-온-칩(910)을 포함하는 모든 컴퓨팅 시스템으로 해석되어야 할 것이다. 예를 들어, 컴퓨팅 시스템(900)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 랩탑 컴퓨터(laptop computer) 등과 같은 임의의 모바일 시스템일 수 있다.
컴퓨팅 시스템(900)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 레이아웃 분리 장치
100: 피처 분리부
200: 제어부
300: 패턴 분리 장치

Claims (10)

  1. 반도체 장치의 레이아웃(layout)에서 직사각형 형상의 직사각형 피처들(rectangular features)과 Z-형상의 크로스 커플 피처들(cross couple features)을 분리하여 상기 직사각형 피처들을 포함하는 제1 임시 패턴 및 상기 크로스 커플 피처들을 포함하는 제2 임시 패턴을 생성하는 단계;
    상기 제1 임시 패턴에 대해 제1 방향으로 패턴 분리 동작을 수행하여 제3 임시 패턴 및 제4 임시 패턴을 생성하는 단계;
    상기 제2 임시 패턴에 포함되는 상기 크로스 커플 피처들 각각을 상기 제3 임시 패턴 및 상기 제4 임시 패턴 중의 하나에 병합하여 제1 타겟 패턴 및 제2 타겟 패턴을 생성하는 단계; 및
    상기 제1 타겟 패턴 및 상기 제2 타겟 패턴에 대해 제2 방향으로 상기 패턴 분리 동작을 수행하여 제1 내지 제4 분리 패턴들을 생성하는 단계를 포함하는 쿼드러플 패터닝 기술(Quadruple Patterning Technology; QPT) 공정을 위한 레이아웃 분리 방법.
  2. 제1 항에 있어서, 상기 제1 방향은 상기 직사각형 피처들 각각의 폭 방향에 상응하고, 상기 제2 방향은 상기 직사각형 피처들 각각의 길이 방향에 상응하는 QPT 공정을 위한 레이아웃 분리 방법.
  3. 제1 항에 있어서, 상기 크로스 커플 피처들 각각의 제1 끝단 및 제2 끝단은 각각 적어도 두 개의 상기 직사각형 피처들로부터 임계 치수(critical dimension) 이내에 존재하는 QPT 공정을 위한 레이아웃 분리 방법.
  4. 제1 항에 있어서, 상기 패턴 분리 동작은 더블 패터닝 기술(Double Patterning Technology; DPT) 공정을 위한 더블 패터닝 분리 알고리즘을 사용하여 수행되는 QPT 공정을 위한 레이아웃 분리 방법.
  5. 제1 항에 있어서, 상기 제2 임시 패턴에 포함되는 상기 크로스 커플 피처들 각각을 상기 제3 임시 패턴 및 상기 제4 임시 패턴 중의 하나에 병합하여 상기 제1 타겟 패턴 및 상기 제2 타겟 패턴을 생성하는 단계는,
    상기 제2 임시 패턴에 포함되는 상기 크로스 커플 피처들을 상기 제3 임시 패턴에 병합하여 제3 타겟 패턴을 생성하는 단계;
    상기 제3 타겟 패턴에 대해 상기 제2 방향으로 상기 패턴 분리 동작을 수행하여 제5 임시 패턴 및 제6 임시 패턴을 생성하는 단계;
    상기 제5 임시 패턴 및 상기 제6 임시 패턴에 포함되는 상기 크로스 커플 피처들 중에서 패턴 충돌(pattern conflict)을 일으키는 크로스 커플 피처들을 충돌 크로스 커플 피처들로 결정하는 단계;
    상기 제3 타겟 패턴에서 상기 충돌 크로스 커플 피처들을 삭제하여 상기 제1 타겟 패턴을 생성하는 단계; 및
    상기 충돌 크로스 커플 피처들을 상기 제4 임시 패턴과 병합하여 상기 제2 타겟 패턴을 생성하는 단계를 포함하는 QPT 공정을 위한 레이아웃 분리 방법.
  6. 제5 항에 있어서, 상기 제2 임시 패턴에 포함되는 상기 크로스 커플 피처들 각각을 상기 제3 임시 패턴 및 상기 제4 임시 패턴 중의 하나에 병합하여 상기 제1 타겟 패턴 및 상기 제2 타겟 패턴을 생성하는 단계는,
    상기 제5 임시 패턴 및 상기 제6 임시 패턴에 패턴 충돌이 발생하지 않는 경우, 상기 제5 임시 패턴 및 상기 제6 임시 패턴을 각각 상기 제1 타겟 패턴 및 상기 제2 타겟 패턴으로 결정하는 단계를 더 포함하는 QPT 공정을 위한 레이아웃 분리 방법.
  7. 제1 항에 있어서, 상기 제1 타겟 패턴 및 상기 제2 타겟 패턴에 대해 상기 제2 방향으로 상기 패턴 분리 동작을 수행하여 상기 제1 내지 제4 분리 패턴들을 생성하는 단계는,
    상기 제1 타겟 패턴에 대해 상기 제2 방향으로 상기 패턴 분리 동작을 수행하여 상기 제1 분리 패턴 및 상기 제2 분리 패턴을 생성하는 단계; 및
    상기 제2 타겟 패턴에 대해 상기 제2 방향으로 상기 패턴 분리 동작을 수행하여 상기 제3 분리 패턴 및 상기 제4 분리 패턴을 생성하는 단계를 포함하는 QPT 공정을 위한 레이아웃 분리 방법.
  8. 제1 항에 있어서, 상기 제1 임시 패턴에서 상기 제1 방향으로 임계 치수 이내에 위치하는 두 개의 상기 직사각형 피처들은 상기 제3 임시 패턴 및 상기 제4 임시 패턴으로 분리되는 QPT 공정을 위한 레이아웃 분리 방법.
  9. 더블 패터닝 기술 공정을 위한 더블 패터닝 분리 알고리즘을 사용하여 반도체 장치의 레이아웃에 대해 제1 방향 및 제2 방향으로 패턴 분리 동작을 각각 수행하여 제1 내지 제4 분리 패턴들을 생성하는 단계;
    상기 제1 내지 제4 분리 패턴들에 상응하는 제1 내지 제4 마스크들을 생성하는 단계; 및
    상기 제1 내지 제4 마스크들을 사용하여 기판에 쿼드러플 패터닝 기술(Quadruple Patterning Technology; QPT) 공정을 수행하여 배선 패턴을 형성하는 단계를 포함하고,
    더블 패터닝 기술 공정을 위한 상기 더블 패터닝 분리 알고리즘을 사용하여 상기 반도체 장치의 레이아웃에 대해 상기 제1 방향 및 상기 제2 방향으로 상기 패턴 분리 동작을 각각 수행하여 상기 제1 내지 제4 분리 패턴들을 생성하는 단계는,
    상기 반도체 장치의 레이아웃에서 직사각형 형상의 직사각형 피처들과 Z-형상의 크로스 커플 피처들을 분리하여 상기 직사각형 피처들을 포함하는 제1 임시 패턴 및 상기 크로스 커플 피처들을 포함하는 제2 임시 패턴을 생성하는 단계;
    상기 제1 임시 패턴에 대해 상기 제1 방향으로 상기 패턴 분리 동작을 수행하여 제3 임시 패턴 및 제4 임시 패턴을 생성하는 단계;
    상기 제2 임시 패턴에 포함되는 상기 크로스 커플 피처들 각각을 상기 제3 임시 패턴 및 상기 제4 임시 패턴 중의 하나에 병합하여 제1 타겟 패턴 및 제2 타겟 패턴을 생성하는 단계; 및
    상기 제1 타겟 패턴 및 상기 제2 타겟 패턴에 대해 상기 제2 방향으로 상기 패턴 분리 동작을 수행하여 상기 제1 내지 제4 분리 패턴들을 생성하는 단계를 포함하는 반도체 장치 제조 방법.
  10. 삭제
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