JP2009031460A - マスクパターンの作成方法、作成装置及び露光用マスク - Google Patents
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Abstract
【課題】 チップの設計段階でOPC処理結果を得ることができ、マスク作製に要するトータルの時間を短縮する。
【解決手段】 半導体集積回路の設計レイアウトからウェハ上で所望形状が得られるようにマスクパターンを生成するマスクパターン作成方法であって、入力した設計レイアウトに対しプロセス近接効果補正を行い(S11)、その結果に基づいて、ウェハ上での仕上がり平面形状に対する評価値を算出し(S12)、評価値が所定値を満たしているか否かを判定し(S13)、評価値が所定値を満たさないと判定された場合に、その位置座標と評価値の少なくとも一つに基づいて、設計レイアウトの修正を部分的に行った後にS11の工程に戻り、評価値が所定値を満たすと判定された場合に、S11で得られたプロセス近接効果補正の結果又はS12で得られた評価値のうち少なくとも一つを出力する(S15)。
【選択図】 図2
【解決手段】 半導体集積回路の設計レイアウトからウェハ上で所望形状が得られるようにマスクパターンを生成するマスクパターン作成方法であって、入力した設計レイアウトに対しプロセス近接効果補正を行い(S11)、その結果に基づいて、ウェハ上での仕上がり平面形状に対する評価値を算出し(S12)、評価値が所定値を満たしているか否かを判定し(S13)、評価値が所定値を満たさないと判定された場合に、その位置座標と評価値の少なくとも一つに基づいて、設計レイアウトの修正を部分的に行った後にS11の工程に戻り、評価値が所定値を満たすと判定された場合に、S11で得られたプロセス近接効果補正の結果又はS12で得られた評価値のうち少なくとも一つを出力する(S15)。
【選択図】 図2
Description
本発明は、半導体集積回路のマスクパターンを作成する技術に係わり、特に近接効果補正及びその検証機能を有するマスクパターン作成方法、作成装置に関する。また、このマスクパターン作成方法を用いて作製される露光用マスクに関する。
近年の半導体製造技術の進歩は非常に目覚しく、最小加工寸法0.13μmサイズの半導体装置が量産されている。このような微細化は、マスクプロセス技術,光リソグラフィ技術,及びエッチング技術等の微細パターン形成技術の飛躍的な進歩により実現されている。
一方、パターンの微細化が進むにつれて、各プロセスでパターンを忠実に形成することが困難になってきており、最終仕上り寸法が設計パターン通りにならない問題が生じてきた。これらの問題を解決するために、リソグラフィ検証を行う必要が生じている。このリソグラフィ検証の際には、光近接効果を補正するためのOPC処理も含めて検証する必要があり、多大な時間が掛かる。
このように、半導体集積回路の微細化に伴い、設計レイアウトからマスクパターンを生成するためのデザイン設計時においても、リソグラフィ検証の必要性が高くなっており、このリソグラフィ検証には多大な処理時間がかかる。そして、設計値確定後に実際にマスクを製作するには、OPCを行って補正データを作成する必要があるため、このOPC処理時間も含めると、マスク作製に要するトータル時間は膨大になってしまう。
特開2003−107664号公報
T.Kotani, H.Ichikawa, T.Urakami, S.Nojima, S.Kobayashi, Y.Oikawa, S.Tanaka, A.Ikeuchi, K.Suzuki, S.Inoue: Proc. SPIE Vol.5130 (2003) 632.
本発明は、上記事情を考慮してなされたもので、その目的とするところは、チップの設計段階でOPC処理結果を得ることができ、マスク作製に要するトータルの時間を短縮することのできるマスクパターンの作成方法、作成装置及び露光用マスクを提供することにある。
上記課題を解決するために本発明は、次のような構成を採用している。
即ち、本発明の一態様は、半導体集積回路の設計レイアウトからウェハ上で所望形状が得られるようにマスクパターンを生成するマスクパターン作成方法であって、半導体集積回路の設計レイアウトを入力する第1の工程と、前記入力した設計レイアウトに対し、プロセス近接効果補正を行う第2の工程と、前記プロセス近接効果補正の結果に基づいて、前記設計レイアウトに対応するウェハ上での仕上がり平面形状に対する評価値を算出する第3の工程と、前記算出された評価値が所定値を満たしているか否かを判定する第4の工程と、前記第4の工程で前記評価値が前記所定値を満たしていないと判定された場合に、その位置座標と評価値の少なくとも一つに基づいて、前記設計レイアウトの修正を部分的に行った後、前記修正された設計レイアウト領域を含む設計レイアウト全体に対してプロセス近接効果補正を行い、さらに続けて前記第3及び第4の工程を繰り返す第5の工程と、前記第4の工程で前記評価値が前記所定値を満たしていると判定された場合に、前記第2の工程で得られたプロセス近接効果補正の結果又は前記第3の工程で得られた評価値のうち少なくとも一つを出力する第6の工程と、を含むことを特徴とする。
また、本発明の別の一態様は、半導体集積回路の設計レイアウトからウェハ上で所望形状が得られるようにマスクパターンを生成するマスクパターン作成方法であって、半導体集積回路の設計レイアウトを入力する第1の工程と、前記入力した設計レイアウトに対し、プロセス近接効果補正を行う第2の工程と、前記プロセス近接効果補正の結果に基づいて、前記設計レイアウトに対応するウェハ上での仕上がり平面形状に対する評価値を算出する第3の工程と、前記算出された評価値が所定値を満たしているか否かを判定する第4の工程と、前記第4の工程で前記評価値が前記所定値を満たしていないと判定された場合に、その位置座標と評価値の少なくとも一つに基づいて、前記設計レイアウトの修正を部分的に行う第5の工程と、前記修正された設計レイアウト領域の設計レイアウトに対しプロセス近接効果補正を部分的に行う第6の工程と、前記第6の工程によるプロセス近接効果補正の結果に基づいて、前記修正された設計レイアウト領域の設計レイアウトに対応するウェハ上での仕上がり平面形状に対する評価値を部分的に算出した後に、前記第4の工程に戻る第7の工程と、前記第4の工程で、前記評価値が前記所定値を満たしていると判定された場合に、前記第2の工程で得られたプロセス近接効果補正結果を出力、または前記第2及び第6の工程で得られたプロセス近接効果補正結果を合成し出力する第8の工程と、を含むことを特徴とする。
また、本発明の別の一態様は、半導体集積回路の設計レイアウトからウェハ上で所望形状が得られるようにマスクパターンを生成するマスクパターン作成方法であって、半導体集積回路の設計レイアウトを入力する工程と、前記入力した設計レイアウトに対し、プロセス近接効果補正を行う工程と、前記補正後の設計レイアウトから修正領域を抽出して、前記修正領域内の補正前の設計レイアウト部分に対して修正を行う工程と、前記修正された設計レイアウト部分に対しプロセス近接効果補正を行う工程と、前記修正前後の設計レイアウトのプロセス近接効果補正工程で得られたプロセス近接効果補正結果を合成し出力する第5の工程と、を含むことを特徴とする。
また、本発明の別の一態様は、半導体集積回路の設計レイアウトからウェハ上で所望形状が得られるようにマスクパターンを生成するマスクパターン作成装置であって、半導体集積回路の設計レイアウトを入力する第1の手段と、前記入力した設計レイアウトに対し、プロセス近接効果補正を行う第2の手段と、前記プロセス近接効果補正の結果に基づいて、前記設計レイアウトに対応するウェハ上での仕上がり平面形状に対する評価値を算出する第3の手段と、前記算出された評価値が所定値を満たしているか否かを判定する第4の手段と、前記第4の手段で、前記評価値が前記所定値を満たしていないと判定された場合に、その位置座標と評価値の少なくとも一つに基づいて、前記設計レイアウトの修正を部分的に行う第5の手段と、前記修正された設計レイアウト領域の設計レイアウトに対しプロセス近接効果補正を部分的に行う第6の手段と、前記第6の手段によるプロセス近接効果補正の結果に基づいて、前記修正された設計レイアウト領域の設計レイアウトに対応するウェハ上での仕上がり平面形状に対する評価値を部分的に算出した後に、前記第4の手段により前記算出された評価値が所定値を満たしているか否かを判定させる第7の手段と、前記第4の手段で、前記評価値が前記所定値を満たしていると判定された場合に、前記第2の手段で得られたプロセス近接効果補正結果を出力、または前記第2及び第6の手段で得られたプロセス近接効果補正結果を合成し出力する第8の手段と、を含むことを特徴とする。
本発明によれば、チップ設計の段階でOPC処理及びリソグラフィ検証を行うと共に、OPC処理結果や検証結果を出力することにより、マスク作製段階でこのOPC処理結果を用いることができる。即ち、チップの設計段階でOPC処理結果を得ることができ、マスク作製に要するトータルの時間を短縮することができる。
以下、本発明の詳細を図示の実施形態によって説明する。
(第1の実施形態)
図1は、本発明の第1の実施形態に係わるチップ設計の手順を説明するためのフローチャートである。
図1は、本発明の第1の実施形態に係わるチップ設計の手順を説明するためのフローチャートである。
まず、上流設計(ステップS1)として、ロジック等のブロックの接続間隔を記述し、入出力の接続が所望の条件を満たすか否かをシミュレーションする。次いで、上記のブロックを論理ブロック(AND,OR)に変換する論理合成を行う(ステップS2)。そして、セルライブラリに基づき論理ブロックをどのように配置・配線するかを決める(ステップS3)。即ち、必要面積が小さくなり、各ブロックの動作タイミングを考慮し、効率良い配置を決定する。
次いで、クリティカルエリアの削減、配線間の距離の最適化を行う(ステップS4)。次いで、基板表面の平坦化のために、例えば配線間の距離の長い領域にダミーの配線を設ける等の処理を行う(ステップS5)。そして、S3〜S4で処理されて得られたパターン配置において、配線長による遅延等の影響も含めて各デバイスが正常に動作するかを検証する(ステップS6)。
次いで、設計レイアウトを所定のルールに照らして検証し、プロセスマージンが確保できない等の問題のあるレイアウト部を事前に取り除く、いわゆるリソフレンドリデザイン処理を行う(ステップS7)。即ち、OPC、OPC検証、デザイン修正を行い、当初設計レイアウトのOPC、OPC検証結果、又は修正箇所のOPC、OPC検証結果を出力する。そして、これらの出力を合成処理したレイアウトを、マスクを作製する際の情報として記録する。
リソフレンドリデザイン処理が終了したら、デザインルールチェック、回路の接続等の検証を行い(ステップS8)、最終的に得られるOPC補正がなされていないデザインデータを磁気テープ等の記憶部に記憶させる(ステップS9)。
次に、S7のリソフレンドリデザインによる処理の具体的手順を、図2のフローチャートを参照して説明する。
まず、半導体集積回路の設計レイアウト(デザイン)を入力する。その後、配置配線後の過程の中で、リソグラフィ検証を実施するために、入力した設計レイアウトに対してデザイン全体にOPC(プロセス近接効果補正)を実施する(ステップS11)。
次いで、プロセス近接効果補正の結果に基づいてOPC検証を行い、ウェハ上での仕上がり平面形状に対する評価値を算出する(ステップS12)。そして、算出された評価値が所定値を満たしているか否かを判定する(ステップS13)。即ち、OPC結果に対してリソグラフィ検証を実施する。
リソグラフィ検証の検査項目は、パターンがウェハ上でショートするか否か、オープンするか否か、ビアを覆いきれていないか否か、過剰に縮退していないか否か、光強度のスロープが緩いか否か、又はOPC残差が大きいか否か、等のうち少なくとも一つを検査する。それぞれの検査項目には、所定の基準値が設定されており、例えば検査において、パターンスペース寸法が50ナノメートルより大きいことが必要条件として設定されている場合、その意味は、リソグラフィ・シミュレーションの結果、パターンスペース寸法が50ナノメートルを割っている箇所があれば、そこを所定の基準値を満たしていないとみなし、エラー箇所とする。
このようにリソグラフィ検証の結果、所定の基準値を満たしていない箇所があれば、次にその座標値と危険度を出力する。危険度は、リソグラフィ・シミュレーションにおけるシミュレーション値によって段階的に区分されたものである。
次いで、出力された座標値を中心に、デザイン修正領域を作成し、その領域内に含まれているデザインデータを、先に出力された危険度に基づいて修正する(ステップS14)。即ち、その位置座標と評価値の少なくとも一つに基づいて、設計レイアウトの修正を部分的に行う。修正方法は、手動でもよいし、危険度合いによってその補正量を振ってあるテーブルベースの補正でもよいし、リソグラフィ・シミュレーションに基づいた自動手法でもよいし、再配線という手法でもよい。
デザイン修正後は、副作用が出ていないか再度OPC実行とリソグラフィ検証を実施する。即ち、S11に戻り、修正された設計レイアウト(デザイン)に対し、S11による再度のプロセス近接効果補正、S12による評価値の算出を行い、算出された評価値がS13にて所定値を満たしていると判定されるまで、逐次繰り返す。
OPC実行とリソグラフィ検証は、レイアウト全面でもよいし、デザイン修正領域内のみでもよい。処理時間を考えれば、後者の方がよい。このようなリソグラフィ検証の結果、再度エラーと判定されれば、同じことを繰り返すが、問題なしと判定されれば、その時点でデザインは確定する。
これと同時に、前記処理を通して実行されたOPC結果を出力する。即ち、最終的にS13で、算出された評価値が所定値を満たしていると判定された場合、S11で最終的に得られたプロセス近接効果補正の結果(OPC形状)を取り出し、これを出力する(ステップS15)。例えば、メタル2層目からメタル6層目まで通してリソグラフィ検証を実施すれば、デザイン確定後のOPC処理を待たずして、メタル2層目からメタル6層目まで全てのマスクパターンを出力することができる。そして、このOPC形状はマスク作製のためのデータとして記録する。
図3は、S7のリソフレンドリデザインによる処理の別の手順を示すフローチャートであり、S11からS14までは図2と同様である。
S14でデザイン修正された設計レイアウト(修正後デザイン)に対し、位置座標に基づいて、プロセス近接効果補正を部分的に行う(ステップS15)。次いで、部分的なプロセス近接効果補正の結果に基づいて、ウェハ上での仕上がり平面形状に対する評価値を部分的に算出する(ステップS16)。そして、S13に戻り、S16で算出された評価値が所定値を満たしているか否かを判定し、S13〜S16を、算出された評価値が所定値を満たしていると判定されるまで逐次繰り返す。
S13で評価値が所定値を満たしていると判定された場合に、S11で得られたプロセス近接効果補正結果及びS15で最終的に得られた部分的なプロセス近接効果補正結果を取り出し、これらを合成する(ステップS17)。そして、これをマスク作製のためのデータとして記録する。
このように本実施形態によれば、集積回路の設計レイアウトからマスクパターンを生成するためのデザイン設計において、マスクパターンの検証と同時にOPC処理されたデータを得ることができる。即ち、デザイン設計終了時と同時に、マスクパターンに関するOPC形状のデータを得ることができるため、マスク作製又は製造に要するトータルの処理時間を短縮することができる。
(第2の実施形態)
図4及び図5は、本発明の第2の実施形態に係わるチップ設計の手順の要部を説明するためのフローチャートであり、図1のリソフレンドリデザイン(S7)による処理手順の具体例を示している。
図4及び図5は、本発明の第2の実施形態に係わるチップ設計の手順の要部を説明するためのフローチャートであり、図1のリソフレンドリデザイン(S7)による処理手順の具体例を示している。
図4のフローにおいて、S11からS14までは図2と同様である。
本実施形態が先に説明した第1の実施形態(図2)と異なる点は、S12で算出された評価値が所定値を満たしているとS13で判定された場合に、S12で最終的に得られた評価値を取り出し、この評価値を出力する(ステップS25)。ここで、S11で得られたプロセス近接効果補正結果を同時に出力するようにしても良い。そして、出力結果を工場管理データとして記録する。
図5のフローにおいて、S11からS16までは図3と同様である。
本実施形態が先に説明した第1の実施形態(図3)と異なる点は、S12で算出された評価値が所定値を満たしているとS13で判定された場合に、S12で得られた評価値と、S16で最終的に得られた評価値を取り出し、これらを合成する(ステップS27)。ここで、S11で得られたプロセス近接効果補正結果及びS15で最終的に得られた部分的なプロセス近接効果補正結果を同時に出力するようにしても良い。そして、この合成出力結果を工場管理データとして記録する。
このように本実施形態によれば、OPC出力のみならず、実行されたリソグラフィ検証の結果である、危険箇所の座標又はその危険度を出力する。これにより、デザイン確定後において、後段のOPC処理とリソグラフィ検証を待たずして、リソグラフィの観点から工場で観測すべき点を出力することができる。
例えば、この工場管理データを基に、評価値として当落線近傍のパターンに関して大きな露光マージンを取れるようにすることにより、マスク作製のスループットを向上させることができる。
(第3の実施形態)
図6は、本発明の第3の実施形態に係わるチップ設計の手順の要部を説明するためのフローチャートであり、図1のリソフレンドリデザイン(S7)による処理の具体例を示している。
図6は、本発明の第3の実施形態に係わるチップ設計の手順の要部を説明するためのフローチャートであり、図1のリソフレンドリデザイン(S7)による処理の具体例を示している。
S11からS15までの基本的なフローは、図2と同様である。
本実施形態の特徴は、S12において、S30に格納された各種情報に基づき、S11にて入力した設計レイアウトに対し、デザインルール検証、回路の接続検証、タイミング検証、電圧降下検証、被覆率検証、クリティカルエリア検証、及びウェハ上での仕上がり平面形状に対する評価値の算出、等を行う。ここで、S12における検証又は算出は、必ずしも全てを行う必要はなく、これらのうちの一つ又は複数を選択して行うようにしても良い。
先に説明した第1の実施形態においては、デザイン修正をした後にデザイン検証を実施しなければならない。そこで、図6で示したフローのように、修正後のデザインに対し、S12においてデザインルール検証、回路の接続検証、タイミング検証、電圧降下検証、被覆率検証、又はクリティカルエリア検証を実施する。これにより、デザイン検証を効率良く行うことが可能となる。
(第4の実施形態)
図7は、本発明の第4の実施形態に係わるチップ設計の手順の要部を説明するためのフローチャートであり、図2のOPC処理(S11)の具体例を示している。また、図8は、このフローに従ったパターンの様子を示している。
図7は、本発明の第4の実施形態に係わるチップ設計の手順の要部を説明するためのフローチャートであり、図2のOPC処理(S11)の具体例を示している。また、図8は、このフローに従ったパターンの様子を示している。
まず、オリジナルのOPC形状51を入力し、デザイン修正領域52を切り取り(ステップS41)、デザイン修正領域外のオリジナルOPC形状51とデザイン修正領域内のデザイン53を得る。
次いで、デザイン修正領域52内のデザインを修正(ステップS42)することにより、デザイン修正領域内の修正後デザイン54を得る。
次いで、この修正後デザイン54に対してOPC処理を行い(ステップS43)、デザイン修正領域内のOPC形状55を得る。
次いで、デザイン修正領域外のオリジナルのOPC形状51と、S43により得られたデザイン修正領域内のOPC形状55とを、合成する(ステップS44)。そして、これを最終OPC形状57として出力する。
このように本実施形態では、パターンの危険箇所と予想されるデザイン修正領域52を切り取り、この部分に対してOPC処理を行い、デザイン修正領域52の外側のパターンに対してはOPC処理を省略しているので、OPC処理に要する時間の短縮をはかることができる。
(第5の実施形態)
図9は、本発明の第5の実施形態に係わるチップ設計の手順の要部を説明するためのフローチャートであり、図2のOPC処理(S11)の具体例を示している。また、図10は、このフローに従ったパターンの様子を模式的に示している。
図9は、本発明の第5の実施形態に係わるチップ設計の手順の要部を説明するためのフローチャートであり、図2のOPC処理(S11)の具体例を示している。また、図10は、このフローに従ったパターンの様子を模式的に示している。
図10中の71はデザイン、72はオリジナルのOPC形状、73はデザイン修正領域、74はオリジナルの分割ポイント、75は修正後デザインにおける分割ポイント、76は削除する分割ポイント、77は修正後デザインに対するOPC形状を示している。なお、デザイン修正領域73の境界線はオリジナルの分割ポイント74の位置と一致するようにしている。
まず、エラー箇所の座標があり、それに基づいて、デザイン修正領域73を作成する(ステップS61)。即ち、位置座標、光学半径、又は第1の実施形態のS11において用いられた辺の分割点、のうち少なくとも一つに基づいてデザイン修正領域73を作成する。このデザイン修正領域73は、エラー箇所の座標を中心点とし、光学半径(約1ミクロン)と同じ値(又はその値の2倍でもよい)を半径とした円を描くことによって作成される。または、デザイン修正領域73は正方形でも長方形でもよい。
一方で、オリジナルのOPCをした際に使用した「辺の分割点(=ダイセクションポイント)」が存在する。この辺の分割点は、オリジナルのデザインの辺上に存在する。また、上記「辺の分割点」によって区分されたものをセグメントと表現することにする。
このとき、各セグメントが、デザイン修正領域73の内側か外側かを判定する。判定方法は例えば、セグメント全体がデザイン領域内73であれば内側と判定し、たとえ一部でもデザイン領域73の外に掛かっていれば、外側と判定する。
次いで、デザイン修正領域73内に含まれるデザインを修正する(ステップS62)。
次いで、デザイン修正領域73内に含まれる、修正後のデザインに対して、辺の分割を実施する(ステップS63)。辺の分割方法については、オリジナルのデザインに対して実施した方法と同じでよい。これにより、修正後デザインにおける分割ポイント75,76が生成される。
ここで、デザイン修正領域73の境界近傍で、上記辺の分割によって生じた線分の長さが、当初から与えられている最小線分長を割っているか否かを判定する(ステップS64)。もしこの規定値を割っている場合、その違反値を生じせしめている「辺の分割点」76を除去する(ステップS65)。こうすることによって、最小線分長を割っている線分は修正後デザインにおいて撲滅される。
最後に、上記手順で得られた「辺の分割点」に基づいて、デザイン修正領域内のOPCを実施する(ステップS66)。これにより、修正後デザインに対するOPC形状77が得られる。
このような処理によって、デザイン修正領域73の境界近傍に細かい図形が発生するのを未然に防止することが可能となる。
(第6の実施形態)
図11は、本発明の第6の実施形態に係わるチップ設計の手順の要部を説明するためのフローチャートであり、図2のOPC処理(S11)の具体例を示している。また、図12は、このフローに従ったパターンの様子を模式的に示している。
図11は、本発明の第6の実施形態に係わるチップ設計の手順の要部を説明するためのフローチャートであり、図2のOPC処理(S11)の具体例を示している。また、図12は、このフローに従ったパターンの様子を模式的に示している。
第5の実施形態で説明したデザイン修正領域73の外側に、拡張領域91を作成する(ステップS81)。ここで、デザイン修正領域73の作り方は、第5の実施形態で示した方法と同じである。拡張領域91の作り方も同じである。異なる点は、拡張領域91の方が、デザイン修正領域73に比べ、半径の大きさが大きい点である。その大きさは、具体的には100ナノメートルから500ナノメートルに入る値が適切である。
次いで、辺の分割点74によって作成された線分が、デザイン修正領域73の外側か内側かを判定するが、その方法は第5の実施形態で示した方法と同じである。また、拡張領域91の外側か内側かの判定も、同じ方法を用いる。
次いで、デザイン修正領域73又は拡張領域91内でOPCを実施する(ステップS82)。これにより、拡張領域91内は、オリジナルのOPC形状72と、修正デザインに対するOPC形状92と、2種類のOPCを所有することになる。
ここで、拡張領域91内のOPC補正値調整を行う(ステップS83)。具体的には、オリジナルの補正値をA、デザイン修正後の補正値をBとした場合、最終補正値=0.8×補正値A+0.2×補正値Bのように確定させる(ステップS84)。
こうすることによって、オリジナルOPC形状72と修正後デザインにおけるOPC形状92との境界を滑らかにする効果が得られることになる。図中の93が拡張領域91内における調整後のOPC形状を示している。
このように本実施形態によれば、第5の実施形態と同様の効果が得られるのは勿論のこと、デザイン修正領域73の境界近傍のOPCの段差を小さくすることができる。
(第6の実施形態)
前述の実施形態に基づくマスクパターン作成方法を実施するためのマスクパターン作成装置の構成を以下に説明する。すなわち、半導体集積回路の設計レイアウトからウェハ上で所望形状が得られるようにマスクパターンを生成するマスクパターン作成装置であって、半導体集積回路の設計レイアウトを入力する第1の手段と、入力した設計レイアウトに対し、プロセス近接効果補正を行う第2の手段と、プロセス近接効果補正の結果に基づいて、設計レイアウトに対応するウェハ上での仕上がり平面形状に対する評価値を算出する第3の手段と、算出された評価値が所定値を満たしているか否かを判定する第4の手段と、第4の手段で、評価値が前記所定値を満たしていないと判定された場合に、その位置座標と評価値の少なくとも一つに基づいて、設計レイアウトの修正を部分的に行う第5の手段と、修正された設計レイアウト領域の設計レイアウトに対しプロセス近接効果補正を部分的に行う第6の手段と、第6の手段によるプロセス近接効果補正の結果に基づいて、修正された設計レイアウト領域の設計レイアウトに対応するウェハ上での仕上がり平面形状に対する評価値を部分的に算出した後に、第4の手段により算出された評価値が所定値を満たしているか否かを判定させる第7の手段と、第4の手段で、評価値が所定値を満たしていると判定された場合に、第2の手段で得られたプロセス近接効果補正結果を出力、または第2及び第6の手段で得られたプロセス近接効果補正結果を合成し出力する第8の手段と、を含むことを特徴としている。
前述の実施形態に基づくマスクパターン作成方法を実施するためのマスクパターン作成装置の構成を以下に説明する。すなわち、半導体集積回路の設計レイアウトからウェハ上で所望形状が得られるようにマスクパターンを生成するマスクパターン作成装置であって、半導体集積回路の設計レイアウトを入力する第1の手段と、入力した設計レイアウトに対し、プロセス近接効果補正を行う第2の手段と、プロセス近接効果補正の結果に基づいて、設計レイアウトに対応するウェハ上での仕上がり平面形状に対する評価値を算出する第3の手段と、算出された評価値が所定値を満たしているか否かを判定する第4の手段と、第4の手段で、評価値が前記所定値を満たしていないと判定された場合に、その位置座標と評価値の少なくとも一つに基づいて、設計レイアウトの修正を部分的に行う第5の手段と、修正された設計レイアウト領域の設計レイアウトに対しプロセス近接効果補正を部分的に行う第6の手段と、第6の手段によるプロセス近接効果補正の結果に基づいて、修正された設計レイアウト領域の設計レイアウトに対応するウェハ上での仕上がり平面形状に対する評価値を部分的に算出した後に、第4の手段により算出された評価値が所定値を満たしているか否かを判定させる第7の手段と、第4の手段で、評価値が所定値を満たしていると判定された場合に、第2の手段で得られたプロセス近接効果補正結果を出力、または第2及び第6の手段で得られたプロセス近接効果補正結果を合成し出力する第8の手段と、を含むことを特徴としている。
(第7の実施形態)
前述の実施形態に基づくマスクパターン作成方法により作成したマスクパターンを、電子ビーム描画装置等により露光マスク基板に形成することができる。また、このマスクを露光装置にセットし、露光光をマスクに照射することにより、マスク下方にセットされた基板表面のレジスト膜にパターンを転写することができる。さらに、レジスト膜を現像してレジストパターンを形成後、レジストパターンをマスクにして、被加工膜をエッチング加工することにより、配線パターン、ゲートパターン、コンタクト、ビア等を形成するための開口部を設けることができる。さらに開口部に導電体を埋め込み形成することにより、配線やゲート電極を備えた半導体装置を製造することができる。
前述の実施形態に基づくマスクパターン作成方法により作成したマスクパターンを、電子ビーム描画装置等により露光マスク基板に形成することができる。また、このマスクを露光装置にセットし、露光光をマスクに照射することにより、マスク下方にセットされた基板表面のレジスト膜にパターンを転写することができる。さらに、レジスト膜を現像してレジストパターンを形成後、レジストパターンをマスクにして、被加工膜をエッチング加工することにより、配線パターン、ゲートパターン、コンタクト、ビア等を形成するための開口部を設けることができる。さらに開口部に導電体を埋め込み形成することにより、配線やゲート電極を備えた半導体装置を製造することができる。
(変形例)
なお、本発明は上述した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することができる。例えば、第1の実施形態ではOPC形状を出力し、第2の実施形態では評価値を出力したが、OPC形状と評価値の両方を出力するようにしても良い。また、パターン作成方法/装置において、設計レイアウトのウェハ上での仕上がり平面形状に基づく評価値の算出工程/手段や、算出された評価値が所定値を満たしているか否かを判定する工程/手段を省略することも可能である。
なお、本発明は上述した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することができる。例えば、第1の実施形態ではOPC形状を出力し、第2の実施形態では評価値を出力したが、OPC形状と評価値の両方を出力するようにしても良い。また、パターン作成方法/装置において、設計レイアウトのウェハ上での仕上がり平面形状に基づく評価値の算出工程/手段や、算出された評価値が所定値を満たしているか否かを判定する工程/手段を省略することも可能である。
51…オリジナルOPC形状
52…デザイン修正領域
53…デザイン修正領域内のデザイン
54…修正後デザイン
55…修正後デザインに対するOPC形状
56…デザイン修正領域切り取り後のオリジナルOPC形状
57…最終OPC形状
71…デザイン
72…オリジナルOPC形状
73…デザイン修正領域
74…オリジナルの分割ポイント
75…修正後デザインにおける分割ポイント
76…切り取る分割ポイント
77…修正後デザインに対するOPC形状
91…拡張領域
92…修正デザインに対するOPC形状
93…OPC補正値の調整後のOPC形状
52…デザイン修正領域
53…デザイン修正領域内のデザイン
54…修正後デザイン
55…修正後デザインに対するOPC形状
56…デザイン修正領域切り取り後のオリジナルOPC形状
57…最終OPC形状
71…デザイン
72…オリジナルOPC形状
73…デザイン修正領域
74…オリジナルの分割ポイント
75…修正後デザインにおける分割ポイント
76…切り取る分割ポイント
77…修正後デザインに対するOPC形状
91…拡張領域
92…修正デザインに対するOPC形状
93…OPC補正値の調整後のOPC形状
Claims (5)
- 半導体集積回路の設計レイアウトからウェハ上で所望形状が得られるようにマスクパターンを生成するマスクパターン作成方法であって、
半導体集積回路の設計レイアウトを入力する第1の工程と、
前記入力した設計レイアウトに対し、プロセス近接効果補正を行う第2の工程と、
前記プロセス近接効果補正の結果に基づいて、前記設計レイアウトに対応するウェハ上での仕上がり平面形状に対する評価値を算出する第3の工程と、
前記算出された評価値が所定値を満たしているか否かを判定する第4の工程と、
前記第4の工程で前記評価値が前記所定値を満たしていないと判定された場合に、その位置座標と評価値の少なくとも一つに基づいて、前記設計レイアウトの修正を部分的に行った後、前記修正された設計レイアウト領域を含む設計レイアウト全体に対してプロセス近接効果補正を行い、さらに続けて前記第3及び第4の工程を繰り返す第5の工程と、
前記第4の工程で前記評価値が前記所定値を満たしていると判定された場合に、前記第2の工程で得られたプロセス近接効果補正の結果又は前記第3の工程で得られた評価値のうち少なくとも一つを出力する第6の工程と、
を含むことを特徴とするマスクパターンの作成方法。 - 半導体集積回路の設計レイアウトからウェハ上で所望形状が得られるようにマスクパターンを生成するマスクパターン作成方法であって、
半導体集積回路の設計レイアウトを入力する第1の工程と、
前記入力した設計レイアウトに対し、プロセス近接効果補正を行う第2の工程と、
前記プロセス近接効果補正の結果に基づいて、前記設計レイアウトに対応するウェハ上での仕上がり平面形状に対する評価値を算出する第3の工程と、
前記算出された評価値が所定値を満たしているか否かを判定する第4の工程と、
前記第4の工程で前記評価値が前記所定値を満たしていないと判定された場合に、その位置座標と評価値の少なくとも一つに基づいて、前記設計レイアウトの修正を部分的に行う第5の工程と、
前記修正された設計レイアウト領域の設計レイアウトに対しプロセス近接効果補正を部分的に行う第6の工程と、
前記第6の工程によるプロセス近接効果補正の結果に基づいて、前記修正された設計レイアウト領域の設計レイアウトに対応するウェハ上での仕上がり平面形状に対する評価値を部分的に算出した後に、前記第4の工程に戻る第7の工程と、
前記第4の工程で、前記評価値が前記所定値を満たしていると判定された場合に、前記第2の工程で得られたプロセス近接効果補正結果を出力、または前記第2及び第6の工程で得られたプロセス近接効果補正結果を合成し出力する第8の工程と、
を含むことを特徴とするマスクパターンの作成方法。 - 半導体集積回路の設計レイアウトからウェハ上で所望形状が得られるようにマスクパターンを生成するマスクパターン作成方法であって、
半導体集積回路の設計レイアウトを入力する工程と、
前記入力した設計レイアウトに対し、プロセス近接効果補正を行う工程と、
前記補正後の設計レイアウトから修正領域を抽出して、前記修正領域内の補正前の設計レイアウト部分に対して修正を行う工程と、
前記修正された設計レイアウト部分に対しプロセス近接効果補正を行う工程と、
前記修正前後の設計レイアウトのプロセス近接効果補正工程で得られたプロセス近接効果補正結果を合成し出力する第5の工程と、
を含むことを特徴とするマスクパターンの作成方法。 - 半導体集積回路の設計レイアウトからウェハ上で所望形状が得られるようにマスクパターンを生成するマスクパターン作成装置であって、
半導体集積回路の設計レイアウトを入力する第1の手段と、
前記入力した設計レイアウトに対し、プロセス近接効果補正を行う第2の手段と、
前記プロセス近接効果補正の結果に基づいて、前記設計レイアウトに対応するウェハ上での仕上がり平面形状に対する評価値を算出する第3の手段と、
前記算出された評価値が所定値を満たしているか否かを判定する第4の手段と、
前記第4の手段で、前記評価値が前記所定値を満たしていないと判定された場合に、その位置座標と評価値の少なくとも一つに基づいて、前記設計レイアウトの修正を部分的に行う第5の手段と、
前記修正された設計レイアウト領域の設計レイアウトに対しプロセス近接効果補正を部分的に行う第6の手段と、
前記第6の手段によるプロセス近接効果補正の結果に基づいて、前記修正された設計レイアウト領域の設計レイアウトに対応するウェハ上での仕上がり平面形状に対する評価値を部分的に算出した後に、前記第4の手段により前記算出された評価値が所定値を満たしているか否かを判定させる第7の手段と、
前記第4の手段で、前記評価値が前記所定値を満たしていると判定された場合に、前記第2の手段で得られたプロセス近接効果補正結果を出力、または前記第2及び第6の手段で得られたプロセス近接効果補正結果を合成し出力する第8の手段と、
を含むことを特徴とするマスクパターンの作成装置。 - 請求項1〜3の何れかに記載のマスクパターン作成方法を用いて得られたプロセス近接効果補正結果を基に、基板上にマスクパターンが形成されていることを特徴とする露光用マスク。
Priority Applications (2)
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US12/179,735 US20090031262A1 (en) | 2007-07-26 | 2008-07-25 | Mask pattern formation method, mask pattern formation apparatus, and lithography mask |
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JP2007194017A JP2009031460A (ja) | 2007-07-26 | 2007-07-26 | マスクパターンの作成方法、作成装置及び露光用マスク |
Publications (1)
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US10656517B2 (en) | 2016-01-20 | 2020-05-19 | Mentor Graphics Corporation | Pattern correction in multiple patterning steps |
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- 2007-07-26 JP JP2007194017A patent/JP2009031460A/ja active Pending
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- 2008-07-25 US US12/179,735 patent/US20090031262A1/en not_active Abandoned
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