JP2004146472A - 半導体装置及び半導体装置製造方法 - Google Patents

Abstract

【課題】シリコンゲルマニウム層の上に結晶欠陥を低減した高品質の歪みシリコン層を形成することにより、歪みシリコン層をチャネル領域とするトランジスタの特性を改善できる半導体装置及び半導体装置製造方法を提供する。
【解決手段】シリコン基板１の表面に形成された多孔質シリコン層２と、多孔質シリコン層２の表面に形成された第１単結晶シリコン層３と、第１単結晶シリコン層３に積層された歪み緩和状態の第１シリコンゲルマニウム層５ａと、第１シリコンゲルマニウム層５ａに積層されてチャネル領域（６ａｃ）となる歪み状態のチャネル用単結晶シリコン層６ａとを備えるものとする。
【選択図】　　　　図２

Description

【０００１】
【発明の属する技術分野】
本発明は、シリコンゲルマニウム層の上に形成された歪み状態の歪みシリコン層を備えた半導体装置及び半導体装置製造方法に関する。
【０００２】
【従来の技術】
半導体装置、とりわけＣＭＯＳデバイスでは省資源化の要求に伴って低消費電力化が要求されるようになった。ＣＭＯＳデバイスを構成するＭＯＳトランジスタは、これまで、ゲート構造の微細化、ゲート膜の薄膜化等トランジスタ構造の微細化により駆動能力を確保し、低電圧動作に対応してきた。しかし、トランジスタ構造の微細化には、世代毎に大きな技術革新が必要で、費用投資と併せて、今後ますます開発サイドの負担が大きくなると予想される。
【０００３】
このような背景から、ＭＯＳトランジスタにおいて、トランジスタ構造の微細化によらず、低電圧での駆動能力を確保する手法として、完全空乏型ＳＯＩ構造を採用してＳ値を小さくし、トランジスタの駆動能力を確保する方法（ＳＯＩトランジスタデバイス）、ゲルマニウムを利用した歪みシリコンチャネル構造を採用して、トランジスタの駆動能力を向上させる手法が提案されている。
【０００４】
しかし、ＳＯＩトランジスタデバイスでは、完全空乏型ＳＯＩ構造を必要とするため、約数１０ｎｍ程度の薄膜ＳＯＩ層にトランジスタを形成する必要があり、バルクトランジスタプロセス以上の高精度の加工技術が要求される。また、活性シリコン層が下方を埋め込み酸化膜、廻りを素子分離酸化膜で囲まれるため、ウエルコンタクトが取れず、バルクデバイスの設計資産がそのままでは使用出来ない。
【０００５】
他方、歪みシリコンチャネル構造は、シリコン（以下、Ｓｉ）とは格子定数の異なるゲルマニウム（以下、Ｇｅ）を含有した共晶Ｓｉ（以下、ＳｉＧｅ）の歪みを開放し、いわゆる緩和状態としたＳｉＧｅ層の上に、引っ張り歪みを持つＳｉ層を形成し、これをトランジスタのチャネルに利用することで、トランジスタの駆動能力を向上させるものである。即ち、引っ張り歪みを有する歪みＳｉ層では、歪み無しＳｉ層に比較して電子の実効的な質量の低下や格子散乱の軽減化によって移動度が向上するもので、この特性を利用してトランジスタの駆動能力を向上させるものである。特性向上という利点から、歪みＳｉ層を、ＮチャネルＭＯＳトランジスタに適用した技術が多数提案されている。
【０００６】
図９は歪みＳｉ層を有する従来例１に係る半導体装置の断面図である。なお、理解の容易性を考慮し、断面を示すハッチングは省略している（その他の図においても同様である）。埋め込み層５１ａを形成されたＳｉ基板５１の上にＧｅの濃度勾配を有するＳｉＧｅ層５２ａ、Ｇｅを固定濃度としたＳｉＧｅ層５２ｂを形成し、Ｓｉ基板５１とＳｉＧｅ層５２ａ、５２ｂの格子不整合により生じる格子歪みを開放し、その上部に格子定数の小さい歪み状態のＳｉ層５３を堆積し歪みＳｉチャネルとして利用するものである。Ｓｉ層５３の上には中間層５４、ゲート酸化膜５５、ゲート電極５６が形成され、ゲート電極５６に対応して、ソース領域５７、ドレイン領域５８、チャネル領域５３ｃが確定される（例えば、特許文献１参照）。
【０００７】
従来例１においては、Ｓｉ基板５１とＳｉＧｅ層５２ａ、５２ｂとの界面での転位発生を抑制し、格子不整合に起因したＳｉＧｅ層５２ａ、５２ｂの応力を緩和するため、Ｇｅの濃度勾配を持たせたＳｉＧｅ層５２ａを使用する。応力緩和のためには緩やかな濃度勾配が必要となり、結果的にμｍオーダーに制御することが必要となる（ＳｉＧｅ層５２ａの膜厚は２μｍ）。エピタキシャル成長させるＳｉＧｅ層５２ａ、５２ｂは、単結晶性確保の観点から堆積速度が小さく、通常数ｎｍ／分〜数十ｎｍ／分程度であり、エピタキシャル成長時の堆積処理に長い時間を必要としウエーハの処理能力が低下するという問題がある。
【０００８】
図１０は歪みＳｉ層を有する従来例２に係る半導体装置の製造過程を示す断面図である。Ｓｉ基板６１上にＳｉＧｅ層６２を形成する（同図（ａ）、（ｂ））が、界面には結晶欠陥６３が残留している。次に、Ｓｉ基板６１とＳｉＧｅ層６２との界面に酸素、窒素等の第１のイオン注入を行って固相成長防止のストッパー層６４を形成する（同図（ｃ））。その後、Ｇｅ、Ｓｉ等の第２のイオン注入を行ってＳｉＧｅ層６２の下方を所定の膜厚だけ非晶質化し、非晶質ＳｉＧｅ層６５ａを形成する（同図（ｄ））。さらに、アニール処理によって非晶質ＳｉＧｅ層６５ａを、結晶欠陥を低減した単結晶ＳｉＧｅ層６６へ変換する。続いて、ＳｉＧｅ層６２の上方をＧｅ、Ｓｉ等の第３のイオン注入を行い、アニール処理することにより非晶質化し、非晶質ＳｉＧｅ層６５ｂを形成する（同図（ｅ））。さらに、再アニール処理することによって非晶質ＳｉＧｅ層６５ｂを、結晶性の良い単結晶ＳｉＧｅ層６６に変換している（同図（ｆ））。その後、単結晶ＳｉＧｅ層６６の上に歪み状態の単結晶Ｓｉ層６７を成長させる（例えば、特許文献２参照）。
【０００９】
つまり、従来例２はイオン注入を用いてＳｉＧｅ層の応力コントロールを行うものである。この方法では、ＳｉＧｅ層６２に対して、比較的質量の大きなイオンのイオン注入とアニール処理を複数回繰り返すことで、結晶の非晶質化と再結晶化との状態変換を行っている。したがって、製造過程が煩雑化するのみならず、結晶状態の変換のための非晶質化に起因して、最終的に得られる基板として、結晶欠陥のない十分に高品質の基板を得ることができないという問題がある。
【００１０】
薄膜のＳｉＧｅ層を用いて歪みＳｉ層を形成する従来例３として、（１００）面方位のＳｉ平面上に堆積した歪ＳｉＧｅ層への水素のイオン注入とアニール処理によって、歪を開放した緩和状態のＳｉＧｅ層を形成する技術が知られている（例えば、非特許文献１参照）。
【００１１】
従来例３においては、アニール処理後にＳｉ／ＳｉＧｅ界面から基板表面側に向かって発生する貫通転位（Ｔｈｒｅａｄｉｎｇ　　　Ｄｉｓｌｏｃａｔｉｏｎ）が存在する。この貫通転位は、１０×１０^６〜１０^９／ｃｍ^２程度発生し、トランジスタのゲート酸化膜の電気的特性、拡散層の接合リーク電流の増加をもたらすという問題がある。
【００１２】
【特許文献１】
特開平９−８２９４４号公報
【特許文献２】
特開２００１−１１０７２５号公報
【非特許文献１】
エイチ・トリンカウス他（Ｈ．Ｔｒｉｎｋａｕｓ　ｅｔ　ａｌ．）、水素注入されたＳｉ（１−ｘ）Ｇｅ（ｘ）／Ｓｉ（１００）異種構造に対する歪み緩和機構（Ｓｔｒａｉｎ　　ｒｅｌａｘａｔｉｏｎ　　ｍｅｃｈａｎｉｓｍ　　ｆｏｒ　　ｈｙｄｒｏｇｅｎ−ｉｍｐｌａｎｔｅｄ　　Ｓｉ（１−ｘ）Ｇｅ（ｘ）／Ｓｉ　　ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ）、「アプライド・フィジックス・レターズ（ＡＰＰＬＩＥＤ　　ＰＨＹＳＩＣＳ　　ＬＥＴＴＥＲＳ）」、（アメリカ合衆国）、アメリカン・インスチチュート・オブ・フィジックス（ＡＭＥＲＩＣＡＮ　　ＩＮＳＴＩＴＵＴＥ　　ＯＦ　　ＰＨＹＳＩＣＳ　）、２０００年６月１２日、ｐ．３５５２〜ｐ．３５５４
【００１３】
【発明が解決しようとする課題】
上述したように、シリコンゲルマニウム層を用いて歪みシリコン層を形成する場合の従来の方法においては、製造過程の煩雑化、長時間化に伴い生産性が低下すること、結晶欠陥のない高品質の基板を得ることができないこと、歪みシリコン層をチャネル領域とするトランジスタの特性が不十分であること等の問題がある。
【００１４】
本発明は、斯かる問題に鑑みてなされたものであり、ウエーハの処理能力を犠牲にすることなく、シリコンゲルマニウム層の上に結晶欠陥を低減した高品質の歪みシリコン層を形成することにより、歪みシリコン層をチャネル領域とするトランジスタの特性を改善できる半導体装置及び半導体装置製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明に係る半導体装置は、シリコンゲルマニウム層の上に形成した歪み状態の単結晶シリコン層をトランジスタのチャネル領域とする半導体装置において、シリコン基板の表面に形成された多孔質シリコン層と、多孔質シリコン層の表面に形成された第１単結晶シリコン層と、第１単結晶シリコン層に積層された歪み緩和状態の第１シリコンゲルマニウム層と、第１シリコンゲルマニウム層に積層されてチャネル領域となる歪み状態のチャネル用単結晶シリコン層と、を備えることを特徴とする。
【００１６】
本発明に係る半導体装置においては、第１シリコンゲルマニウム層はゲルマニウムの濃度勾配を有することを特徴とする。
【００１７】
本発明に係る半導体装置は、シリコンゲルマニウム層の上に形成した歪み状態の単結晶シリコン層をトランジスタのチャネル領域とする半導体装置において、シリコン基板の表面に形成された多孔質シリコン層と、多孔質シリコン層の表面に形成された第１単結晶シリコン層と、第１単結晶シリコン層に積層された歪み緩和状態の第１シリコンゲルマニウム層と、第１シリコンゲルマニウム層に積層された第１緩衝用単結晶シリコン層と、第１緩衝用単結晶シリコン層に積層された歪み緩和状態の第２シリコンゲルマニウム層と、第２シリコンゲルマニウム層に積層された歪み状態のチャネル用単結晶シリコン層と、を備えることを特徴とする。
【００１８】
本発明に係る半導体装置においては、第１緩衝用単結晶シリコン層及び第２シリコンゲルマニウム層の間に積層された第２緩衝用単結晶シリコン層を備えることを特徴とする。
【００１９】
本発明に係る半導体装置においては、第１単結晶シリコン層及び第１シリコンゲルマニウム層の間に積層された第２単結晶シリコン層を備えることを特徴とする。
【００２０】
本発明に係る半導体装置においては、第１単結晶シリコン層の膜厚又は第１単結晶シリコン層及び第２単結晶シリコン層の積層膜厚は５ｎｍ〜１９０ｎｍであることを特徴とする。
【００２１】
本発明に係る半導体装置においては、第１シリコンゲルマニウム層の膜厚は１０ｎｍ〜５００ｎｍであることを特徴とする。
【００２２】
本発明に係る半導体装置においては、第１シリコンゲルマニウム層又は第２シリコンゲルマニウム層のゲルマニウム濃度は１０〜５０原子％であることを特徴とする。
【００２３】
本発明に係る半導体装置製造方法は、シリコンゲルマニウム層の上に形成した歪み状態の単結晶シリコン層をチャネル領域とするトランジスタを形成する半導体装置製造方法において、シリコン基板表面に多孔質シリコン層を形成する工程と、水素アニール処理により多孔質シリコンの表面を第１単結晶シリコン層に変換する工程と、第１単結晶シリコン層の上に、第２単結晶シリコン層及び第１シリコンゲルマニウム層を順次エピタキシャル成長させる工程と、第１シリコンゲルマニウム層の上に、チャネル用単結晶シリコン層をエピタキシャル成長させる工程と、イオン注入及びイオン注入後のアニール処理により、第１単結晶シリコン層内、第２単結晶シリコン層内、または多孔質シリコン層内に結晶欠陥を導入する工程と、を備えることを特徴とする。
【００２４】
本発明に係る半導体装置製造方法においては、第１シリコンゲルマニウム層はゲルマニウムの濃度勾配を有して形成されたことを特徴とする。
【００２５】
本発明に係る半導体装置製造方法は、シリコンゲルマニウム層の上に形成した歪み状態の単結晶シリコン層をチャネル領域とするトランジスタを形成する半導体装置製造方法において、シリコン基板表面に多孔質シリコン層を形成する工程と、水素アニール処理により多孔質シリコンの表面を第１単結晶シリコン層に変換する工程と、第１単結晶シリコン層の上に、第２単結晶シリコン層、第１シリコンゲルマニウム層、及び第１緩衝用単結晶シリコン層を順次エピタキシャル成長させる工程と、イオン注入及びイオン注入後のアニール処理により、第１単結晶シリコン層内、第２単結晶シリコン層内、または多孔質シリコン層内に結晶欠陥を導入する工程と、第１緩衝用単結晶シリコン層の上に、第２緩衝用単結晶シリコン層、第２シリコンゲルマニウム層、及びチャネル用単結晶シリコン層をエピタキシャル成長させる工程と、を備えることを特徴とする。
【００２６】
本発明に係る半導体装置製造方法においては、第２緩衝用単結晶シリコン層をエピタキシャル成長させる工程を省いたことを特徴とする。
【００２７】
本発明に係る半導体装置製造方法においては、第２シリコンゲルマニウム層は歪み緩和状態の層としてエピタキシャル成長させることを特徴とする。
【００２８】
本発明に係る半導体装置製造方法においては、チャネル用単結晶シリコン層は歪み状態の層としてエピタキシャル成長させることを特徴とする。
【００２９】
本発明に係る半導体装置製造方法においては、第２単結晶シリコン層をエピタキシャル成長させる工程を省いたことを特徴とする。
【００３０】
本発明に係る半導体装置製造方法においては、第１単結晶シリコン層の膜厚又は第１単結晶シリコン層及び第２単結晶シリコン層の積層膜厚を５ｎｍ〜１９０ｎｍとしたことを特徴とする。
【００３１】
本発明に係る半導体装置製造方法においては、第１シリコンゲルマニウム層は臨界膜厚以下の膜厚に形成されることを特徴とする。
【００３２】
本発明に係る半導体装置製造方法においては、第１シリコンゲルマニウム層の膜厚は１０ｎｍ〜５００ｎｍであることを特徴とする。
【００３３】
本発明に係る半導体装置製造方法においては、第１シリコンゲルマニウム層又は第２シリコンゲルマニウム層のゲルマニウム濃度は１０〜５０原子％であることを特徴とする。
【００３４】
本発明に係る半導体装置製造方法においては、第１シリコンゲルマニウム層又は第２シリコンゲルマニウム層をエピタキシャル成長させる際の成長温度は７００℃以下であることを特徴とする。
【００３５】
本発明に係る半導体装置製造方法においては、イオン注入に用いるイオン種は水素又はヘリウムであることを特徴とする。
【００３６】
本発明に係る半導体装置製造方法においては、イオン注入の平均注入飛程は多孔質シリコン層、第１単結晶シリコン層、又は第２単結晶シリコン層のいずれかの層内にあることを特徴とする。
【００３７】
本発明に係る半導体装置製造方法においては、イオン注入は複数回に分けて行われることを特徴とする。
【００３８】
本発明に係る半導体装置製造方法においては、イオン注入におけるイオン注入量は０．３〜３×１０^１　６／ｃｍ^２の範囲から選択された値とすることを特徴とする。
【００３９】
本発明に係る半導体装置製造方法においては、イオン注入後のアニール処理における温度は６００℃〜９５０℃の範囲内とすることを特徴とする。
【００４０】
本発明にあっては、シリコン基板の表面に多孔質シリコン層を形成し、多孔質シリコン層から多孔質シリコン層の表面に形成した第１単結晶シリコン層及び第２単結晶シリコン層までの領域に結晶欠陥を導入することにより、第１単結晶シリコン層、第２単結晶シリコン層の上部に積層して形成した第１シリコンゲルマニウム層を結晶欠陥の少ない緩和状態にできるので、第１シリコンゲルマニウム層の上部に積層して形成した歪みシリコン層を結晶欠陥の少ない歪みチャネル領域とする半導体装置及び半導体装置製造方法が可能となる。
【００４１】
本発明にあっては、シリコン基板の表面に形成された多孔質シリコン層、多孔質シリコン層の表面に第１単結晶シリコン層及び第２単結晶シリコン層を形成し、さらに第１単結晶シリコン層、第２単結晶シリコン層の上部に積層して形成した第１シリコンゲルマニウム層と第２シリコンゲルマニウム層との層間に第１緩衝用単結晶シリコン層、第２緩衝用単結晶シリコン層を堆積することにより、第２シリコンゲルマニウム層を結晶欠陥の少ない緩和状態にできるので、第２シリコンゲルマニウム層の上部に積層して形成した歪みシリコン層を結晶欠陥の少ない歪みチャネル領域とする半導体装置及び半導体装置製造方法が可能となる。
【００４２】
本発明にあっては、多孔質シリコン層を形成するという簡単なプロセス変更及び基板構造の変更により、結晶欠陥の少ないシリコンゲルマニウム層を形成でき、その上部に積層して形成した歪みシリコン層を結晶欠陥の少ない歪みチャネル領域とする半導体装置及び半導体装置製造方法が可能となる。
【００４３】
【発明の実施の形態】
以下、本発明をその実施の形態を示す図面に基づいて説明する。
＜実施の形態１＞
図１乃至図３は本発明の実施の形態１に係る半導体装置の製造過程を説明する断面図である。なお、各図における枝番号（ａ〜ｆ）は図１乃至図３を通して付している。１はシリコン（以下、Ｓｉ）基板であり、その表面に公知の陽極化成技術で孔部２ａを有する多孔質Ｓｉ層２を形成する。例えば、厚み７５０μｍのＳｉ基板１を用意し、弗化水素酸（ＨＦ）：純水（Ｈ_２Ｏ）：エタノール（Ｃ_２Ｈ_５ＯＨ）を、１：１：１で調整した化成溶液を用いて、電流密度を３０ｍＡ／ｃｍ^２で数十分間処理した場合、膜厚２０〜５０μｍ、多孔度３０〜５０％の多孔質Ｓｉ層２が得られる（図１（ａ））。多孔質Ｓｉ層２の内部構造は、無数に形成された数ｎｍ径の微細な孔が蜂の巣状、あるいはスポンジ状に分布している。ここではその微細な孔を孔部２ａとして模式的に示したもので形状は垂直とは限らない。
【００４４】
多孔質Ｓｉ層２を堆積したＳｉ基板１を温度１０００℃の水素雰囲気で１時間処理することにより、多孔質Ｓｉ層２の表面近傍のＳｉ原子をマイグレーションさせて、表面に局在する孔を埋めることで、多孔質Ｓｉ層２の表面部分を第１単結晶Ｓｉ層３に変換する（図１（ｂ））。第１単結晶Ｓｉ層３の膜厚は、水素アニール処理時間や多孔質Ｓｉ層２の多孔度によって異なるが、概して数ｎｍ〜１μｍ程度である。ここでは実施例として第１単結晶Ｓｉ層３の膜厚は５０ｎｍとした。
【００４５】
通常用いられるＣＶＤ法を利用して、温度６００℃〜１１００℃で、第１単結晶Ｓｉ層３の上に第２単結晶Ｓｉ層４をエピタキシャル成長により堆積形成する（図１（ｂ））。この第１単結晶Ｓｉ層３と第２単結晶Ｓｉ層４の積層膜厚は、後工程で堆積する歪み第１ＳｉＧｅ層５を十分緩和するために、５ｎｍ〜１９０ｎｍ程度が好ましい。ここでは実施例として第２単結晶Ｓｉ層４の膜厚は５ｎｍとした。
【００４６】
なお、第２単結晶Ｓｉ層４は、次のような場合には、その形成を省略することができる。例えば、濃度勾配を有する第１ＳｉＧｅ層５のＧｅ濃度が１５％原子程度以下と低い場合、又は第１ＳｉＧｅ層５の膜厚が１００ｎｍ程度以下と薄い場合には、第１ＳｉＧｅ層５の歪みイオン注入エネルギが小さく、第１ＳｉＧｅ層５を効率良く緩和させるには、第１単結晶Ｓｉ層３の直上に堆積する第２単結晶Ｓｉ層４はできるだけ薄いか無い方が好ましい。また、後述するイオン注入（図２（ｄ））の注入飛程（Ｒｐ）を深くして多孔質Ｓｉ層２における水素注入により生じる結晶欠陥（領域）から第１ＳｉＧｅ層５までの距離を離してリーク電流低減を図る場合には、結晶欠陥から第１ＳｉＧｅ層５までの距離が大きくなるので、第２単結晶Ｓｉ層４はできるだけ薄いか無い方が好ましい。
【００４７】
上述のＣＶＤ法を利用し、第２単結晶Ｓｉ層４の上に濃度勾配を有する第１ＳｉＧｅ層５、及びチャネル用単結晶Ｓｉ層６を順次エピタキシャル成長により堆積形成する（図１（ｃ））。一般に、Ｓｉ（層）上に堆積されたＧｅ（層）は、約４％の格子不整合性を有しており、第１単結晶Ｓｉ層３、第２単結晶Ｓｉ層４の上に堆積された第１ＳｉＧｅ層５も、格子不整合性に起因した圧縮応力をもつ。この際、第１ＳｉＧｅ層５は、下地Ｓｉ（第１単結晶Ｓｉ層３、第２単結晶Ｓｉ層４）との格子定数の差異（格子不整合性）に起因して生じる歪み（歪みエネルギ）を内包した歪み状態で堆積することが重要であり、その膜厚は堆積温度とＧｅ濃度から決定される臨界膜厚以下の膜厚で堆積する必要がある。なお、臨界膜厚とは格子定数の異なる原子の積層構造において格子定数の差異に基づく歪み状態を維持できる最大膜厚（逆に表現すれば、歪み（歪みエネルギ）を開放するのに必要な最小膜厚）である。また、第１ＳｉＧｅ層５を歪み状態とする膜厚は、一概には規定できないが製膜条件（堆積温度、Ｇｅ濃度、堆積膜厚）を適宜設定して特定できるものであり、堆積温度は制御性等を考慮して７００℃以下とすることが好ましい。
【００４８】
つまり、臨界膜厚を越える膜厚を堆積した場合には、第１ＳｉＧｅ層５が有する歪み（歪みエネルギ）は堆積中に開放されてしまうため、歪み状態とすることはできない。また、臨界膜厚を越える膜厚を堆積した場合は、第１単結晶Ｓｉ層３、第２単結晶Ｓｉ層４と第１ＳｉＧｅ層５の界面で応力開放に起因したミスフィット転位が発生し、第１ＳｉＧｅ層５の表面にクロスハッチ状の転位線が生じる。この場合、直上に堆積するチャネル用単結晶Ｓｉ層６は、クロスハッチ状の転位線に起因して結晶品質が低下する。これらの観点から、第１ＳｉＧｅ層５は、実効的に１０〜５００ｎｍ程度の膜厚とすることが好ましい。
【００４９】
なお、第１ＳｉＧｅ層５におけるＧｅ濃度は、歪み状態の実現容易性等から、１０〜５０原子％の範囲とすることが好ましい。また、第１ＳｉＧｅ層５におけるＧｅが濃度勾配を有するように堆積しても良い。つまり、いわゆるＢＯＸ型（濃度勾配なし）、ＧＲＡＤＥＤ型（濃度勾配あり）のいずれでも良い。Ｇｅの濃度勾配を持たせたときの第１ＳｉＧｅ層５の膜厚は１０〜５００ｎｍ、Ｇｅ濃度は１０から５０原子％の範囲内で適宜選択することができる。
【００５０】
ここでは実施例として第１ＳｉＧｅ層５を２５０ｎｍ、チャネル用単結晶Ｓｉ層６を２０ｎｍの膜厚で堆積した。第１ＳｉＧｅ層５は、初期（第１単結晶Ｓｉ層３、第２単結晶Ｓｉ層４側）のＧｅ濃度が２０原子％、最終（チャネル用単結晶Ｓｉ層６側）のＧｅ濃度が３０原子％の濃度勾配を有する膜とした。なお、歪み状態の第１ＳｉＧｅ層５は歪みを内包する状態で堆積され、以降の工程で歪みを開放させる必要上、Ｇｅの濃度勾配は、堆積時の初期のＧｅ濃度は１０〜２０％程度、最終のＧｅ濃度は３０〜５０％程度が好ましい。
【００５１】
次に、第１単結晶Ｓｉ層３、第２単結晶Ｓｉ層４、第１ＳｉＧｅ層５、チャネル用単結晶Ｓｉ層６を介して、多孔質Ｓｉ層２の表面近傍に水素イオンをイオン注入（矢符Ｈ）する。これまでの検討結果からは、注入飛程（Ｒｐ）は、第２単結晶Ｓｉ層４と第１ＳｉＧｅ層５との界面より深いＳｉ基板１側に設定することが有効であることがわかっている。イオン注入され停止した状態の水素イオンを注入水素イオン７として模式的に表す（図２（ｄ））。ここでは実施例として平均注入飛程Ｒｐを多孔質Ｓｉ層２の層内に持つようにイオン注入エネルギを制御した。
【００５２】
注入イオン種としては水素以外にヘリウムが好ましい。これらの元素は原子番号が１または２であり、イオン半径が極めて小さく質量の小さい軽いイオンであることから、イオンが通過する第１ＳｉＧｅ層５の層内ではほとんど核阻止能が働かず、結晶欠陥が導入されることがなく、イオンが停止する注入飛程（Ｒｐ）の直前に核阻止能が最大になり、注入飛程（Ｒｐ）近傍に微細な結晶欠陥（埋め込み結晶欠陥）が導入される。従って、被イオン注入材（多孔質Ｓｉ層２、第１単結晶Ｓｉ層３、第２単結晶Ｓｉ層４、第１ＳｉＧｅ層５、チャネル用単結晶Ｓｉ層６）の表面側の第１ＳｉＧｅ層５、チャネル用単結晶Ｓｉ層６の結晶性を破壊せず、多孔質Ｓｉ層２、第１単結晶Ｓｉ層３、第２単結晶Ｓｉ層４の層内に設定する平均注入飛程Ｒｐ近傍に微細な結晶欠陥を導入することが可能となる。また、水素及びヘリウムは、希ガス類であるため、Ｓｉデバイスの電気的特性への影響の危惧がない。
【００５３】
ここでは実施例として水素イオンをイオン注入エネルギ３０ｋｅＶでイオン注入した。このイオン注入条件では、平均注入飛程Ｒｐは、歪みを内包する第１ＳｉＧｅ層５と第２単結晶Ｓｉ層４との界面（ミスフィット界面）からＳｉ基板１側へ深さ８０ｎｍの位置になる。つまり、水素イオンは５ｎｍの第２単結晶Ｓｉ層４、５０ｎｍの第１単結晶Ｓｉ層３を通過し、第１単結晶Ｓｉ層３と多孔質Ｓｉ層２との界面から深さ２５ｎｍの多孔質Ｓｉ層２の層内で停止する。なお、水素イオンが停止する直前に、被イオン注入材（多孔質Ｓｉ層２）による核阻止能が最大になり、注入飛程（Ｒｐ）より若干浅い領域に点欠陥等の埋め込み結晶欠陥（１次結晶欠陥）が導入される。
【００５４】
その後、アルゴン等の不活性雰囲気、又は水素雰囲気の下で、温度８００℃で１０分間のアニール処理を行い、注入飛程（Ｒｐ）近傍に、注入水素イオン７に起因するボイド８を成長させ、さらに結晶欠陥９を発生させる（図２（ｅ））。なお、ボイド８は、イオン注入に起因する結晶欠陥であるＳｉのダングリングボンドに水素が捕獲され、Ｓｉ−Ｈ結合が形成されることにより成長するものと考えられる。また、結晶欠陥９には、ボイド８に起因する転位線９ａ及び転位ループ／積層欠陥９ｂ、孔部２ａに起因する転位線９ｃ及び転位ループ／積層欠陥９ｄ、第２単結晶Ｓｉ層４と第１ＳｉＧｅ層５ａとのミスフィット界面から新たに成長する貫通転位９ｅ及び転位ループ９ｆ等が含まれる。なお、転位線９ａ及び転位ループ／積層欠陥９ｂが第１ＳｉＧｅ層５に渡って延伸することが確認されており、第１ＳｉＧｅ層５に延伸する転位線９ａ及び転位ループ／積層欠陥９ｂの増加に伴って、後工程において形成するＭＯＳトランジスタの接合リーク電流が増加することが分かっている。このことから、埋め込み結晶欠陥の位置を第１ＳｉＧｅ層５からＳｉ基板１側に所定の範囲（第１ＳｉＧｅ層５と第２単結晶Ｓｉ層４との界面からＳｉ基板１側への深さ１９０ｎｍ〜２００ｎｍ程度まで）に設定することにより、第１ＳｉＧｅ層５まで延伸する結晶欠陥９の低減化を図る必要がある。なお、イオン注入後のアニール処理で形成される埋め込み結晶欠陥（２次結晶欠陥）の位置と、第１ＳｉＧｅ層５における結晶欠陥には相関が認められた。
【００５５】
ここで、イオン注入と結晶欠陥（９）の関連についてさらに説明する。イオン注入された水素イオンは、Ｓｉ結晶（多孔質Ｓｉ層２、第１単結晶Ｓｉ層３、第２単結晶Ｓｉ層４）の結晶格子を構成するＳｉ原子核の廻りの電子雲により徐々にイオン注入エネルギをロス（電子阻止能）する。水素イオンは停止する直前に結晶格子を形成するＳｉ原子核と衝突し（核阻止能）停止する。このとき、水素イオンは核阻止能が最大になる注入飛程（Ｒｐ）の直前にＳｉ結晶の結晶格子を破壊（格子損傷）するので、埋め込み結晶欠陥（１次結晶欠陥）が導入される。注入イオンが水素の場合、イオン半径が小さく軽いイオンのため、この格子損傷の程度は小さく、主として格子位置のＳｉが衝突で吹き飛ばされた格子空孔の点欠陥、またはＳｉ−Ｓｉボンドの共有結合が部分的に切断されたＳｉダングリングボンド等の形態の結晶欠陥になる（１次結晶欠陥）。この状態でアニール処理をすると、１次結晶欠陥の一部は結晶性を回復し、その後に残った結晶欠陥が２次結晶欠陥（ボイド８及び結晶欠陥９）となる。注入水素イオン７は注入直後においては格子間原子としてＳｉ結晶中に分散するがアニール処理により周囲のＳｉダングリングボンド（１次結晶欠陥）と結合しＳｉ−Ｈボンドが形成される。注入飛程（Ｒｐ）近傍には１次結晶欠陥が多数存在しているため、アニール処理後には多数のＳｉ−Ｈ結合をもったＳｉ結晶格子ができる。イオン注入量が多く、Ｓｉ−Ｈ結合の密度大の場合には、向かいあったＳｉ−ＨとＨ−Ｓｉの水素同士の反発（水素結合の逆を想定）によりボイド８が形成される。なお、イオン注入を行った際のイオン注入量の増減に起因して、埋め込み結晶欠陥の量が増減することが、透過型電子顕微鏡で確認されている。
【００５６】
ボイド８の形成はアニール処理の早期の段階で完結し、ボイド８の形成により多孔質Ｓｉ層２に応力が導入される。歪みを内包する第１ＳｉＧｅ層５には被圧縮応力が作用しているが、ボイド８に起因する応力との相互作用により、互いの応力が開放されるように２次結晶欠陥としての転位線９ａ及び転位ループ／積層欠陥９ｂが形成される。つまり、２次結晶欠陥により第１ＳｉＧｅ層５の被圧縮応力（歪みイオン注入エネルギ）は開放され、第１ＳｉＧｅ層５は歪みが緩和された緩和状態の第１ＳｉＧｅ層５ａとなる（図２（ｅ））。
【００５７】
イオン注入量（水素イオン注入量）と多孔質Ｓｉ層２の有無の関係（多孔質Ｓｉ層２の効果）について述べる。埋め込み結晶欠陥（１次結晶欠陥、ひいては２次結晶欠陥）の量を抑制するためには、イオン注入量の低減化が有効であるが、イオン注入量を低減すると、引き続くアニール処理で、第１ＳｉＧｅ層５が十分緩和しない状態を招くため、イオン注入量の範囲は限られる。この範囲は、注入イオン種やイオン注入エネルギ、あるいはアニール処理温度に依存して変動するが、おおよそ、１．０〜３×１０^１　６／ｃｍ^２程度（１０^１　６／ｃｍ^２レベルの前半）と考えられる。なお、多孔質Ｓｉ層２を採用しない場合、歪みを内包する第１ＳｉＧｅ層５を歪みが緩和された緩和状態の第１ＳｉＧｅ層５ａに変換するために必要な水素イオン注入量は、概して１．０〜３×１０^１　６／ｃｍ^２程度が必要である（例えば、非特許文献１には、膜厚２５０ｎｍ、Ｇｅ濃度１５原子％のＳｉＧｅ層に、水素イオンをイオン注入エネルギ２５ｋｅＶ、イオン注入量３×１０^１　６／ｃｍ^２の条件でイオン注入した例が開示されている。）。また、イオン注入量を１０^１　６／ｃｍ^２レベルの後半とすると、ＳＯＩ技術の適用可能な範囲になり、水素イオンによる注入層を分離境界として基板の剥離現象が生じやすくなり本発明への適用はできない。
【００５８】
イオン注入量が１．０〜３×１０^１　６／ｃｍ^２の範囲より多い場合には、巨大な水素ボイド（Ｂｌｉｓｔｅｒｉｎｇと呼称される）が発生し、注入飛程（Ｒｐ）の周辺部分が水膨れ状になる。逆にイオン注入量が１．０〜３×１０^１　６／ｃｍ^２の範囲より少ない場合には、歪みを内包する第１ＳｉＧｅ層５が中途半端に緩和しクロスハッチ状の貫通転位が第１ＳｉＧｅ層５に発生する。しかし、多孔質Ｓｉ層２を採用することにより、イオン注入量を、０．３×１０^１　６　／ｃｍ^２まで低減することが可能となり、巨大な水素ボイドの発生を確実に防止でき、イオン注入に必要な時間を短縮することができる。
【００５９】
上述したようにイオン注入量を低減できる理由は、導入した多孔質Ｓｉ層２によって直上の第１単結晶Ｓｉ層３が部分空間的にＳｉ基板１から切り離された状態となっていること、さらには、イオン注入量の低減に伴い注入水素イオン７（ボイド８）に起因する結晶欠陥の量は低減するが、ボイド８に起因しない多孔質Ｓｉ層２の孔部２ａからの応力によって生じる２次結晶欠陥としての転位線９ｃ及び転位ループ／積層欠陥９ｄの発生が、歪みを内包する第１ＳｉＧｅ層５の緩和を補足し、促進するためと推測される。つまり、イオン注入による２次結晶欠陥の量を低減する一方で、歪みを有する第１ＳｉＧｅ層５を緩和させるために、多孔質Ｓｉ層２を導入する。多孔質Ｓｉ層２の導入により、歪みを有する第１ＳｉＧｅ層５の応力を緩和する際の活性化エネルギを相対的に低下せしめ、イオン注入量を低減したイオン注入条件においても、第１ＳｉＧｅ層５を緩和できるようにできる。イオン注入による２次結晶欠陥の量を低減することから、後述するＭＯＳトランジスタの接合リーク電流を低減できる。
【００６０】
このように、多孔質Ｓｉ層２の採用によってイオン注入量の低減化が図れ、イオン注入処理時間の短縮化に加えて歪みが緩和された緩和状態の第１ＳｉＧｅ層５ａに延伸する結晶欠陥（転位線９ａ及び転位ループ／積層欠陥９ｂ）を相対的に低減することができる。また、適用可能なイオン注入量の範囲を従来の１．０〜３×１０^１　６／ｃｍ^２から０．３〜３×１０^１　６　／ｃｍ^２まで拡大することにもなり、制御の自由度が大きくなる。
【００６１】
上述したとおり、イオン注入領域（ボイド８及びその周辺）の埋め込み結晶欠陥から延伸成長する結晶欠陥（９ａ〜９ｄ）が第１ＳｉＧｅ層５ａの表面まで延伸し、貫通転位９ｅに成長する虞がある。しかし、第１ＳｉＧｅ層５ａに濃度勾配を持たせることにより、第１ＳｉＧｅ層５ａの中に延伸しようとする結晶欠陥（転位線）はＧｅの濃度勾配に応じた格子不整合の応力差異に起因して途中で曲がり転位ループ／積層欠陥９ｂ、９ｄとなる。また、第２単結晶Ｓｉ層４と第１ＳｉＧｅ層５ａのミスフィット界面から新たに成長しようとする転位ループ９ｆも同様な理由で延伸しない。したがって、濃度勾配を有する第１ＳｉＧｅ層５ａ中を貫通する貫通転位９ｅは、実質上ほとんど存在しない。なお、貫通転位９ｅ、転位ループ９ｆを図上破線で示すのはほとんど存在しないことを示すためである（実施の形態２においても同様とする）。
【００６２】
平均注入飛程Ｒｐが、多孔質Ｓｉ層２の層内にある場合について説明したが、注入飛程（Ｒｐ）は、第２単結晶Ｓｉ層４と第１ＳｉＧｅ層５との界面よりＳｉ基板１側で、多孔質Ｓｉ層２の層内までの範囲内になるように設定すればよい。その際、注入飛程（Ｒｐ）は、第１ＳｉＧｅ層５と第２単結晶Ｓｉ層４との界面からＳｉ基板１側への深さ１９０ｎｍ〜２００ｎｍ程度までの範囲内になるようイオン注入エネルギを設定することにより、第１ＳｉＧｅ層５の歪みが緩和された緩和状態の第１ＳｉＧｅ層５ａへの変換を促進できる。
【００６３】
実験結果からは、第１ＳｉＧｅ層５と第２単結晶Ｓｉ層４との界面からＳｉ基板１側への深さ１９０ｎｍ〜２００ｎｍ程度を越えるイオン注入エネルギを用いた場合には、歪みを内包する第１ＳｉＧｅ層５は中途半端に緩和しクロスハッチ状転位の発生を抑制できないことが確認された。これは、ボイド８と第１単結晶Ｓｉ層３／第２単結晶Ｓｉ層４／第１ＳｉＧｅ層５におけるミスフィット界面との距離が離れすぎ、第１ＳｉＧｅ層５に作用する被圧縮応力と、ボイド８に起因した応力との相互作用が低下することで説明できる。
【００６４】
また、注入飛程（Ｒｐ）が、第１ＳｉＧｅ層５の層内に生じるような低いイオン注入エネルギを用いた場合には、歪みを内包する第１ＳｉＧｅ層５は緩和されるが、イオン注入に起因する結晶欠陥（９）が緩和状態の第１ＳｉＧｅ層５ａに多数導入され、接合リーク電流が増加する等のデバイス特性の劣化が問題になる。
【００６５】
さらに、アニール処理（緩和アニール処理）温度は６００℃〜９５０℃、好ましくは８００℃〜９００℃が実用上有効である。６００℃以下の温度では、ボイド８の成長が不十分である。また、６００℃〜８００℃の温度では成長不十分な微小なボイド８が多数観察され、結晶欠陥９（転位線９ａ及び転位ループ／積層欠陥９ｂ）の発生量が抑制された状態となっていた。逆に９５０℃以上の温度では、第１ＳｉＧｅ層５ａからＧｅがチャネル用単結晶Ｓｉ層６ａに拡散し、デバイス（後述するＭＯＳトランジスタ）特性の劣化をもたらす。
【００６６】
さらに、イオン注入を複数回に分割することも可能である。イオン注入による結晶欠陥は、注入飛程（Ｒｐ）の直前の位置に導入される。歪みの応力を有する第１ＳｉＧｅ層５を効率良く緩和させるには、イオン注入による結晶欠陥が第１単結晶Ｓｉ層３（第２単結晶Ｓｉ層４）と第１ＳｉＧｅ層５との界面に近いほうが有利である。他方、イオン注入量抑制の観点からは注入飛程（Ｒｐ）は多孔質Ｓｉ層２内にあるほうが有利である。したがって、多孔質Ｓｉ層２内に注入飛程（Ｒｐ）を有するイオン注入エネルギによりイオン注入量を低減したイオン注入をした場合において、結果的に第１ＳｉＧｅ層５の緩和が未だ不十分であったとき、イオン注入量の不足分を第１単結晶Ｓｉ層３（第２単結晶Ｓｉ層４）と第１ＳｉＧｅ層５との界面により近い注入飛程（Ｒｐ）を有するイオン注入エネルギによるイオン注入を補足することができる。つまり、１回のイオン注入の場合に比較して、２回（複数回）イオン注入の方がイオン注入に起因する結晶欠陥９（一次結晶欠陥）を第１単結晶Ｓｉ層３（第２単結晶Ｓｉ層４）と第１ＳｉＧｅ層５との界面から相対的に深い側へ離す（押し出し効果）ことができ、後述するＭＯＳトランジスタの接合リーク電流をさらに低減させることができる。
【００６７】
上述の様に作製した基板（図２（ｅ））における第１ＳｉＧｅ層５ａの歪み開放の程度をＸ線回折分析法（ＸＲＤ）により分析したところ、歪みイオン注入エネルギが９０％程度以上開放され、ほぼ無歪み状態のＳｉＧｅ層に変換されていることが確認できた。このことから、歪みが緩和された緩和状態の第１ＳｉＧｅ層５ａに積層したチャネル用単結晶Ｓｉ層６は、歪み状態を保持する歪みＳｉ層、つまり、チャネル用単結晶Ｓｉ層６ａにすることができる。また、第１ＳｉＧｅ層５における結晶欠陥９を低減することから、チャネル用単結晶Ｓｉ層６ａにおける結晶欠陥を低減でき、後述するＭＯＳトランジスタの特性を改善できる。なお、ノルマルスキー位相差顕微鏡や電子顕微鏡（ＳＥＭ）での分析で、チャネル用単結晶Ｓｉ層６の表面においては、ボイド８やミスフィット界面から延伸する貫通転位９ｅはほぼ無視しうる程度であることが確認できた。
【００６８】
第１ＳｉＧｅ層５ａの上に形成した歪み状態のチャネル用単結晶Ｓｉ層６ａをチャネル領域６ａｃとして半導体装置としてのＭＯＳトランジスタを作製する（図３（ｆ））。ＭＯＳトランジスタの作製プロセスは、一般的なＭＯＳトランジスタの作製プロセスを利用した。素子分離領域１０、ゲート絶縁膜１１、ゲート電極１２、ソース領域１３、ドレイン領域１４を形成し、ゲート電極１２に対応する歪み状態のチャネル用単結晶Ｓｉ層６ａをチャネル領域６ａｃとして利用する。
【００６９】
作製したＭＯＳトランジスタ（Ｎチャネル）を用いてキャリアの移動度を評価したところ、ＳｉＧｅ層を用いない通常のＳｉ基板型のＭＯＳトランジスタ（Ｎチャネル）に比較して、約８０％の電子の移動度向上が確認された。この移動度向上効果は、多孔質Ｓｉ層２の有無によらず、同様に確認できた。しかし、水素イオン注入量が１．０×１０^１　６／ｃｍ^２より減少した場合には、多孔質Ｓｉ層２の有無による相違があった。具体的には、多孔質Ｓｉ層２層を用いない条件で作製したＭＯＳトランジスタ（Ｎチャネル）では、水素イオン注入量の低減に伴ってＭＯＳトランジスタ（Ｎチャネル）の電子の移動度向上率が低下したが、多孔質Ｓｉ層２を採用したＭＯＳトランジスタ（Ｎチャネル）では、水素イオン注入量を０．３×１０^１　６　／ｃｍ^２に低減するまで、電子の移動度向上率の低下は見られなかった。
【００７０】
一方、ＭＯＳトランジスタの接合リーク電流は、水素イオン注入量の低減に伴って単純に低下する傾向が確認されることから、注入水素イオン７に起因した結晶欠陥９（転位線９ａ及び転位ループ／積層欠陥９ｂ）がＭＯＳトランジスタの接合リーク電流の原因であることが示唆される。多孔質Ｓｉ層２を採用しないＭＯＳトランジスタでは、１．０×１０^１　６／ｃｍ^２の水素イオン注入量で作製した場合の接合リーク電流は、Ｖ＝２．５Ｖでおよそ１０μＡ／ｃｍ^２程度であったが、多孔質Ｓｉ層２を採用して水素イオン注入量を０．３×１０^１　６／ｃｍ^２に低減した場合の接合リーク電流は、１μＡ／ｃｍ^２を下回る電流値が得られており、多孔質Ｓｉ層２に伴う水素イオン注入量の低減による接合リーク電流の低減効果が得られた。
【００７１】
＜実施の形態２＞
図４乃至図６は本発明の実施の形態２に係る半導体装置の製造過程を説明する断面図である。なお、各図における枝番号（ａ〜ｅ）は図４乃至図６を通して付している。実施の形態１はＳｉＧｅ層を１層（１回の成長工程）としたものであるのに対し、実施の形態２はＳｉＧｅ層を複数層（２回の成長工程）としたものである。実施の形態１と同一部分には同一符号を付して詳細な説明は省略する。
【００７２】
実施の形態１（図１（ａ）（ｂ））と同様にして、Ｓｉ基板１の表面に、孔部２ａを有する多孔質Ｓｉ層２を形成し、多孔質Ｓｉ層２の表面に第１単結晶Ｓｉ層３を形成し、さらに第１単結晶Ｓｉ層３の上に第２単結晶Ｓｉ層４をエピタキシャル成長により堆積形成する。
【００７３】
次に、実施の形態１（図１（ｃ））とほぼ同様にして、第２単結晶Ｓｉ層４の上に、第１ＳｉＧｅ層２５、第１緩衝用単結晶Ｓｉ層２６を順次エピタキシャル成長により堆積形成する（図４（ａ））。なお、第１ＳｉＧｅ層２５は実施の形態１と同様に歪みを内包する歪み状態（臨界膜厚以下の膜厚）となるように形成する。第１ＳｉＧｅ層２５の堆積温度は制御性等を考慮して７００℃以下とすることが望ましい。また、第１緩衝用単結晶Ｓｉ層２６は第１ＳｉＧｅ層２５と同様に歪みを内包する歪み状態となるように形成する。
【００７４】
ここでは実施例として第１単結晶Ｓｉ層３を５０ｎｍ、第２単結晶Ｓｉ層４を５ｎｍ、第１ＳｉＧｅ層２５を１５０ｎｍ、第１緩衝用単結晶Ｓｉ層２６を３〜８ｎｍ程度堆積した。第１ＳｉＧｅ層５は、Ｇｅ濃度を３０原子％と固定したが、実施の形態１の場合と同様に濃度勾配を持たせても良く、後述する第２ＳｉＧｅ層２８も含め、いわゆるＢＯＸ型（濃度勾配なし）、ＧＲＡＤＥＤ型（濃度勾配あり）のいずれとしても良い。第１緩衝用単結晶Ｓｉ層２６を３〜８ｎｍ程度と薄く形成するのは、第１緩衝用単結晶Ｓｉ層２６自体に緩和による貫通転位を発生させないために、歪み状態を内包することが必要だからである。また、第２単結晶Ｓｉ層４は実施の形態１の場合と同様に省略することができる。
【００７５】
次に、実施の形態１（図２（ｄ））と同様に水素イオンのイオン注入を行う（図４（ｂ））。ここでは実施例として水素イオンをイオン注入エネルギ１９ｋｅＶでイオン注入した。このイオン注入条件では、平均注入飛程Ｒｐは、歪みを内包する第１ＳｉＧｅ層２５と第２単結晶Ｓｉ層４との界面（ミスフィット界面）からＳｉ基板１側へ深さ７０ｎｍの位置になる。つまり、注入水素イオン７は５ｎｍの第２単結晶Ｓｉ層４、５０ｎｍの第１単結晶Ｓｉ層３を通過し、第１単結晶Ｓｉ層３と多孔質Ｓｉ層２との界面から深さ１５ｎｍの多孔質Ｓｉ層２の層内で停止する。なお、注入条件決定の際の考え方（平均注入飛程Ｒｐ、つまり注入エネルギの設定範囲、イオン注入の作用効果等）は実施の形態１と同様である。
【００７６】
イオン注入後、実施の形態１（図２（ｅ））と同様に、アルゴン等の不活性雰囲気下、あるいは水素雰囲気下で例えば、８００℃、１０分のアニール処理を行い、イオン注入の注入飛程（Ｒｐ）近傍に、２次結晶欠陥を発生させる。つまり、イオン注入された注入水素イオン７に起因するボイド８及び結晶欠陥９（水素ボイド８から成長した転移線９ａ、貫通転位９ｅ、転移線９ａがさらに延伸した貫通転位９ｇ、転移ループ／積層欠陥９ｆ）を発生させる（図５（ｃ））。なお、孔部２ａから成長する結晶欠陥（転位線９ｃ、転位ループ／積層欠陥９ｄ）は、実施の形態１と同様であり図示及び説明は省略する。第１ＳｉＧｅ層２５ａがＧｅの濃度勾配を待たない場合には、転位線９ａは第１ＳｉＧｅ層２５ａと第２単結晶Ｓｉ層４とのミスフィット界面で終端（転位線９ａ）するか、あるいはほとんどの場合、第１ＳｉＧｅ層２５ａの膜中を成長して貫通転位９ｅ、９ｇとなる。なお、第１ＳｉＧｅ層２５ａの膜中でループとなって終端されるような転位ループ／積層欠陥９ｆは、Ｇｅが濃度勾配を待たないことから破線で示すように極めて少ない。貫通転位９ｅ、９ｇは、多くの場合、第１緩衝用単結晶Ｓｉ層２６と第１ＳｉＧｅ層２５ａとの界面において、すべり転位が生じることにより終端する。
【００７７】
アニール処理により、実施の形態１と同様、水素ボイド８及び孔部２ａから第１ＳｉＧｅ層２５に作用する被圧縮応力は、２次結晶欠陥（ボイド８及び結晶欠陥９）により開放される。つまり、２次結晶欠陥により第１ＳｉＧｅ層２５の被圧縮応力（歪みイオン注入エネルギ）は開放され、第１ＳｉＧｅ層２５は歪みが緩和された緩和状態の第１ＳｉＧｅ層２５ａとなる（図５（ｃ））。
【００７８】
次に、第１緩衝用単結晶Ｓｉ層２６の上に、第２緩衝用単結晶Ｓｉ層２７、第２ＳｉＧｅ層２８、チャネル用単結晶Ｓｉ層２９を順次エピタキシャル成長により堆積形成する（図５（ｄ））。第１緩衝用単結晶Ｓｉ層２６が歪み状態のときは、第２緩衝用単結晶Ｓｉ層２７も歪みを内包する歪み状態で堆積される。さらに、第２緩衝用単結晶Ｓｉ層２７が歪みを内包する歪み状態であると、続いて堆積される第２ＳｉＧｅ層２８を緩和状態で堆積することができる。なお、第２ＳｉＧｅ層２８は、第１ＳｉＧｅ層５と同様、堆積温度は制御性等を考慮して７００℃以下とすることが好ましい。
【００７９】
第１緩衝用単結晶Ｓｉ層２６と第２緩衝用単結晶Ｓｉ層２７との積層構造の膜厚（積層膜厚つまり合計膜厚）が臨界膜厚を越えた場合は、第１緩衝用単結晶Ｓｉ層２６及び第２緩衝用単結晶Ｓｉ層２７は歪み状態が崩れて、緩和する。その結果、第１緩衝用単結晶Ｓｉ層２６及び第２緩衝用単結晶Ｓｉ層２７の膜中にも貫通転位（貫通転位９ａ、９ｇが延長した形態のもの）が成長し、第２ＳｉＧｅ層２８を十分な緩和状態とすることはできない。
【００８０】
したがって、第２ＳｉＧｅ層２８の緩和状態を保持するために、第１緩衝用単結晶Ｓｉ層２６及び第２緩衝用単結晶Ｓｉ層２７の堆積は、その積層膜厚が臨界膜厚を越えない条件（堆積温度）のもとで行う必要がある。検討した結果、例えば、５１０℃の堆積温度では、第１緩衝用単結晶Ｓｉ層２６と第２緩衝用単結晶Ｓｉ層２７の積層膜厚２０ｎｍまでは歪み状態が保持されることを確認できた。例えば、第１緩衝用単結晶Ｓｉ層２６を８ｎｍ程度堆積した場合には、第２緩衝用単結晶Ｓｉ層２７の膜厚は１２ｎｍまでであれば歪み状態を保持できる。
【００８１】
第１緩衝用単結晶Ｓｉ層２６と第２緩衝用単結晶Ｓｉ層２７との積層膜厚を臨界膜厚以下にしてこれらの歪み状態を保持することにより、第１ＳｉＧｅ層２５ａの膜中を延伸する結晶欠陥９（貫通転位９ｅ、９ｇ、転位ループ／積層欠陥９ｆ）がさらに延伸して成長することを抑制、停止できる。つまり、結晶欠陥９が第１緩衝用単結晶Ｓｉ層２６、第２緩衝用単結晶Ｓｉ層２７により停止させられることから、第２ＳｉＧｅ層２８は結晶欠陥のない良好な緩和状態のＳｉＧｅ層となる。また、ＳｉＧｅ層を第１ＳｉＧｅ層２５及び第２ＳｉＧｅ層２８の２層構造とすることにより、第２ＳｉＧｅ層２８においては、臨界膜厚の制約を無くすことができ、Ｇｅ濃度を増加させて、さらに電子移動度を向上させることができる。また、後述するＭＯＳトランジスタのソース領域１３、ドレイン領域１４の接合深さを大きくする必要がある場合には第２ＳｉＧｅ層２８の膜厚を大きくすることにより対応でき、ＭＯＳトランジスタ構造の設計自由度が大きくなる。ここでは実施例として、第２ＳｉＧｅ層２８を４００ｎｍ程度堆積した。
【００８２】
なお、第２緩衝用単結晶Ｓｉ層２７は、その形成を省略することができるが、第１緩衝用単結晶Ｓｉ層２６との積層構造とすることが好ましい。つまり、第２ＳｉＧｅ層２８は、第１緩衝用単結晶Ｓｉ層２６の上に直接堆積するより、第１緩衝用単結晶Ｓｉ層２６の上に第２緩衝用単結晶Ｓｉ層２７を堆積してから堆積した方が、結晶欠陥の少ないＳｉＧｅ層とすることができる。理由は、堆積界面に残存する汚染物質（例えば、炭素、重金属等。特に酸素の場合は影響が大きい。）に対して、Ｓｉエピタキシャル成長層は鈍感であるが、ＳｉＧｅエピタキシャル成長層は敏感であり、Ｓｉエピタキシャル成長層を積層構造とすることにより第２緩衝用単結晶Ｓｉ層２７の表面の汚染物質の影響を実質的に低減でき、第２ＳｉＧｅ層２８において、汚染物質に起因するヒロックス（Ｈｉｌｏｃｋｓ）等の結晶欠陥の発生を防止できるからである。
【００８３】
第２ＳｉＧｅ層２８の上に積層されたチャネル用単結晶Ｓｉ層２９は、歪み状態のチャネル領域とするために、歪み状態を保持する歪みＳｉ層として堆積することが必要である。チャネル用単結晶Ｓｉ層２９は、歪み状態を保持するために堆積温度を低くして、膜厚は薄く臨界膜厚以下で形成することが必要である。例えば、チャネル用単結晶Ｓｉ層２９の膜厚としては５〜３０ｎｍ程度の範囲の膜厚が使用できる。ここでは実施例として、堆積温度５００℃、膜厚１５ｎｍとした。
【００８４】
上述の様に作製した基板（図５（ｄ））における第２ＳｉＧｅ層２８は、実施の形態１における第１ＳｉＧｅ層５ａと同様に、ほぼ無歪み状態のＳｉＧｅ層に変換されていることが確認できた。したがって、歪みが緩和された緩和状態の第２ＳｉＧｅ層２８に積層したチャネル用単結晶Ｓｉ層２９は、歪み状態を保持することができる。また、第２ＳｉＧｅ層２８における結晶欠陥９を低減することから、チャネル用単結晶Ｓｉ層２９における結晶欠陥を低減でき、後述するＭＯＳトランジスタの特性を改善できる。
【００８５】
実施の形態１と同様に、第２ＳｉＧｅ層２８の上に形成した歪み状態のチャネル用単結晶Ｓｉ層２９をチャネル領域２９ｃとして半導体装置としてのＭＯＳトランジスタを作製する（図６（ｅ））。ＭＯＳトランジスタの作製プロセスは、一般的なＭＯＳトランジスタの作製プロセスを利用した。素子分離領域１０、ゲート絶縁膜１１、ゲート電極１２、ソース領域１３、ドレイン領域１４を形成し、ゲート電極１２に対応する歪み状態のチャネル用単結晶Ｓｉ層２９をチャネル領域２９ｃとして利用する。作製したＭＯＳトランジスタ（Ｎチャネル）の諸特性は、実施の形態１におけるＭＯＳトランジスタ（Ｎチャネル）の諸特性とほぼ同様であった。なお、実施の形態２においては、上述したように第２ＳｉＧｅ層２８の膜厚を厚くできることから、ソース領域１３、ドレイン領域１４の接合深さを深くでき、接合リーク電流の低減と耐圧の向上を図ることができる。
【００８６】
＜比較例＞
図７、図８は実施の形態２に対する比較例の製造過程を説明する断面図である。なお、各図における枝番号（ａ〜ｃ）は図７、図８を通して付している。実施の形態２は第１ＳｉＧｅ層２５（２５ａ）と第２ＳｉＧｅ層２８との間に第１緩衝用単結晶Ｓｉ層２６、第２緩衝用単結晶Ｓｉ層２７を設けたものであるが、比較例は第１緩衝用単結晶Ｓｉ層２６、第２緩衝用単結晶Ｓｉ層２７を設けずに、第１ＳｉＧｅ層２５（２５ａ）と第２ＳｉＧｅ層２８とを直接積層したものである。実施の形態２と同一部分には同一符号を付して詳細な説明は省略する。
【００８７】
実施の形態２（図４（ａ））と同様にして、Ｓｉ基板１の表面に、多孔質Ｓｉ層２を形成し、多孔質Ｓｉ層２の表面に第１単結晶Ｓｉ層３を形成する。さらに第１単結晶Ｓｉ層３の上に第２単結晶Ｓｉ層４を、第２単結晶Ｓｉ層４の上に第１ＳｉＧｅ層２５をエピタキシャル成長により堆積形成する（図７（ａ））。例えば、第１単結晶Ｓｉ層３を５０ｎｍ、第２単結晶Ｓｉ層４を５ｎｍ、第１ＳｉＧｅ層２５を１５０ｎｍ堆積した。第１ＳｉＧｅ層２５のＧｅ濃度は３０原子％とした。
【００８８】
次に、実施の形態２（図４（ｂ））と同様に水素イオンのイオン注入をイオン注入エネルギ１９ｋｅＶで行い（図７（ａ））、さらにアニール処理を行うことにより、第１ＳｉＧｅ層２５を、歪み状態から歪みが緩和した緩和状態の第１ＳｉＧｅ層２５ａにする（図７（ｂ））。なお、イオン注入は第１緩衝用単結晶Ｓｉ層２６を設けずに行った。このときのイオン注入条件では、平均注入飛程Ｒｐは、歪みを内包する第１ＳｉＧｅ層２５と第２単結晶Ｓｉ層４との界面（ミスフィット界面）からＳｉ基板１側へ深さ７０ｎｍ程度の位置になる。つまり、注入水素イオン７は５ｎｍの第２単結晶Ｓｉ層４、５０ｎｍの第１単結晶Ｓｉ層３を通過し、第１単結晶Ｓｉ層３と多孔質Ｓｉ層２との界面から深さ１５ｎｍ程度の多孔質Ｓｉ層２の層内で停止する。
【００８９】
イオン注入後、実施の形態２（図５（ｃ））と同様に、アルゴン等の不活性雰囲気下で例えば、８００℃、１０分のアニール処理を行い、注入飛程（Ｒｐ）近傍に、結晶欠陥を発生させる。つまり、イオン注入された注入水素イオン７に起因するボイド８、及び結晶欠陥９（水素ボイド８から成長した転移線９ａ、貫通転位９ｅ、転移線９ａがさらに延伸した貫通転位９ｇ、転位ループ／積層欠陥９ｆ）を発生させる（図７（ｂ））。なお、孔部２ａから成長する結晶欠陥（転位線９ｃ、転位ループ／積層欠陥９ｄ）は、実施の形態１と同様であり図示及び説明は省略する。
【００９０】
アニール処理により、実施の形態２と同様、水素ボイド８及び孔部２ａから第１ＳｉＧｅ層２５に作用する被圧縮応力は、２次結晶欠陥（結晶欠陥９）により開放される。つまり、結晶欠陥９により第１ＳｉＧｅ層２５の被圧縮応力は開放され、第１ＳｉＧｅ層２５は歪みが緩和された緩和状態の第１ＳｉＧｅ層２５ａとなる（図７（ｂ））。なお、第１ＳｉＧｅ層２５ａの膜中には結晶欠陥９として貫通転位９ｅ、９ｇ、転位ループ／積層欠陥９ｆが成長する。
【００９１】
次に、第１ＳｉＧｅ層２５ａの上に、第２ＳｉＧｅ層２８、チャネル用単結晶Ｓｉ層２９を順次エピタキシャル成長により堆積形成する（図８（ｃ））。第１ＳｉＧｅ層２５ａは既に緩和状態となっていることから、第２ＳｉＧｅ層２８は膜厚の制約はない。チャネル用単結晶Ｓｉ層２９は歪み状態のチャネル領域とするために、歪み状態を保持する必要があり、臨界膜厚の制約がある。第２ＳｉＧｅ層２８を４００ｎｍ、チャネル用単結晶Ｓｉ層２９を堆積温度５００℃で２０ｎｍ堆積した。第２ＳｉＧｅ層２８のＧｅ濃度は３０原子％とした。
【００９２】
第１ＳｉＧｅ層２５（２５ａ）と第２ＳｉＧｅ層２８とを直接積層した構造とした場合には、第１ＳｉＧｅ層２５ａの表面まで延伸した貫通転位９ｅ、９ｇが起点となり、第２ＳｉＧｅ層２８の膜中へ貫通転位９ｅａ、９ｇａがさらに延伸して成長する（図８（ｃ））。第２ＳｉＧｅ層２８には、ＭＯＳトランジスタの接合部（ソース領域１３、ドレイン領域１４）が形成されることから、貫通転位９ｅａ、９ｇａが接合部に存在すると接合リーク電流が増加する原因となる。
【００９３】
【発明の効果】
以上に詳述した如く、本発明に係る半導体装置及び半導体装置製造方法によれば、シリコン基板の表面に多孔質シリコン層を形成し、多孔質シリコン層から多孔質シリコン層の表面に形成した第１単結晶シリコン層及び第２単結晶シリコン層までの領域に結晶欠陥を導入することにより、第１単結晶シリコン層、第２単結晶シリコン層の上部に積層して形成した第１シリコンゲルマニウム層を結晶欠陥の少ない緩和状態にできるので、第１シリコンゲルマニウム層の上部に積層して形成した歪みシリコン層を結晶欠陥の少ない歪みチャネル領域とするＭＯＳトランジスタの電子移動度の向上、さらには接合リーク電流の低減を実現できる。
【００９４】
本発明に係る半導体装置及び半導体装置製造方法によれば、シリコン基板の表面に形成された多孔質シリコン層、多孔質シリコン層の表面に第１単結晶シリコン層及び第２単結晶シリコン層を形成し、さらに第１単結晶シリコン層、第２単結晶シリコン層の上部に積層して形成した第１シリコンゲルマニウム層と第２シリコンゲルマニウム層との層間に第１緩衝用単結晶シリコン層、第２緩衝用単結晶シリコン層を堆積することにより、第２シリコンゲルマニウム層を結晶欠陥の少ない緩和状態にできるので、第２シリコンゲルマニウム層の上部に積層して形成した歪みシリコン層を結晶欠陥の少ない歪みチャネル領域とするＭＯＳトランジスタの電子移動度の向上、さらには接合リーク電流の低減を実現できる。
【００９５】
本発明に係る半導体装置及び半導体装置製造方法によれば、多孔質シリコン層を形成するという簡単なプロセス変更及び基板構造の変更により、ウエーハの処理能力が低下するという問題もなく、結晶欠陥の少ないシリコンゲルマニウム層を形成でき、その上に積層して形成した歪みシリコン層を結晶欠陥の少ない高品質の歪みチャネル領域とするＭＯＳトランジスタの電子移動度の向上、さらには接合リーク電流の低減を実現できる。また、本発明により実現できるＭＯＳトランジスタは、従来のバルクデバイス（ＭＯＳトランジスタ）の設計資産をそのまま使用でき、低電圧動作、高速動作、低消費電力の半導体装置を容易に実現できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置の製造過程を説明する断面図である。
【図２】本発明の実施の形態１に係る半導体装置の製造過程を説明する断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造過程を説明する断面図である。
【図４】本発明の実施の形態２に係る半導体装置の製造過程を説明する断面図である。
【図５】本発明の実施の形態２に係る半導体装置の製造過程を説明する断面図である。
【図６】本発明の実施の形態２に係る半導体装置の製造過程を説明する断面図である。
【図７】実施の形態２に対する比較例の製造過程を説明する断面図である。
【図８】実施の形態２に対する比較例の製造過程を説明する断面図である。
【図９】歪みＳｉ層を有する従来例１に係る半導体装置の断面図である。
【図１０】歪みＳｉ層を有する従来例２に係る半導体装置の製造過程を示す断面図である。
【符号の説明】
１　シリコン基板（Ｓｉ基板）
２　多孔質シリコン層（多孔質Ｓｉ層）
３　第１単結晶シリコン層（第１単結晶Ｓｉ層）
４　第２単結晶シリコン層（第２単結晶Ｓｉ層）
５、５ａ、２５、２５ａ　第１シリコンゲルマニウム層（第１ＳｉＧｅ層）
６、６ａ、２９　チャネル用単結晶シリコン層（チャネル用単結晶Ｓｉ層）
６ａｃ、２９ｃ　チャネル領域
７　注入水素イオン
８　ボイド
９　結晶欠陥
１０　素子分離領域
１１　ゲート絶縁膜
１２　ゲート電極
１３　ソース領域
１４　ドレイン領域
２６　第１緩衝用単結晶シリコン層（第１緩衝用単結晶Ｓｉ層）
２７　第２緩衝用単結晶シリコン層（第２緩衝用単結晶Ｓｉ層）
２８　第２シリコンゲルマニウム層（第２ＳｉＧｅ層）

Claims (25)

1. シリコンゲルマニウム層の上に形成した歪み状態の単結晶シリコン層をトランジスタのチャネル領域とする半導体装置において、
   シリコン基板の表面に形成された多孔質シリコン層と、多孔質シリコン層の表面に形成された第１単結晶シリコン層と、第１単結晶シリコン層に積層された歪み緩和状態の第１シリコンゲルマニウム層と、第１シリコンゲルマニウム層に積層されてチャネル領域となる歪み状態のチャネル用単結晶シリコン層と、
   を備えることを特徴とする半導体装置。
2. 第１シリコンゲルマニウム層はゲルマニウムの濃度勾配を有することを特徴とする請求項１記載の半導体装置。
3. シリコンゲルマニウム層の上に形成した歪み状態の単結晶シリコン層をトランジスタのチャネル領域とする半導体装置において、
   シリコン基板の表面に形成された多孔質シリコン層と、多孔質シリコン層の表面に形成された第１単結晶シリコン層と、第１単結晶シリコン層に積層された歪み緩和状態の第１シリコンゲルマニウム層と、第１シリコンゲルマニウム層に積層された第１緩衝用単結晶シリコン層と、第１緩衝用単結晶シリコン層に積層された歪み緩和状態の第２シリコンゲルマニウム層と、第２シリコンゲルマニウム層に積層された歪み状態のチャネル用単結晶シリコン層と、
   を備えることを特徴とする半導体装置。
4. 第１緩衝用単結晶シリコン層及び第２シリコンゲルマニウム層の間に積層された第２緩衝用単結晶シリコン層を備えることを特徴とする請求項３記載の半導体装置。
5. 第１単結晶シリコン層及び第１シリコンゲルマニウム層の間に積層された第２単結晶シリコン層を備えることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
6. 第１単結晶シリコン層の膜厚又は第１単結晶シリコン層及び第２単結晶シリコン層の積層膜厚は５ｎｍ〜１９０ｎｍであることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
7. 第１シリコンゲルマニウム層の膜厚は１０ｎｍ〜５００ｎｍであることを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
8. 第１シリコンゲルマニウム層又は第２シリコンゲルマニウム層のゲルマニウム濃度は１０〜５０原子％であることを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
9. シリコンゲルマニウム層の上に形成した歪み状態の単結晶シリコン層をチャネル領域とするトランジスタを形成する半導体装置製造方法において、
   シリコン基板表面に多孔質シリコン層を形成する工程と、水素アニール処理により多孔質シリコンの表面を第１単結晶シリコン層に変換する工程と、第１単結晶シリコン層の上に、第２単結晶シリコン層及び第１シリコンゲルマニウム層を順次エピタキシャル成長させる工程と、第１シリコンゲルマニウム層の上に、チャネル用単結晶シリコン層をエピタキシャル成長させる工程と、イオン注入及びイオン注入後のアニール処理により、第１単結晶シリコン層内、第２単結晶シリコン層内、または多孔質シリコン層内に結晶欠陥を導入する工程と、
   を備えることを特徴とする半導体装置製造方法。
10. 第１シリコンゲルマニウム層はゲルマニウムの濃度勾配を有して形成されたことを特徴とする請求項９記載の半導体装置製造方法。
11. シリコンゲルマニウム層の上に形成した歪み状態の単結晶シリコン層をチャネル領域とするトランジスタを形成する半導体装置製造方法において、
    シリコン基板表面に多孔質シリコン層を形成する工程と、水素アニール処理により多孔質シリコンの表面を第１単結晶シリコン層に変換する工程と、第１単結晶シリコン層の上に、第２単結晶シリコン層、第１シリコンゲルマニウム層、及び第１緩衝用単結晶シリコン層を順次エピタキシャル成長させる工程と、イオン注入及びイオン注入後のアニール処理により、第１単結晶シリコン層内、第２単結晶シリコン層内、または多孔質シリコン層内に結晶欠陥を導入する工程と、第１緩衝用単結晶シリコン層の上に、第２緩衝用単結晶シリコン層、第２シリコンゲルマニウム層、及びチャネル用単結晶シリコン層をエピタキシャル成長させる工程と、
    を備えることを特徴とする半導体装置製造方法。
12. 第２緩衝用単結晶シリコン層をエピタキシャル成長させる工程を省いたことを特徴とする請求項１１記載の半導体装置製造方法。
13. 第２シリコンゲルマニウム層は歪み緩和状態の層としてエピタキシャル成長させることを特徴とする請求項１１又は１２記載の半導体装置製造方法。
14. チャネル用単結晶シリコン層は歪み状態の層としてエピタキシャル成長させることを特徴とする請求項１１乃至１３のいずれかに記載の半導体装置製造方法。
15. 第２単結晶シリコン層をエピタキシャル成長させる工程を省いたことを特徴とする請求項９乃至１４のいずれかに記載の半導体装置製造方法。
16. 第１単結晶シリコン層の膜厚又は第１単結晶シリコン層及び第２単結晶シリコン層の積層膜厚を５ｎｍ〜１９０ｎｍとしたことを特徴とする請求項９乃至１５のいずれかに記載の半導体装置製造方法。
17. 第１シリコンゲルマニウム層は臨界膜厚以下の膜厚に形成されることを特徴とする請求項９乃至１６のいずれかに記載の半導体装置製造方法。
18. 第１シリコンゲルマニウム層の膜厚は１０ｎｍ〜５００ｎｍであることを特徴とする請求項１７記載の半導体装置製造方法。
19. 第１シリコンゲルマニウム層又は第２シリコンゲルマニウム層のゲルマニウム濃度は１０〜５０原子％であることを特徴とする請求項９乃至１８のいずれかに記載の半導体装置製造方法。
20. 第１シリコンゲルマニウム層又は第２シリコンゲルマニウム層をエピタキシャル成長させる際の成長温度は７００℃以下であることを特徴とする請求項９乃至１９のいずれかに記載の半導体装置製造方法。
21. イオン注入に用いるイオン種は水素又はヘリウムであることを特徴とする請求項９乃至２０のいずれかに記載の半導体装置製造方法。
22. イオン注入の平均注入飛程は多孔質シリコン層、第１単結晶シリコン層、又は第２単結晶シリコン層のいずれかの層内にあることを特徴とする請求項９乃至２１のいずれかに記載の半導体装置製造方法。
23. イオン注入は複数回に分けて行われることを特徴とする請求項９乃至２２のいずれかに記載の半導体装置製造方法。
24. イオン注入におけるイオン注入量は０．３〜３×１０^１　６／ｃｍ^２の範囲から選択された値とすることを特徴とする請求項９乃至２３のいずれかに記載の半導体装置製造方法。
25. イオン注入後のアニール処理における温度は６００℃〜９５０℃の範囲内とすることを特徴とする請求項９乃至２４のいずれかに記載の半導体装置製造方法。

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