JP2003234289A

JP2003234289A - 歪み緩和膜の製造方法、および、歪み緩和膜を有する積層体

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Publication number: JP2003234289A
Application number: JP2002033786A
Authority: JP
Inventors: Yoshihisa Hirose; 佳久廣瀬; Kentaro Sawano; 憲太郎澤野; Shinji Ko; 晋二黄; Kiyokazu Nakagawa; 清和中川; Takeo Hattori; 健雄服部; Yasuhiro Shiraki; 靖寛白木
Original assignee: Individual
Current assignee: Individual
Priority date: 2002-02-12
Filing date: 2002-02-12
Publication date: 2003-08-22

Abstract

(57)【要約】【課題】歪み緩和膜の厚さを薄くすることができる、歪
み緩和膜の製造方法を提供する。【解決手段】結晶Siからなる基板１に、Ar⁺イオンの注
入を行う。これにより、基板１の表面１１の近傍に、格
子欠陥１２を形成することができる。ついで、基板１の
表面１１に、薄膜２を成長させる。薄膜２の組成として
は、例えばSiGeである。SiGeは、Siとは格子定数が異な
るので、歪みを有しながら成長する。しかしながら、基
板１に格子欠陥１２を予め形成しているので、膜２の厚
さが１００nm程度でも、膜２の歪みが十分に緩和され
る。したがって、歪み緩和膜２の厚さを薄くすることが
できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、歪み緩和膜の製造
方法、および、歪み緩和膜を有する積層体に関するもの
である。

【０００２】

【発明の背景】ULSIは、年々進む微細化技術によって、
その高集積化、高速化が可能となり、今日の高度情報化
社会の実現に貢献してきた。ULSIにおいては、シリコン
（Si）基板上に作製されたSi-MOSFET（Metal Oxide Sem
iconductor Field Effect Transistor、MOS電界効果型
トランジスタ）が多く用いられているため、Si-MOSFET
の微細化に向けた研究が盛んに行われてきた。しかし、
今後は、その微細化に限界が訪れることは必至である。
このため、ULSIのさらなる高速化に向けて、MOSFETの動
作を担っている電子の移動度を高める研究が進みつつあ
る。材料にGaAsを使ったMOSFETでは、すでにこのような
試みがなされ、電子の高速移動が可能なMOSFETが実用化
されている。しかしSiはGaやAsよりも地球上に豊富に存
在し、安価であり、しかも、人体や環境に与える害がな
いという優れた特徴を持つ。そのため、Si基板上に高速
なMOSFETを作製できれば、その有用性は大きい。

【０００３】そこで、Siにゲルマニウム（Ge）を混ぜた
混晶であるSiGeを以下のように利用する方法が考え出さ
れた。Siよりも原子間距離（格子定数）が大きいSiGeの
上にSiを堆積（成長）させると、面内（横）方向と成長
(縦)方向で原子間距離の異なるSi層(歪みSi層)が作製さ
れ、その中の電子は移動度が上がることが分かってい
る。そこで、この歪みSi層をMOSFETのチャネル(電子の
通り道)とする歪みSi-MOSFETの実現が期待されている。
その他にも、歪みSiGeや歪みGeをチャネルとするMOSFET
も高速動作が期待され、研究されている。

【０００４】これら歪みを導入した高速MOSFETをSi基板
上に作製するためには、全てに共通して、「歪み緩和Si
Geバッファー層」をSi基板上に成長させることが必要で
ある。その成長方法を以下に説明する。結晶Si基板１上
にSiGeを徐々に堆積させると、これは、初めはSiと同じ
格子定数で成長する。さらに成長させて、SiGe層がある
膜厚を超えると、SiGeの本来の格子定数に戻る(これを
緩和という）。続いて、緩和したSiGe層の上に、Siを成
長させて堆積し、Si層を形成する。このSi層は、SiGeと
同じ格子定数で成長するので、歪みSi層となる。この歪
みSi層を用いてMOSFETを作製すれば、歪みSi-MOSFETが
完成する。この方法では、MOSFETを作製する工程自体
は、単なるSi基板上のMOSFETの場合と何ら変わらないた
め、実施が容易であるという利点がある。

【０００５】このように、歪みSi-MOSFETのような、チ
ャネルに歪みを導入したSiGe系高速デバイスを実現する
ためには、良質な歪み緩和SiGeバッファー層が必要であ
る。ところで、十分に歪みが緩和されたSiGe膜を得るた
めには、一般に、１μｍ以上の厚さまで膜を成長させる
必要がある。しかしながら、SiGe膜が厚いと、コスト増
となり、また、SiGe層を介したリーク電流が大きくな
る。このため、SiGe膜の厚さを薄くすることが望まれ
る。

【０００６】その目的のために近年注目されているの
が、SGOI（SiGe-on-Insulator）と呼ばれる、SOI（Si-o
n-Insulator）のSiO₂上のSi層をSiGeに置き換えた基板
である。作製方法としては、Si基板上に傾斜組成SiGeバ
ッファーを成長してからイオン注入を行い絶縁層を形成
するいわゆるSIMOX法（Y. Ishikawa, N. Shibata, and
S. Fukatsu, Appl. Phys. Lett. 75, 983 (1999)、 N.
Sugiyama, T. Mizuno, S. Takagi, M. Koike, and A. K
urobe, Thin Solid Films, 369, 199 (2000)）や、Si層
の薄いSOI上にSiGeを成長する方法（A. R. Powell, S.
S. Iyer, and F.K. LeGoues, Appl. Phys. Lett. 64, 1
856 (1994)、 K Brunner, H. Dobler, G.Abstreiter,
H. Schafer, and B. Lustig, Thin Solid Film, 321, 2
45 (1998)）がある。これらの方法を用いてすでに高移
動度の歪みSi-MOSFETが作製されている。しかし、SGOI
の難点は、その作製方法が複雑であることやコストが高
くなることである。

【０００７】また低温バッファー法と呼ばれる方法も開
発されている。これは、Si基板上に低温（~ 400℃）でS
i層を成長することで、その上に成長したSiGe層の緩和
が促進されると共に、貫通転位密度、表面ラフネスが共
に低減されるという方法である。この方法では、低温Si
層に存在する格子欠陥が重要な役割を担っている。この
欠陥の一つの役割は、欠陥が緩和に必要な転位の発生源
となり、緩和を促進し、さらに転位をそこで終端させて
貫通転位が表面に達するのを防ぐということである。欠
陥のもう１つの役割は、いわゆるコンプライアント基板
（Compliant Substrate）を構成するためのものであ
る。コンプライアント基板は、低温バッファーだけでな
く、上述したSOI上のSiGe成長でも検討されている。こ
の技術では、積層されたSiGe層から基板に与えられる応
力によって、ヘテロ界面近傍でSi層の面内方向の格子定
数がSiGeの格子定数に近づき（compliant）、基板が引
っ張り歪みを持つ。このような現象が起こる理由は次の
通りであると考えられる。すなわち、低温Si層中の欠
陥、またはSOIにおけるSiとSiO₂との界面は、通常のSi
基板に比べて格子結合が弱い。このため、SiGeによる応
力により格子が変形しやすく、前記の現象が生じると考
えられる。これによってSiGe膜が緩和しやすくなると共
に、ヘテロ界面での格子定数差が減少するため転位密度
が抑制されるという利点がある。実際に、低温バッファ
ー法を用いて歪みSi-MOSFETや歪みGeチャネル変調ドー
プ構造を作製し高移動度が得られた報告例がある（N. S
ugii, K. Nakagawa, S. Yamaguchi, and M. Miyao, App
l. Phys. Lett. 75, 2948 (1999)、N. Sugii, K. Nakag
awa, S. Yamaguchi, and M. Miyao, J. Vac. Sci. Tech
nol. B 18, 1724 (2000)、 T. Irisawa, H. Miura, T.
Ueno, and Y. Shiraki, Jpn. J. Appl. Phys. 40, 2694
(2001)）。

【０００８】しかしながら、これらの方法では、欠陥を
制御することが難しい。低温バッファー法の場合、欠陥
を制御するパラメータは、低温層の成長温度、成長速
度、成長膜厚などである。これらは、装置に依存するた
め、装置が異なれば欠陥密度、欠陥の種類などが異なっ
てしまう。また、低温バッファー法では、400℃程度で
成長を行わなければならない。現在量産型として広く利
用されているCVD法（Chemical Vapor Deposition）で
は、ガスを原料とするため、低温では著しく成長速度が
低下してしまう。このため、低温バッファー法の実現に
は、実際上大きな困難がある。

【０００９】

【発明が解決しようとする課題】本発明は、前記の事情
に鑑みてなされたものである。本発明は、歪み緩和膜の
厚さを薄くすることができる、歪み緩和膜の製造方法を
提供することを目的としている。

【００１０】

【課題を解決するための手段】請求項１記載の歪み緩和
膜の製造方法は、下記のステップを有している：（ａ）結晶構造を有する基板に格子欠陥を形成するステ
ップ；（ｂ）前記基板とは格子定数が異なる膜を前記基板に積
層して、歪みが緩和された前記膜を得るステップ。

【００１１】請求項２記載の製造方法は、請求項１記載
のものにおいて、前記基板の全部または一部を４族元素
により構成している。

【００１２】請求項３記載の製造方法は、請求項２記載
のものにおいて、前記４族元素をSiとしている。

【００１３】請求項４記載の製造方法は、請求項１〜３
のいずれか１項記載のものにおいて、前記膜の全部また
は一部を化合物半導体としている。

【００１４】請求項５記載の製造方法は、請求項４記載
のものにおいて、前記化合物半導体をSiGeとしている。

【００１５】請求項６記載の製造方法は、請求項１〜５
のいずれか１項記載のものにおいて、前記基板の表面と
前記膜とを、結晶構造が実質的に連続しているものとし
た。

【００１６】請求項７記載の製造方法は、請求項１〜６
のいずれか１項記載のものにおいて、前記格子欠陥を、
前記基板へのイオン注入により形成することとした。

【００１７】請求項８記載の製造方法は、請求項７記載
のものにおいて、前記イオンを、希ガス、水素ガスまた
は４族元素のいずれかのイオンとした。

【００１８】請求項９記載の半導体基板の製造方法は、
請求項１〜８の製造方法により得られた前記歪み緩和膜
の表面に歪み半導体層を積層する構成となっている。歪
み半導体層の一例は、歪みSi層である。

【００１９】請求項１０記載の積層体は、基板と、その
表面に積層された膜とを有し、前記基板には、格子欠陥
が形成されており、前記膜の格子定数は、前記基板の格
子定数とは異なっている構成となっている。

【００２０】請求項１１記載の積層体は、請求項１０記
載のものにおいて、前記膜と前記基板表面との結晶構造
が連続しているものである。

【００２１】請求項１２記載の積層体は、請求項１０ま
たは１１記載のものにおいて、前記膜の歪みが緩和され
ているものである。

【００２２】請求項１３記載の半導体基板は、請求項１
０〜１２のいずれか１項記載の積層体における膜の表面
に歪み半導体層が積層されている構成となっている。

【００２３】

【発明の実施の形態】本発明の一実施形態に係る歪み緩
和膜の製造方法を以下に説明する。まず、基板１を準備
する（図１ａ）。基板１としては、単結晶のものが用い
られる。ただし、基板１としては、実質的に単結晶であ
ればよく、実際上に支障がない程度の結晶粒界が存在し
ていてもよい。また、単結晶構造は、基板１の表面１１
およびその近傍に存在すればよく、それ以外の部分での
構造は特に限定されない。

【００２４】基板１の材質としては、本実施形態では、
Siが用いられている。基板１としては、不純物が添加さ
れていてもよく、また、Si以外の４族元素（例えばGe）
が用いられてもよい。さらに、基板１を化合物半導体に
より構成してもよい。これらの材質も、基板１の表面１
１において存在すればよい。

【００２５】つぎに、基板１の表面１１に、イオンを注
入する（図１ａ）。イオンとしては、本実施形態では、
Ar⁺イオンを用いている。ただし、他にも、電気的に不
活性な希ガスのイオン（He⁺,Ne⁺,Kr⁺など）を利用する
ことも可能と考えられる。また、H+イオンも利用可能で
ある。さらに、４族元素（例えばSi，Ge）を用いること
もできる。

【００２６】このイオン注入により、基板１の表面１
１、より具体的には、表面１１より僅かに深い部分に、
格子欠陥１２（図１ｂ）を形成することができる。イオ
ン注入法は、Si基板への不純物導入方法として、既に確
立された技術である。このため、この実施形態によれ
ば、基板１への欠陥の導入を、非常に制御性良く行うこ
とができる。

【００２７】ついで、基板１の表面に対して、従来と同
様の方法により、洗浄を行う。この洗浄としては、例え
ば、ウエットクリーニングやサーマルクリーニングであ
る。ただし、この実施形態での洗浄は、欠陥１２が減少
しない程度のものであることが好ましい。通常の洗浄方
法であれば、欠陥１２の減少はほとんど無視できると考
えられる。

【００２８】ついで、基板１の表面１１に、膜２を積層
する。膜２の構成としては、この実施形態では、SiGe特
に、Si_0.7Ge_0.3が用いられている。ただし、膜２の構成
としては、これに限らず、基板１と格子定数が異なる組
成であれば使用可能であると考えられる。SiGeは、Siよ
りも大きな格子定数を持っている。膜２は、基板１の表
面１１と実質的に連続した結晶構造（エピタキシャル構
造）を持ちつつ、積層される。膜２の積層方法として
は、例えば、固体ソースＭＢＥやガスソースＭＢＥな
ど、任意の方法を用いることができる。膜２は、基板１
とは格子定数が異なるため、歪みを持ちながら積層され
る。

【００２９】従来は、膜２の歪みを緩和させるために、
膜２の厚さとして、１μｍ程度が必要であった。これに
対して、本実施形態では、１００ｎｍ程度の厚さであり
ながら、膜２を十分に緩和させることができる。

【００３０】したがって、本実施形態では、基板１の表
面１１に、歪みが緩和され、かつ従来よりも薄い膜２を
形成することができるという利点がある。このように形
成した膜２の表面を使って、従来と同様に、連続した結
晶構造を有する歪み半導体膜３（図２参照）を形成する
ことができる。歪み半導体膜３の組成としては、この例
では、Siが用いられる。ただし、Si以外に、SiGeやGeを
用いることも可能である。

【００３１】

【実施例】前記した本実施形態に係る製造方法の実施例
を以下に説明する。この実施例では、まず、Si基板１に
Ar⁺イオンを注入した。イオン注入のドーズ量は、５×
１０^１３ｃｍ^−２〜１×１０^１５ｃｍ^−２の間で変化さ
せた。注入のエネルギーは、２５keV、５０keVおよび９
０keVと変化させた。

【００３２】イオン注入後、基板１に通常のウエットク
リーニングを行い、その後、６００℃で１０分間サーマ
ルクリーニングを行った。その後、固体ソースＭＢＥを
用いて、６００℃でSiバッファ層を１５ｎｍ成長させ
た。続いて、同様にして、Si_0. ₇Ge_0.3の組成を有する膜
２を１００ｎｍ成長させた。比較のため、イオン注入を
行っていない基板１についても、同様の膜成長を行っ
た。

【００３３】その結果を図３に示す。この図の横軸はラ
マンシフト量、縦軸はその強度（対数表示）である。こ
のスペクトルでは、図に示されているように、Si基板１
のSi-Siモードのピーク（図中右側）と、SiGeエピタキ
シャル膜２のSi-Siモードのピーク（図中左側）とがあ
る。比較例（ドーズ量０）の場合に比べて、ドーズ量が
増えるに従って、SiGeのピークが低波数側にシフトして
いる。これは、歪み緩和が進んでいることを意味する。
ドーズ量５×１０^１４ｃｍ^−２での膜２は、イオン注入
を行わない場合（比較例）に比べて、緩和率が約５０％
増大している。これは、基板１の表面近傍に導入された
格子欠陥が、転位源として有効に働き、膜２の歪み緩和
を大幅に促進したためであると考えられる。また、この
実施例からは、基板１の洗浄工程を経ても、歪み緩和を
有効に行えることが判る。

【００３４】図４は、ドーズ量５×１０^１３ｃｍ^−２と
１×１０^１５ｃｍ^−２の場合において、ラマンシフト
が、イオン注入エネルギーにどの程度依存するかを示し
ている。ドーズ量１×１０^１５ｃｍ^−２、注入エネルギ
ー５０KeVにおいて、膜２の厚さ１００ｎｍで、９０％
以上の緩和率を得ることができている。注入エネルギー
９０KeVの場合の緩和率が低いのは、イオン注入による
欠陥が表面１１から深いため、転位源として有効に働か
なかったものと推測される。

【００３５】なお、前記実施形態および実施例の記載は
単なる一例に過ぎず、本発明に必須の構成を示したもの
ではない。各部の構成は、本発明の趣旨を達成できるも
のであれば、上記に限らない。

【００３６】

【発明の効果】本発明によれば、歪み緩和膜の厚さを薄
くすることができる、歪み緩和膜の製造方法を提供する
ことができる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係る歪み緩和膜の製造法
を説明するための説明図である。

【図２】歪み緩和膜の表面に歪みSi層を形成した状態を
模式的に示す説明図である。

【図３】本発明の一実施例の結果を示すグラフである。

【図４】本発明の一実施例の結果を示すグラフである。

【符号の説明】

１基板１１表面１２格子欠陥２歪み緩和膜３歪み半導体層

フロントページの続き (71)出願人 502050729 黄晋二東京都文京区本郷７−３−１東京大学大学院工学系研究科附属量子相エレクトロニクス研究センター白木靖寛研究室内 (71)出願人 501122366 中川清和山梨県甲府市宮前町７山梨大学工学部付属無機合成研究施設内 (71)出願人 502049206 服部健雄神奈川県横浜市都筑区すみれが丘27−25 (71)出願人 501122861 白木靖寛東京都文京区本郷７−３−１東京大学大学院工学系研究科付属量子相エレクトロニクス研究センター白木靖寛研究室内 (72)発明者廣瀬佳久神奈川県横浜市南区弘明寺町234 (72)発明者澤野憲太郎東京都文京区本郷７−３−１東京大学大学院工学系研究科物理工学専攻白木靖寛研究室内 (72)発明者黄晋二東京都文京区本郷７−３−１東京大学大学院工学系研究科附属量子相エレクトロニクス研究センター白木靖寛研究室内 (72)発明者中川清和山梨県甲府市宮前町７山梨大学工学部付属無機合成研究施設内 (72)発明者服部健雄神奈川県横浜市都筑区すみれが丘27−25 (72)発明者白木靖寛東京都文京区本郷７−３−１東京大学大学院工学系研究科附属量子相エレクトロニクス研究センター白木靖寛研究室内Ｆターム(参考） 5F052 DA03 GC01 HA06 JA01

Claims

【特許請求の範囲】

【請求項１】下記のステップを有することを特徴とす
る、歪み緩和膜の製造方法：（ａ）結晶構造を有する基板に格子欠陥を形成するステ
ップ；（ｂ）前記基板とは格子定数が異なる膜を前記基板に積
層して、歪みが緩和された前記膜を得るステップ。
【請求項２】前記基板の全部または一部は、４族元素
により構成されていることを特徴とする請求項１記載の
製造方法。
【請求項３】前記４族元素はSiであることを特徴とす
る請求項２記載の製造方法。
【請求項４】前記膜の全部または一部は、化合物半導
体であることを特徴とする請求項１〜３のいずれか１項
記載の製造方法。
【請求項５】前記化合物半導体は、SiGeであることを
特徴とする請求項４記載の製造方法。
【請求項６】前記基板の表面と前記膜とは、結晶構造
が連続していることを特徴とする請求項１〜５のいずれ
か１項記載の製造方法。
【請求項７】前記格子欠陥は、前記基板へのイオン注
入により形成されることを特徴とする請求項１〜６のい
ずれか１項記載の製造方法。
【請求項８】前記イオンは、希ガス、水素ガスまたは
４族元素のいずれかのイオンであることを特徴とする請
求項７記載の製造方法。
【請求項９】請求項１〜８の製造方法により得られた
前記歪み緩和膜の表面に歪み半導体層を積層することを
特徴とする半導体基板の製造方法。
【請求項１０】基板と、その表面に積層された膜とを
有し、前記基板には、格子欠陥が形成されており、前記
膜の格子定数は、前記基板の格子定数とは異なっている
ことを特徴とする積層体。
【請求項１１】前記膜と前記基板表面とは、結晶構造
が連続していることを特徴とする請求項１０記載の積層
体。
【請求項１２】前記膜の歪みが緩和されていることを
特徴とする請求項１０または１１記載の積層体。
【請求項１３】請求項１０〜１２のいずれか１項記載
の積層体における膜の表面に歪み半導体層が積層されて
いることを特徴とする半導体基板。