JP4617820B2 - 半導体ウェーハの製造方法 - Google Patents
半導体ウェーハの製造方法 Download PDFInfo
- Publication number
- JP4617820B2 JP4617820B2 JP2004305637A JP2004305637A JP4617820B2 JP 4617820 B2 JP4617820 B2 JP 4617820B2 JP 2004305637 A JP2004305637 A JP 2004305637A JP 2004305637 A JP2004305637 A JP 2004305637A JP 4617820 B2 JP4617820 B2 JP 4617820B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- sige layer
- wafer
- heat treatment
- sige
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 30
- 238000004519 manufacturing process Methods 0.000 title claims description 27
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 220
- 238000010438 heat treatment Methods 0.000 claims description 93
- 239000013078 crystal Substances 0.000 claims description 57
- 229910052710 silicon Inorganic materials 0.000 claims description 42
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 41
- 239000010703 silicon Substances 0.000 claims description 41
- 239000012298 atmosphere Substances 0.000 claims description 36
- 230000003647 oxidation Effects 0.000 claims description 36
- 238000007254 oxidation reaction Methods 0.000 claims description 36
- 230000001590 oxidative effect Effects 0.000 claims description 33
- 238000005468 ion implantation Methods 0.000 claims description 29
- 238000000034 method Methods 0.000 claims description 28
- 239000000203 mixture Substances 0.000 claims description 17
- 238000005530 etching Methods 0.000 claims description 14
- 239000007789 gas Substances 0.000 claims description 12
- 238000005498 polishing Methods 0.000 claims description 11
- 239000001257 hydrogen Substances 0.000 claims description 10
- 229910052739 hydrogen Inorganic materials 0.000 claims description 10
- -1 hydrogen ions Chemical class 0.000 claims description 9
- 150000002500 ions Chemical class 0.000 claims description 9
- 230000002040 relaxant effect Effects 0.000 claims description 9
- 239000010410 layer Substances 0.000 description 335
- 235000012431 wafers Nutrition 0.000 description 124
- 239000010408 film Substances 0.000 description 61
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 22
- 230000003746 surface roughness Effects 0.000 description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 238000005229 chemical vapour deposition Methods 0.000 description 12
- 239000000243 solution Substances 0.000 description 12
- 230000007547 defect Effects 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- 239000007864 aqueous solution Substances 0.000 description 9
- 238000004140 cleaning Methods 0.000 description 9
- 238000002513 implantation Methods 0.000 description 9
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 8
- 239000001301 oxygen Substances 0.000 description 8
- 229910052760 oxygen Inorganic materials 0.000 description 8
- 238000000926 separation method Methods 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- 235000018734 Sambucus australis Nutrition 0.000 description 4
- 244000180577 Sambucus australis Species 0.000 description 4
- 239000002253 acid Substances 0.000 description 4
- 230000012447 hatching Effects 0.000 description 4
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 description 4
- 238000001947 vapour-phase growth Methods 0.000 description 4
- 238000002441 X-ray diffraction Methods 0.000 description 3
- 125000004429 atom Chemical group 0.000 description 3
- 238000003776 cleavage reaction Methods 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 238000001451 molecular beam epitaxy Methods 0.000 description 3
- 230000007017 scission Effects 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 239000012141 concentrate Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000010432 diamond Substances 0.000 description 2
- 229910003460 diamond Inorganic materials 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 125000000896 monocarboxylic acid group Chemical group 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 239000012300 argon atmosphere Substances 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000000414 obstructive effect Effects 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 230000001376 precipitating effect Effects 0.000 description 1
- 238000001556 precipitation Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02441—Group 14 semiconducting materials
- H01L21/0245—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02494—Structure
- H01L21/02496—Layer structure
- H01L21/0251—Graded layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Recrystallisation Techniques (AREA)
Description
なお、以下では、このように酸化性雰囲気下でSiGe層のGeを濃縮する熱処理を酸化濃縮熱処理、また非酸化性雰囲気下でSiGe層を格子緩和させる熱処理を格子緩和熱処理と言う場合がある。なお、非酸化性ガスとしてはアルゴン、窒素、水素、あるいはこれらの混合ガス等を用いることができる。
上述のように、本発明によれば酸化濃縮熱処理及び/又は格子緩和熱処理を行なった後であっても、露出したSiGe層は貫通転位の発生が抑制され、また表面粗れも抑制されたものなので、この露出したSiGe層の表面にSi単結晶層をエピタキシャル成長させれば、良質で十分な歪みを有する歪みSi層を得ることができる。
このように、非酸化性雰囲気下800℃以下の温度で貼り合わせの強度を高める熱処理を行なえば、ミスフィット転位が発生せずに貼り合わせ強度を高めることができるので、貼り合わせ不良によるボイドやブリスターの発生を防止できる。
このように、剥離層のSi層及び/又はSiGe層の除去を、研磨、エッチング、酸化性雰囲気下800℃以下の温度での熱酸化後の酸化膜除去で行なえば、露出させるSiGe層の表面を、良質な歪みSi層をエピタキシャル成長できるような滑らかなものとできる。そして、これらの異なる方法での除去工程を適宜組み合わせれば、露出させるSiGe層の表面をより滑らかなものとできる。
このように、酸化濃縮熱処理及び/又は格子緩和熱処理を行なう前に、露出したSiGe層の表面に酸化膜を形成すれば、熱処理の際にSiGe層のGeが外方拡散するのを防止できる。
このように、SiGe層のGe組成を20%以下とすれば、転位が十分に少ないSiGe層とすることができる。
このように、ベースウェーハの表面に形成された絶縁膜を介してベースウェーハとSiGe層の表面とを密着させて貼り合わせれば、SiGe層とベースウェーハとの貼り合わせ面にすべりが十分に発生しやすくなり、しかもこの界面は結晶界面ではないので、その後酸化濃縮熱処理及び/又は格子緩和熱処理がされたSiGe層は、ミスフィット転位の発生が抑制されつつ格子緩和が十分に行われたものとなる。
このように、SiGe層の表面とベースウェーハの表面との密着に介する絶縁膜を少なくともSiGe層の表面に50nm以下の厚さで形成させれば、貼り合わせ面に発生するすべりは十分なものとなり、その後酸化濃縮熱処理及び/又は格子緩和熱処理がされたSiGe層は、ミスフィット転位の発生が抑制されつつ格子緩和が十分に行われたものとなる。
このようにベースウェーハがシリコン単結晶ウェーハであれば、熱酸化や気相成長法等により容易に絶縁膜を形成でき、その絶縁膜を介してSiGe層の表面と密着することができる。また、用途に応じて、石英、炭化珪素、アルミナ、ダイヤモンド等の絶縁性のベースウェーハを用いてもよい。
このように、SiGe層に行なう酸化濃縮熱処理の温度を900℃以上とすれば、Geの拡散速度が十分に速くなり、酸化膜とSiGe層との界面にGeが蓄積、析出するのを防止することができる。
従って、その表面に良質で十分な歪みを有する歪みSi層をエピタキシャル成長させることができる。
本発明者らは、上記のことに想到し、本発明を完成させた。
図1(a)〜(i)は、本発明の第一の実施形態に従った半導体ウェーハの製造工程の一例を示す図である。
まず、図1(a)のように、気相成長法により、ボンドウェーハとなるシリコン単結晶ウェーハ1の表面にSiGe層2を10〜500nm程度の厚さでエピタキシャル成長させる。この時、Si単結晶との格子定数の差によりSiGe層2には格子歪み(圧縮歪み)が発生する。この場合、SiGe層2のGe組成を一定とすることもできるが、Ge組成が一定でない層、例えば、成長初期にGe組成を0%とし、表面に向けて漸次増加させた傾斜組成層として形成することもできる。なお、Ge組成を20%以下、好ましくは15%以下とすれば転位を十分に抑制できる。
また、図1(d)に示すイオン注入層3での剥離工程の後、非酸化性雰囲気下800℃以下の温度で貼り合わせの強度を高める熱処理を行なえば、ミスフィット転位が発生せずに貼り合わせ強度を高めることができるので、SiGe層に貫通転位や表面粗れが発生するのを抑制でき、また貼り合わせ不良によるボイドやブリスターの発生を防止できる。
この除去を、研磨、エッチング、酸化性雰囲気下800℃以下の温度での熱酸化後の酸化膜除去のうち少なくとも一つにより行なえば、露出させるSiGe層の表面を、良質な歪みSi層をエピタキシャル成長できるような滑らかなものとできるので好ましい。特に研磨によれば、Si層6の表面に残留する剥離時に発生した面粗れを改善しながらSi層6を除去できるので好ましい。この研磨は、例えば従来のCMPを用いることができる。また、エッチングの場合は、TMAH(水酸化テトラメチルアンモニウム)をエッチング液として用いることができる。TMAH液によれば、Si層が除去されTMAH液がSiGe層に達したときにはTMAH液の選択性によりエッチングが停止する、すなわちエッチストップが起こる。このようなエッチストップ法により露出するSiGe層の表面は滑らかなものとなるので好ましい。また、800℃以下の熱酸化とその後の酸化膜除去によれば、低温の熱処理であるのでミスフィット転位が発生せず好ましい。熱酸化は酸化性雰囲気下、例えばウェット酸素100%の雰囲気下で行なうことができる。また酸化膜除去は例えば15%のHF水溶液にウェーハを浸漬することにより行なうことができる。そして、これらの異なる方法での除去工程を適宜組み合わせれば、露出するSiGe層の表面をより滑らかにできる。
酸化濃縮熱処理を行なう場合は、図1(f)に示すように、SiGe層2の表面を例えばドライ酸素雰囲気下で熱酸化し熱酸化膜7を形成する。SiGe層2の一部が熱酸化されると、Geは酸化膜中にはほとんど取り込まれないため、熱酸化された部分に存在したGeは熱酸化されていない部分に移動するので、Geが濃縮された濃縮SiGe層8が形成される。以上のようにSiGe層2を酸化することにより濃縮SiGe層8の中のGe組成が高められるので濃縮SiGe層8の中にはより強い格子歪み(圧縮歪み)が発生するが、本発明では酸化濃縮熱処理の際にはSi層6は除去されており、濃縮SiGe層8は酸化膜5、7に挟まれているので、その非結晶性の界面において濃縮SiGe層8の歪みを緩和させるようなすべりが発生し、濃縮SiGe層8の中のミスフィット転位の発生を抑制しつつ格子緩和が達成される。従って、面粗さが抑制され、貫通転位密度が低減し、理想的なSiGe層が形成できる。なお、このような貫通転位は、貼り合わせウェーハをセコ(Secco)エッチングすることによりセコ欠陥として確認できる。
なお、酸化濃縮熱処理と格子緩和熱処理はいずれか一方を行なってもよいが、所望のGe組成と格子緩和を得るために両方行なってもよい。格子緩和の程度は、X線回折法を用いて格子緩和率を算出することにより評価できる。
このように形成されたSi単結晶層10は、その下層であるSiGe層2又は濃縮SiGe層8との格子定数の差異により、引っ張り歪みを内在する歪みSi層となる。貫通転位密度が低く表面粗れが抑制されるとともに十分に格子緩和された良質のSiGe層の上に形成されているので、十分に歪みを有する良質な歪みSi層となる。エピタキシャル成長するシリコン単結晶層10の厚さは、効果的な歪みとデバイス作製時の加工性及び品質とを確保するため、10〜50nm程度とするのが好ましい。
まず、図2(a)のように、気相成長法により、ボンドウェーハとなるシリコン単結晶ウェーハ1’の表面にSiGe層2’a、Si層2’b、SiGe層2’cを10〜500nm程度の厚さで順次エピタキシャル成長させる。このようにエピタキシャル成長させるSiGe層のGe組成や厚さ、成長方法は、前述の図1(a)と同様なものとできる。またSi層2’bは、例えば厚さを50nmとできるが、厚さや成長方法等は特に限定されない。
この除去を、研磨、エッチング、酸化性雰囲気下800℃以下の温度での熱酸化後の酸化膜除去のうち少なくとも一つにより行なえば、露出させるSiGe層の表面を、良質な歪みSi層をエピタキシャル成長できるような滑らかなものとできるので好ましい。特に研磨によれば、Si層6’の表面に残留する剥離時に発生した面粗れを改善し、Si層6’を除去できるので好ましい。この研磨は、例えば従来のCMPを用いることができる。また、エッチングの場合は、Si層を除去する際にはTMAHをエッチング液として用いることができ、SiGe層を除去する際にはHF、HNO3、CH3COOHの混酸水溶液を用いることができる。TMAH液によれば、Si層が除去されTMAH液がSiGe層に達したときにはTMAH液の選択性によりエッチストップが起こるし、上記混酸によれば、SiGe層が除去され混酸がSi層に達したときにエッチストップが起こる。このようにエッチストップを複数回繰り返すことにより露出するSiGe層の表面はより滑らかなものとなるので好ましい。また、800℃以下の熱酸化とその後の酸化膜除去によれば、低温の熱処理であるのでミスフィット転位が発生せず好ましい。熱酸化は酸化性雰囲気下、例えばウェット酸素100%の雰囲気下で行なうことができる。また酸化膜除去は例えば15%のHF水溶液にウェーハを浸漬することにより行なうことができる。そして、これらの異なる方法での除去工程を適宜組み合わせれば、露出するSiGe層の表面をより滑らかにできる。
次に、図2(h)に示すように、酸化濃縮熱処理及び/又は格子緩和熱処理を行なったSiGe層表面に形成された酸化膜7’又は9’を除去し、SiGe層2’c又は濃縮SiGe層8’を露出させる。そして最後に、図2(i)に示すように、露出したSiGe層2’c又は濃縮SiGe層8’の表面に気相成長法によりSi単結晶層10’をエピタキシャル成長させる。これらの工程は図1(f)〜(i)と同様に行なうことができる。
このように形成されたSi単結晶層10’は、その下層であるSiGe層2’c又は濃縮SiGe層8’との格子定数の差異により、引っ張り歪みを内在する歪みSi層となる。貫通転位密度が低く表面粗れが抑制されるとともに十分に格子緩和された良質なSiGe層の上に形成されているので、十分に歪みを有する良質な歪みSi層となる。
(実施例1)
直径200mmのシリコン単結晶ウェーハの表面にCVD法によりSiGe層(Ge組成10%)を約120nmだけエピタキシャル成長させ、このSiGe層を通して水素イオン(H+)を注入エネルギー20keV、ドーズ量5×1016atoms/cm2の条件でイオン注入し、シリコン単結晶ウェーハの内部にイオン注入層を形成した。水素イオン注入後、SiGe層表面をSC−1洗浄液で洗浄し、この表面と、100nmの熱酸化膜付きのシリコン単結晶ベースウェーハとを室温で密着させ、アルゴン雰囲気下で500℃、30分の剥離熱処理を行ってイオン注入層で剥離し、SiGe層とシリコン単結晶ウェーハの一部(Si層)をベースウェーハ側に移設させた。次にウェット酸素雰囲気下800℃の温度でSi層を酸化し、ウェーハを15%のHF水溶液に浸漬して酸化膜を除去することにより、移設したSi層を除去した。こうして露出したSiGe層に対して、ドライ酸素100%雰囲気下1200℃の温度でSiGe層の一部を熱酸化することにより、Ge組成20%で厚さ約50nmの濃縮SiGe層を形成した。その後15%HF水溶液にウェーハを浸漬して熱酸化膜を除去し、濃縮SiGe層を露出させ、その表面にCVD法によりシリコン層を15nmの厚さだけエピタキシャル成長させた。
このようにして作製した半導体ウェーハを20枚用意し、表面を目視してボイド及びブリスターの発生数をカウントしたところ、一ウェーハあたりのボイド及びブリスターの発生数は約1個であった。また、表面をセコエッチングして結晶欠陥を観察したところ、セコ欠陥は少なく、ミスフィット転位の発生が抑制されており、クロスハッチもないことが確認された。尚、シリコン層をエピタキシャル成長させる前の濃縮SiGe層の格子緩和率はX線回折法により約70%であり、理論値に近い十分な値が得られていることがわかった。
直径200mmのシリコン単結晶ウェーハの表面にCVD法によりSiGe層(Ge組成20%)約100nm、Si層約50nm、SiGe層(Ge組成20%)を約50nmを順次エピタキシャル成長させ、これらのエピタキシャル層を通して水素イオン(H+)を注入エネルギー20keV、ドーズ量5×1016atoms/cm2の条件でイオン注入し、シリコン単結晶ウェーハの内部にイオン注入層を形成した。水素イオン注入後、最上層のSiGe層表面をSC−1洗浄液で洗浄し、この表面と、100nmの熱酸化膜付きのシリコン単結晶ベースウェーハとを室温で密着させ、アルゴン雰囲気下で500℃、30分の剥離熱処理を行ってイオン注入層で剥離し、2つのSiGe層、その層間のSi層、そしてシリコン単結晶ウェーハの一部(Si層)をベースウェーハ側に移設させた。次にウェーハをTMAH液に浸漬してボンドウェーハの一部であったSi層を除去し、次にHF、HNO3、CH3COOHの混酸に浸漬して100nmのSiGe層を除去した。次にウェット酸素雰囲気下800℃の温度で層間のSi層を酸化し、ウェーハを15%のHF水溶液に浸漬して酸化膜を除去することにより、層間のSi層を除去した。こうして露出した厚さ50nmのSiGe層の表面にCVD法により約20nmの酸化膜を形成した。その後、アルゴン雰囲気下1200℃の温度で露出したSiGe層の格子緩和熱処理を行なった。その後15%HF水溶液にウェーハを浸漬して酸化膜を除去し、SiGe層を露出させ、その表面にCVD法によりシリコン層を15nmの厚さだけエピタキシャル成長させた。
このようにして作製した半導体ウェーハを20枚用意し、表面を目視してボイド及びブリスターの発生数をカウントしたところ、一ウェーハあたりのボイド及びブリスターの発生数は約1個であった。また、表面をセコエッチングして結晶欠陥を観察したところ、セコ欠陥は少なく、ミスフィット転位の発生が抑制されており、クロスハッチもないことが確認された。尚、シリコン層をエピタキシャル成長させる前の濃縮SiGe層の格子緩和率はX線回折法により約65%であり、理論値に近い十分な値が得られていることがわかった。
実施例1と同様の方法で直径200mmのシリコン単結晶ウェーハの表面にSiGe層(Ge組成10%)を約120nmだけエピタキシャル成長させ、このSiGe層に対して、ドライ酸素100%雰囲気下1200℃の温度でSiGe層の一部を熱酸化することにより、Ge組成20%で厚さ約50nmの濃縮SiGe層を形成した。この段階で、濃縮SiGe層にはすでにクロスハッチが見られた。次に熱酸化膜及び濃縮SiGe層を通して水素イオン(H+)を注入エネルギー20keV、ドーズ量5×1016atoms/cm2の条件でイオン注入し、シリコン単結晶ウェーハの内部にイオン注入層を形成した。水素イオン注入後、熱酸化膜表面をSC−1洗浄液で洗浄し、この表面と、シリコン単結晶ベースウェーハとを室温で密着させ、剥離熱処理を行ってイオン注入層で剥離し、SiGe層とシリコン単結晶ウェーハの一部(Si層)をベースウェーハ側に移設させた。次に移設したSi層をTMAH液により除去し、濃縮SiGe層を露出させ、その表面にCVD法によりシリコン層を15nmの厚さだけエピタキシャル成長させた。
このように作製した貼り合わせウェーハの表面をセコエッチングして結晶欠陥を観察したところ、セコ欠陥は実施例1に比べてかなり多く、ミスフィット転位の発生が確認された。また、濃縮SiGe層の格子緩和率は約50%であり、実施例1に比べて格子緩和率が低いことがわかった。
2’b…Si層、 3、3’…イオン注入層、
4、4’…ベースウェーハ、 5、5’…シリコン酸化膜、 6、6’…Si層、
7、7’…熱酸化膜、 8、8’…濃縮SiGe層、
9、9’…酸化膜、 10、10’…Si単結晶層。
Claims (11)
- 半導体ウェーハの製造方法であって、少なくとも、ボンドウェーハとなるシリコン単結晶ウェーハの表面にSiGe層をエピタキシャル成長させ、該SiGe層を通して水素イオンまたは希ガスイオンの少なくとも一種類を注入することにより前記ボンドウェーハ内部にイオン注入層を形成し、前記SiGe層の表面とベースウェーハの表面とを絶縁膜を介して密着させて貼り合わせ、その後前記イオン注入層で剥離を行い、前記剥離によりベースウェーハ側に移設した剥離層のSi層を除去することによりSiGe層を露出させ、その後、該露出したSiGe層に対して、酸化性雰囲気下でGeを濃縮する熱処理及び/又は非酸化性雰囲気下で格子歪みを緩和させる熱処理を行なうことを特徴とする半導体ウェーハの製造方法。
- 半導体ウェーハの製造方法であって、少なくとも、ボンドウェーハとなるシリコン単結晶ウェーハの表面に、Si層を介する複数のSiGe層をエピタキシャル成長させ、該複数のSiGe層を通して水素イオンまたは希ガスイオンの少なくとも一種類を注入することにより前記ボンドウェーハ内部にイオン注入層を形成し、前記複数のSiGe層のうち最上層のSiGe層の表面とベースウェーハの表面とを絶縁膜を介して密着させて貼り合わせ、その後前記イオン注入層で剥離を行い、前記剥離によりベースウェーハ側に移設した剥離層のSi層及びSiGe層を除去することにより前記最上層のSiGe層を露出させ、その後、該露出したSiGe層に対して、酸化性雰囲気下で熱酸化してGeを濃縮する熱処理及び/又は非酸化性雰囲気下で格子歪みを緩和させる熱処理を行なうことを特徴とする半導体ウェーハの製造方法。
- 前記Geを濃縮する熱処理及び/又は格子歪みを緩和させる熱処理を行なった後、前記露出したSiGe層の表面にSi単結晶層をエピタキシャル成長させることを特徴とする請求項1又は請求項2に記載の半導体ウェーハの製造方法。
- 前記イオン注入層での剥離の後、非酸化性雰囲気下800℃以下の温度で前記貼り合わせの強度を高める熱処理を行なうことを特徴とする請求項1乃至請求項3のいずれか一項に記載の半導体ウェーハの製造方法。
- 前記Si層及び/又はSiGe層の除去を、研磨、エッチング、酸化性雰囲気下800℃以下の温度での熱酸化後の酸化膜除去のうち少なくとも一つにより行なうことを特徴とする請求項1乃至請求項4のいずれか一項に記載の半導体ウェーハの製造方法。
- 前記Geを濃縮する熱処理及び/又は格子歪みを緩和させる熱処理を行なう前に、前記露出したSiGe層の表面に酸化膜を形成することを特徴とする請求項1乃至請求項5のいずれか一項に記載の半導体ウェーハの製造方法。
- 前記SiGe層のGe組成を20%以下とすることを特徴とする請求項1乃至請求項6のいずれか一項に記載の半導体ウェーハの製造方法。
- 前記SiGe層の表面とベースウェーハの表面との密着に介する絶縁膜を前記ベースウェーハの表面に形成させることを特徴とする請求項1乃至請求項7のいずれか一項に記載の半導体ウェーハの製造方法。
- 前記SiGe層の表面とベースウェーハの表面との密着に介する絶縁膜を少なくとも前記SiGe層の表面に50nm以下の厚さで形成させることを特徴とする請求項1乃至請求項8のいずれか一項に記載の半導体ウェーハの製造方法。
- 前記ベースウェーハとしてシリコン単結晶ウェーハまたは絶縁性ウェーハを用いることを特徴とする請求項1乃至請求項9のいずれか一項に記載の半導体ウェーハの製造方法。
- 前記Geを濃縮する熱処理の温度を900℃以上とすることを特徴とする請求項1乃至請求項10のいずれか一項に記載の貼り合わせウェーハの製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004305637A JP4617820B2 (ja) | 2004-10-20 | 2004-10-20 | 半導体ウェーハの製造方法 |
EP05793216A EP1811548A4 (en) | 2004-10-20 | 2005-10-14 | SEMICONDUCTOR WAFER MANUFACTURING METHOD |
US11/665,362 US20070287269A1 (en) | 2004-10-20 | 2005-10-14 | Method For Producing Semiconductor Wafer |
KR1020077008862A KR20070059157A (ko) | 2004-10-20 | 2005-10-14 | 반도체 웨이퍼의 제조방법 |
PCT/JP2005/018929 WO2006043471A1 (ja) | 2004-10-20 | 2005-10-14 | 半導体ウェーハの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004305637A JP4617820B2 (ja) | 2004-10-20 | 2004-10-20 | 半導体ウェーハの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006120782A JP2006120782A (ja) | 2006-05-11 |
JP4617820B2 true JP4617820B2 (ja) | 2011-01-26 |
Family
ID=36202887
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004305637A Expired - Fee Related JP4617820B2 (ja) | 2004-10-20 | 2004-10-20 | 半導体ウェーハの製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US20070287269A1 (ja) |
EP (1) | EP1811548A4 (ja) |
JP (1) | JP4617820B2 (ja) |
KR (1) | KR20070059157A (ja) |
WO (1) | WO2006043471A1 (ja) |
Families Citing this family (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1851789B1 (en) * | 2005-02-24 | 2013-05-01 | Soitec | Thermal oxidation of a sige layer and applications thereof |
JP2007319988A (ja) * | 2006-06-01 | 2007-12-13 | National Institute For Materials Science | Iv族半導体ナノ細線の製造方法並びに構造制御方法 |
JP4943820B2 (ja) * | 2006-11-10 | 2012-05-30 | 信越化学工業株式会社 | GOI(GeonInsulator)基板の製造方法 |
JP2008198656A (ja) * | 2007-02-08 | 2008-08-28 | Shin Etsu Chem Co Ltd | 半導体基板の製造方法 |
FR2913527B1 (fr) * | 2007-03-05 | 2009-05-22 | Commissariat Energie Atomique | Procede de fabrication d'un substrat mixte et utilisation du substrat pour la realisation de circuits cmos |
FR2918793B1 (fr) * | 2007-07-11 | 2009-10-09 | Commissariat Energie Atomique | Procede de fabrication d'un substrat semiconducteur-sur- isolant pour la microelectronique et l'optoelectronique. |
US7781308B2 (en) * | 2007-12-03 | 2010-08-24 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing SOI substrate |
EP2105957A3 (en) | 2008-03-26 | 2011-01-19 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing soi substrate and method for manufacturing semiconductor device |
JP5654206B2 (ja) * | 2008-03-26 | 2015-01-14 | 株式会社半導体エネルギー研究所 | Soi基板の作製方法及び該soi基板を用いた半導体装置 |
WO2009152648A1 (zh) * | 2008-06-20 | 2009-12-23 | Lee Tienhsi | 薄膜制造方法 |
US7935612B1 (en) | 2010-02-05 | 2011-05-03 | International Business Machines Corporation | Layer transfer using boron-doped SiGe layer |
DE102010046215B4 (de) | 2010-09-21 | 2019-01-03 | Infineon Technologies Austria Ag | Halbleiterkörper mit verspanntem Bereich, Elektronisches Bauelement und ein Verfahren zum Erzeugen des Halbleiterkörpers. |
JP5830255B2 (ja) * | 2011-03-03 | 2015-12-09 | 信越化学工業株式会社 | 半導体基板の製造方法 |
WO2012169209A1 (ja) * | 2011-06-10 | 2012-12-13 | 住友化学株式会社 | 半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法 |
TWI550828B (zh) * | 2011-06-10 | 2016-09-21 | 住友化學股份有限公司 | 半導體裝置、半導體基板、半導體基板之製造方法及半導體裝置之製造方法 |
CN103065931B (zh) * | 2011-10-24 | 2015-09-23 | 中国科学院上海微***与信息技术研究所 | 一种制备半导体弛豫、应变材料并使其层转移的方法 |
CN102738060B (zh) * | 2012-07-02 | 2014-04-23 | 中国科学院上海微***与信息技术研究所 | 一种goi晶片结构的制备方法 |
US8877608B2 (en) * | 2012-07-02 | 2014-11-04 | Shanghai Institute Of Microsystem And Information Technology, Chinese Academy Of Sciences | Method for preparing GOI chip structure |
CN102737963B (zh) * | 2012-07-20 | 2015-03-18 | 中国科学院上海微***与信息技术研究所 | 一种利用离子注入及定点吸附工艺制备半导体材料的方法 |
CN103594411A (zh) * | 2012-08-13 | 2014-02-19 | 中芯国际集成电路制造(上海)有限公司 | 绝缘体上锗硅的形成方法 |
WO2015178857A1 (en) * | 2014-05-23 | 2015-11-26 | Massachusetts Institute Of Technology | Method of manufacturing a germanium-on-insulator substrate |
US9905672B2 (en) * | 2016-05-23 | 2018-02-27 | Samsung Electronics Co., Ltd. | Method of forming internal dielectric spacers for horizontal nanosheet FET architectures |
FR3064398B1 (fr) * | 2017-03-21 | 2019-06-07 | Soitec | Structure de type semi-conducteur sur isolant, notamment pour un capteur d'image de type face avant, et procede de fabrication d'une telle structure |
US10176991B1 (en) | 2017-07-06 | 2019-01-08 | Wisconsin Alumni Research Foundation | High-quality, single-crystalline silicon-germanium films |
US11342498B2 (en) * | 2018-01-08 | 2022-05-24 | Integrated Silicon Solution (cayman) Inc. | High density 3D magnetic random access memory (MRAM) cell integration using wafer cut and transfer |
CN111653612A (zh) * | 2020-06-24 | 2020-09-11 | 上海华力集成电路制造有限公司 | 一种提升SiGe沟道表面均匀度的方法 |
CN112467024B (zh) * | 2020-11-24 | 2023-04-07 | 上海新硅聚合半导体有限公司 | 一种异质结构薄膜衬底的制备方法 |
CN114038753A (zh) * | 2021-10-09 | 2022-02-11 | 上海华力集成电路制造有限公司 | Mosfet的制造方法 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04506587A (ja) * | 1989-09-29 | 1992-11-12 | アメリカ合衆国. | 薄い絶縁体上シリコン層の製造方法 |
JPH11121377A (ja) * | 1997-08-26 | 1999-04-30 | Internatl Business Mach Corp <Ibm> | 半導体材料薄膜の製造のための改良型スマート・カット・プロセス |
JP2001217430A (ja) * | 1999-11-26 | 2001-08-10 | Toshiba Corp | 半導体基板の製造方法およびこれにより製造された半導体基板 |
WO2002043153A1 (fr) * | 2000-11-27 | 2002-05-30 | Shin-Etsu Handotai Co.,Ltd. | Procede de fabrication de plaquette de semi-conducteur |
JP2003017705A (ja) * | 2001-06-29 | 2003-01-17 | Toshiba Corp | 電界効果トランジスタ及び半導体装置の製造方法 |
JP2003017671A (ja) * | 2001-06-29 | 2003-01-17 | Mitsubishi Materials Silicon Corp | 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法 |
WO2003046992A1 (fr) * | 2001-11-29 | 2003-06-05 | Shin-Etsu Handotai Co.,Ltd. | Procede de production d'une tranche de soi |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3358550B2 (ja) * | 1998-07-07 | 2002-12-24 | 信越半導体株式会社 | Soiウエーハの製造方法ならびにこの方法で製造されるsoiウエーハ |
US6690043B1 (en) * | 1999-11-26 | 2004-02-10 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
US6649492B2 (en) * | 2002-02-11 | 2003-11-18 | International Business Machines Corporation | Strained Si based layer made by UHV-CVD, and devices therein |
FR2842349B1 (fr) * | 2002-07-09 | 2005-02-18 | Transfert d'une couche mince a partir d'une plaquette comprenant une couche tampon | |
US6953736B2 (en) * | 2002-07-09 | 2005-10-11 | S.O.I.Tec Silicon On Insulator Technologies S.A. | Process for transferring a layer of strained semiconductor material |
KR100511656B1 (ko) * | 2002-08-10 | 2005-09-07 | 주식회사 실트론 | 나노 에스오아이 웨이퍼의 제조방법 및 그에 따라 제조된나노 에스오아이 웨이퍼 |
US20040192067A1 (en) * | 2003-02-28 | 2004-09-30 | Bruno Ghyselen | Method for forming a relaxed or pseudo-relaxed useful layer on a substrate |
-
2004
- 2004-10-20 JP JP2004305637A patent/JP4617820B2/ja not_active Expired - Fee Related
-
2005
- 2005-10-14 EP EP05793216A patent/EP1811548A4/en not_active Withdrawn
- 2005-10-14 US US11/665,362 patent/US20070287269A1/en not_active Abandoned
- 2005-10-14 KR KR1020077008862A patent/KR20070059157A/ko not_active Application Discontinuation
- 2005-10-14 WO PCT/JP2005/018929 patent/WO2006043471A1/ja active Application Filing
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04506587A (ja) * | 1989-09-29 | 1992-11-12 | アメリカ合衆国. | 薄い絶縁体上シリコン層の製造方法 |
JPH11121377A (ja) * | 1997-08-26 | 1999-04-30 | Internatl Business Mach Corp <Ibm> | 半導体材料薄膜の製造のための改良型スマート・カット・プロセス |
JP2001217430A (ja) * | 1999-11-26 | 2001-08-10 | Toshiba Corp | 半導体基板の製造方法およびこれにより製造された半導体基板 |
WO2002043153A1 (fr) * | 2000-11-27 | 2002-05-30 | Shin-Etsu Handotai Co.,Ltd. | Procede de fabrication de plaquette de semi-conducteur |
JP2003017705A (ja) * | 2001-06-29 | 2003-01-17 | Toshiba Corp | 電界効果トランジスタ及び半導体装置の製造方法 |
JP2003017671A (ja) * | 2001-06-29 | 2003-01-17 | Mitsubishi Materials Silicon Corp | 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法 |
WO2003046992A1 (fr) * | 2001-11-29 | 2003-06-05 | Shin-Etsu Handotai Co.,Ltd. | Procede de production d'une tranche de soi |
Also Published As
Publication number | Publication date |
---|---|
EP1811548A1 (en) | 2007-07-25 |
JP2006120782A (ja) | 2006-05-11 |
WO2006043471A1 (ja) | 2006-04-27 |
EP1811548A4 (en) | 2010-03-10 |
US20070287269A1 (en) | 2007-12-13 |
KR20070059157A (ko) | 2007-06-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4617820B2 (ja) | 半導体ウェーハの製造方法 | |
EP1800345B1 (en) | Method of creating defect free high ge content (25%) sige-on-insulator (sgoi) substrates using wafer bonding techniques | |
JP5107911B2 (ja) | 転位の無い歪んだ結晶を作成するための方法 | |
JP2010016390A (ja) | グレーデッドエピタキシャル成長を用いた半導体品の製造プロセス | |
EP0843345A2 (en) | Method of manufacturing a semiconductor article | |
JP4826475B2 (ja) | 半導体ウェーハの製造方法 | |
WO2002043153A1 (fr) | Procede de fabrication de plaquette de semi-conducteur | |
JP2012231165A (ja) | シリコン−オン−インシュレーター構造及びバルク基板に対するSiGeの堆積 | |
JP2006524426A (ja) | 基板上に歪層を製造する方法と層構造 | |
CN107667416B (zh) | 制造绝缘体上半导体的方法 | |
US7959731B2 (en) | Method for producing semiconductor wafer | |
JP4654710B2 (ja) | 半導体ウェーハの製造方法 | |
JP5465830B2 (ja) | 貼り合わせ基板の製造方法 | |
KR101142138B1 (ko) | 적층기판의 세척방법, 기판의 접합방법 및 접합 웨이퍼의제조방법 | |
EP1437764A1 (en) | A compliant substrate for a heteroepitaxy, a heteroepitaxial structure and a method for fabricating a compliant substrate | |
JP4289864B2 (ja) | 半導体装置及び半導体装置製造方法 | |
JP4613656B2 (ja) | 半導体ウエーハの製造方法 | |
JP4649918B2 (ja) | 貼り合せウェーハの製造方法 | |
JP4626133B2 (ja) | 貼り合せウェーハの製造方法 | |
JP2006216661A (ja) | 半導体ウェーハの製造方法 | |
JP2005093797A (ja) | 半導体基板及びその製造方法 | |
JP2008130726A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061117 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100928 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101011 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131105 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |