JP2005005321A

JP2005005321A - 半導体基体、半導体装置及びこれらの製造方法

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Publication number: JP2005005321A
Application number: JP2003164085A
Authority: JP
Inventors: Kiyobumi Sakaguchi; 清文坂口
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2003-06-09
Filing date: 2003-06-09
Publication date: 2005-01-06
Anticipated expiration: 2023-06-09
Also published as: JP4371710B2

Abstract

【課題】半導体層を効率的に歪ませること。
【解決手段】半導体基体は、基板１１上に形成された多孔質層１２と、多孔質層１２上に形成された半導体層１３と、半導体層１３に応力を加えて半導体層１３に歪みを生じさせる歪み誘起領域１４と、を備える。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体基体、半導体装置及びこれらの製造方法に関するものである。
【０００２】
【従来の技術】
従来、単結晶基板上にそれと異なる材料をエピタキシャル成長させるヘテロエピタキシャル成長法が知られている。ヘテロエピタキシャル成長法では、結晶成長の材料や条件によって、結晶格子が歪んだエピタキシャル層を形成することができる。結晶格子が歪んだエピタキシャル層では、引張り応力によってエピタキシャル層中の原子間隔が広がっているため、エピタキシャル層中のキャリアの有効質量が減少し、キャリアの移動度を向上させることができる。
【０００３】
これを利用した技術として、ＳｉＧｅ層によって歪まされたシリコン層（以下「歪みシリコン層」という。）によって、キャリアの移動度を上げる技術が開示されている（例えば、特許文献１参照。）。ＳｉＧｅ層の上にシリコンをエピタキシャル成長させると、格子定数がシリコンよりも大きいＳｉＧｅに倣ってシリコンが形成されるので（ＳｉとＧｅの格子定数差は約４％）、数％程度の歪みが生じる（ただし、ＳｉＧｅ層に含まれるＧｅの量によって異なる。）。
【０００４】
これに対し、シリコン層の上側からシリコン層に引っ張り応力を加えて、シリコン層の結晶格子を歪ませる技術がある。例えば、チャネル領域の上方に形成されたゲート電極側からチャネル領域に対して引っ張り応力を加えることによって、チャネル領域の移動度を向上させる技術が開示されている（例えば、非特許文献１参照。）。
【０００５】
【特許文献１】
特開２０００−２８６４１８号公報
【非特許文献１】
”最先端半導体分野で２つのトランジスタ高性能化技術を開発”、［ｏｎｌｉｎｅ］、平成１５年１２月１７日、三菱電機株式会社、インターネット、＜ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．ｍｉｔｓｕｂｉｓｈｉｅｌｅｃｔｒｉｃ．ｃｏ．ｊｐ／ｎｅｗｓ／２００２／１２１７−ｂ．ｈｔｍｌ＞
【０００６】
【発明が解決しようとする課題】
しかしながら、特許文献１では、ＳｉＧｅ層に欠陥が含まれるため、高い結晶性を持つ歪みシリコン層を形成することが困難である。また、非特許文献１では、歪みのないシリコン層を形成した後に、シリコン層の上に形成されたデバイス構造によって歪みを導入しているが、この場合、歪みシリコン層の下は、シリコン層を歪ませる前に整合した材料で出来ているため、シリコン層の上部から歪みを印加する際に、シリコン層の下の層にそれを阻止しようとする力が生じる。一般に、シリコン層に２軸性の応力を印加して、歪みを発生させる場合、以下の式１に従ってシリコンの面内に歪み量が生じる。
【０００７】
ε＝（１−ν）・σ／Ｅ …（式１）
ここでεはシリコンの面内の歪み量（無単位）、νはシリコン結晶のポアソン比（無単位）、σはシリコン層の面内に印加される２軸性応力〔Ｇｐａ〕、Ｅはシリコン結晶のヤング率〔Ｇｐａ〕である。通常、Ｅ＝１６２Ｇｐａ、ν＝０．２６の場合、ＳｉＧｅ上のシリコンの歪み量εを１〜２％とするには、σ＝２．２〜４．４（Ｇｐａ）の応力が必要となる。したがって、一般的なＳｉ−ＬＳＩ（ｌａｒｇｅ−ｓｃａｌｅｉｎｔｅｇｒａｔｉｏｎ）構造においては、表面のシリコン層を歪ませるだけではなく、下地の部分まで歪ませる必要がある。そのため、シリコン層の上部あるいは側面から応力をかける場合には、上記の値よりも大きな応力をかける必要がある。
【０００８】
本発明は、上記の背景に鑑みてなされたものであり、半導体層を効率的に歪ませることを目的とする。
【０００９】
【課題を解決するための手段】
本発明の第１の側面は、半導体基体に係り、半導体層と、前記半導体層を支持する多孔質層と、前記半導体層に応力を加えて該半導体層に歪みを生じさせる歪み誘起領域と、を備えることを特徴とする。
【００１０】
本発明の好適な実施の形態によれば、前記多孔質層及び前記半導体層は、複数の島状の領域を含み、前記歪み誘起領域は、前記複数の島状の領域の間に形成されていることが望ましい。
【００１１】
本発明の好適な実施の形態によれば、前記半導体層は、複数の島状の半導体領域を含み、前記歪み誘起領域は、前記複数の島状の半導体領域の間に形成されていることが望ましい。
【００１２】
本発明の好適な実施の形態によれば、前記多孔質層は、多孔質シリコン層であることが望ましい。
【００１３】
本発明の好適な実施の形態によれば、前記半導体層は、単結晶シリコンで構成されていることが望ましい。
【００１４】
本発明の好適な実施の形態によれば、前記歪み誘起領域は、酸化シリコンで構成されていることが望ましい。
【００１５】
本発明の好適な実施の形態によれば、前記歪み誘起領域は、窒化シリコンで構成されていることが望ましい。
【００１６】
本発明の第２の側面は、半導体装置に係り、前記半導体層に半導体デバイスが形成されていることを特徴とする。
【００１７】
本発明の好適な実施の形態によれば、前記半導体デバイスのチャネルの上方に、前記半導体層に応力を加えて該半導体層に歪みを生じさせる第２の歪み誘起領域を更に備えることが望ましい。
【００１８】
本発明の第３の側面は、半導体基体の製造方法に係り、基板に多孔質層を形成する工程と、前記多孔質層の上に半導体層を形成する工程と、前記半導体層に応力を加えて該半導体層に歪みを生じさせる歪み誘起領域を形成する工程と、を含むことを特徴とする。
【００１９】
本発明の好適な実施の形態によれば、前記半導体層を形成する工程の後に、前記多孔質層及び前記半導体層を部分的にエッチングして開口部を形成する工程を更に含み、前記歪み誘起領域を形成する工程では、前記開口部に前記歪み誘起領域を形成することが望ましい。
【００２０】
本発明の好適な実施の形態によれば、前記半導体層を形成する工程の後に、前記半導体層を部分的にエッチングして開口部を形成する工程を更に含み、前記歪み誘起領域を形成する工程では、前記開口部に前記歪み誘起領域を形成することが望ましい。
【００２１】
本発明の好適な実施の形態によれば、前記多孔質層を形成する工程では、前記基板に複数の多孔質領域を形成し、前記歪み誘起領域を形成する工程では、前記複数の多孔質領域の半導体層の間に前記歪み誘起領域を形成することが望ましい。
【００２２】
本発明の第４の側面は、半導体装置の製造方法に係り、上記の製造方法を適用して製造された半導体基板を準備する工程と、前記半導体基板に半導体デバイスを作り込む工程と、を含むことを特徴とする。
【００２３】
本発明の好適な実施の形態によれば、前記半導体デバイスのチャネルの上方から前記半導体層に応力を加えて該半導体層に更に歪みを形成する工程を含むことが望ましい。
【００２４】
【発明の実施の形態】
以下、添付図面を参照しながら本発明の好適な実施の形態を説明する。
【００２５】
（第１の実施形態）
図１（ａ）〜図１（ｅ）は、本発明の好適な第１の実施形態に係る基板製造方法を説明するための図である。
【００２６】
図１（ａ）に示す工程では、基板１１を準備する。基板１１としては、例えば、シリコンが好適であるが、他の材料を採用してもよい。
【００２７】
図１（ｂ）に示す工程では、基板１１の表面に多孔質層１２を形成する。多孔質層１２のヤング率は、図１（ｃ）に示す工程で形成される半導体層１３のヤング率よりも低い。多孔質層１２を構成する材料としては、シリコンを多孔質化した多孔質シリコンを採用するのが好適である。多孔質シリコン層は、シリコン基板の表面を陽極化成することによって形成することができる。陽極化成は、フッ化水素酸を含む電解液中に陽極及び陰極を配置し、それらの電極の間に基板を配置し、それらの電極間に電流を流すことにより実施することができる。
【００２８】
また、多孔質シリコン層は、略均一な多孔度を持つ単一の層で構成されてもよいし、互いに異なる多孔度を持つ２以上の層で構成されてもよい。また、多孔質シリコン層のヤング率は、多孔度（ｐｏｒｏｓｉｔｙ）を変化させることによって、少なくとも約１ＧＰａ〜約８３ＧＰａまで変化させることができる（例えば、Ｌ．Ｃａｎｈａｍ編、Ｄ．Ｂｅｌｌｅｔ著、”ＰｒｏｐｅｒｔｉｅｓｏｆＰｏｒｏｕｓＳｉｌｉｃｏｎ”、ＩＮＳＰＥＣ、ＴｈｅＩｎｓｔｉｔｕｔｉｏｎｏｆＥｌｅｃｔｒｉｃａｌＥｎｇｉｎｅｅｒｓ、ｐ．１２７−１３１を参照。）。
【００２９】
図５は、上記Ｄ．Ｂｅｌｌｅｔの論文に開示されたデータに基づいて、多孔質シリコンの多孔度ρとヤング率Ｅとの関係を図示したものである。図５に示すように、多孔質シリコンの多孔度が高いほどヤング率が低いことが分かる。多孔質シリコンの多孔度は、陽極化成を用いる場合には、溶液の濃度、電流密度、シリコン基板の比抵抗等によって制御することができるため、多孔質シリコンのヤング率を所望の値にすることができるという利点がある。
【００３０】
なお、本発明において、多孔質層を形成する方法は、陽極化成に限定されず、例えば、基板に水素又はヘリウム等をイオン注入する方法を採用することができる。
【００３１】
図１（ｃ）に示す工程では、多孔質層１２上にエピタキシャル成長法により半導体層１３を形成する。エピタキシャル成長法によって、良質の単結晶半導体層を形成することができる。
【００３２】
図１（ｄ）に示す工程では、半導体層１３上にレジストを塗布した後に、一般的なリソグラフィ工程によって、多孔質層１２及び半導体層１３をパターニングして開口部を形成する。これによって、島状の多孔質層１２’及び半導体層１３’が、基板１１の上に複数形成される。なお、開口部の幅は、特に限定されないが１μｍ以上であるのが望ましい。
【００３３】
図１（ｅ）に示す工程では、図１（ｄ）に示す工程で形成された開口部に露出した基板１１上に、半導体層１３’に応力を印加する歪み誘起領域１４を形成する。歪み誘起領域１４は、第２の半導体１３’が略水平な方向に延びるように半導体層１３’に応力を印加すべく、多孔質層１２’及び半導体層１３’をこれらの表面に実質的に平行な方向に引っ張るように働く。歪み誘起領域１４によって面内方向に引っ張り力が加えられた半導体層１３’は、結晶格子が歪み、半導体層１３’内を移動するキャリアの移動度が向上する。歪み誘起領域１４としては、例えば、ＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）等を原材料にした酸化シリコンやＳｉＮを採用することができる。
【００３４】
以上のようにして、基板１１に形成された多孔質層１２’と、多孔質層１２’の上に形成された半導体層１３’と、半導体層１３’のキャリア移動度が増大するように半導体層１３’に応力を印加する歪み誘起領域１４と、を備える基板を作製することができる。
【００３５】
ＣＶＤ（ｃｈｅｍｉｃａｌｖａｐｏｒｄｅｐｏｓｉｔｉｏｎ）酸化シリコンの形成には、ＴＥＯＳ、ＴＥＯＳ＋Ｏ_２、ＴＥＯＳ＋Ｏ_３、ＳｉＨ_４＋Ｏ_２、ＳｉＨ_４＋Ｎ_２Ｏ、ＳｉＨ_２Ｃｌ_２＋Ｎ_２Ｏ等が用いられる。ＣＶＤの方式には、熱ＣＶＤ及びプラズマＣＶＤがある。
【００３６】
窒化シリコンの形成には、熱ＣＶＤ及びプラズマＣＶＤを用いることができる。その原材料としてＳｉを含む原料としては、ＳｉＣｌ_２、ＳｉＨ、ＳｉＨ_２Ｃｌ_２があり、Ｎを含む原料としてはＮＨ_３、Ｎ_２Ｈ_４、Ｎ_２等がある。
【００３７】
また、半導体層１３’よりもヤング率が低い多孔質層１２’が下層に配置されているため、歪み誘起領域１４から半導体層１３’に印加される引っ張り力のほとんどが半導体層１３’に印加されて、半導体層１３’を引っ張る力はより小さな力で済む。このように、半導体層１３’の下層に多孔質層１２’を配置して、引っ張り力を効率よく面内歪みに変換することによって、より少ない応力でより大きな歪みを発生させることができる。
【００３８】
また、島状の半導体層１３’が形成されることによって、半導体層１３’の各々を独立に歪ませることができる。半導体層１３が多孔質層１２上に一様に形成される場合には、半導体層１３を歪ませたときに、全体の歪みの量が莫大なものになりうる。例えば、ＳｉＧｅ上の歪みシリコン層は、ＳｉＧｅが完全に緩和しているとすると、面内で１％程度歪む。３００ｍｍウエハの直径で考えると、歪みの総量は３ｍｍとなる。無歪み状態から歪ませると、直径で３ｍｍ大きなシリコン層となるが、実際にはこのような量までシリコン層全体を歪ませることは出来ない。しかし、本実施形態によれば、島状の半導体層１３’を基板１１の上に形成することによって、例えば、１０μｍ角の半導体層１３’の島に対して１μｍの開口部を形成して、半導体層１３’の個々の島を１０．１ｍｍ、そのすき間にある開口部を０．９ｍｍとして、半導体層１３’の島を個別に歪ませることができる。
【００３９】
ＳｉＧｅ上の歪Ｓｉの形成の場合は、堆積時（エピタキシャル成長時）に既に歪みをもって形成されるので、実寸が大きくなることはないが、無歪のものを後から歪ませると上記の様なことになる。
【００４０】
（第２の実施形態）
以下、本発明の好適な第２の実施形態に係る基板製造方法を説明について説明する。本実施形態に係る基板製造方法は、概略的には、第１の実施形態に係る基板製造方法の一部の工程を変更したものである。図２は、本実施形態に係る基板製造方法を示す図である。図２（ａ）〜図２（ｃ）に示す工程は、図１（ａ）〜図１（ｃ）に示す工程と同様である。
【００４１】
図２（ｄ）に示す工程では、半導体層１３をエッチングして開口部を形成する。図２（ｅ）に示す工程では、開口部に露出した多孔質層１２の上に歪み誘起領域１４を形成する。以上のように構成することによって、多孔質層１２上に形成された半導体層１３’を効率的に歪ませることができる。
【００４２】
（第３の実施形態）
以下、本発明の好適な第３の実施形態に係る基板製造方法を説明について説明する。本実施形態に係る基板製造方法は、概略的には、第１の実施形態に係る基板製造方法の一部の工程を変更したものである。図３は、本実施形態に係る基板製造方法を示す図である。図３（ａ）、（ｃ）に示す工程は、図１（ａ）、（ｃ）に示す工程とそれぞれ同様である。
【００４３】
図３（ｂ）に示す工程では、基板１１に部分的に多孔質層を形成する。多孔質層を形成する方法としては、陽極化成を採用する場合には、例えば、陽極化成で使用する薬液（フッ化水素酸等）から基板を保護する保護膜（例えば、窒化膜あるいは耐ＨＦ性マスク）を基板１１上に形成した後に、基板１１を陽極化成することによって、図１（ｂ）に示す部分的な多孔質層１２’’を形成することができる。図３（ｄ）に示す工程では、半導体層１３をエッチングして開口部を形成する。図３（ｅ）に示す工程では、開口部に露出した基板１１の上に歪み誘起領域１４を形成する。以上のように構成することによって、多孔質層１２上に形成された半導体層１３’を効率的に歪ませることができる。
【００４４】
［半導体基板の第１の適用例］
本適用例では、本発明の好適な第１〜第３のいずれかの実施形態に係る基板の製造方法を適用して製造され得る半導体基板を利用した半導体装置の製造方法を示す。
【００４５】
図４は、本発明の好適な第１〜第３の実施形態のうち例示的に第２の実施形態に示す工程で作製された基板の半導体層１３’及び歪み誘起領域１４の近傍を示したものである。まず、半導体層１３、１３’の表面に素子分離領域５４、ゲート絶縁膜５６を形成する（図４（ａ）を参照）。ゲート絶縁膜５６の材料としては、例えば、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化チタン、酸化スカンジウム、酸化イットリウム、酸化ガドリニウム、酸化ランタン、酸化ジルコニウム、及びこれらの混合物ガラス等が好適である。ゲート酸化膜５６は、例えば、半導体層１３、１３’の表面を酸化させたり、ＣＶＤ法又はＰＶＤ法により半導体層１３、１３’の表面に該当する物質を堆積させたりすることにより形成され得る。
【００４６】
次いで、ゲート絶縁膜５６上にゲート電極５５を形成する。ゲート電極５５は、例えば、Ｐ型又はＮ型不純物がドープされた多結晶シリコンや、タングステン、モリブデン、チタン、タンタル、アルミニウム、銅などの金属又はこれらの少なくとも１種を含む合金や、モリブデンシリサイド、タングステンシリサイド、コバルトシリサイドなどの金属珪化物や、チタンナイトライド、タングステンナイトライド、タンタルナイトライドなどの金属窒化物などで構成され得る。ゲート絶縁膜５６は、例えばポリサイドゲートのように、互いに異なる材料からなる複数の層を積層して形成されてもよい。ゲート電極５５は、例えば、サリサイド（セルフアラインシリサイド）と呼ばれる方法で形成されてもよいし、ダマシンゲートプロセスと呼ばれる方法で形成してもよいし、他の方法で形成してもよい。以上の工程により図４（ａ）に示す構造体が得られる。
【００４７】
次いで、燐、砒素、アンチモンなどのＮ型不純物又はボロンなどのＰ型不純物を半導体層１３、１３’に導入することにより、比較的低濃度のソース、ドレイン領域５８を形成する（図４（ｂ）を参照）。不純物は、例えば、イオン打ち込み及び熱処理などにより導入することができる。
【００４８】
次いで、ゲート電極５５を覆うようにして絶縁膜を形成した後に、これをエッチバックすることにより、ゲート電極５９の側部にサイドウォール５９を形成する。
【００４９】
次いで、再び上記と同一の導電型の不純物を半導体層１３、１３’に導入し、比較的高濃度のソース、ドレイン領域５７を形成する。以上の工程により図４（ｂ）に示す構造体が得られる。
【００５０】
次いで、ゲート電極５５の上面並びにソース及びドレイン領域５７の上面に金属珪化物層６０を形成する（図４（ｃ）を参照）。金属珪化物層６０の材料としては、例えば、ニッケルシリサイド、チタンシリサイド、コバルトシリサイド、モリブデンシリサイド、タングステンシリサイドなどが好適である。これらの珪化物は、ゲート電極５５の上面並びにソース及びドレイン領域５７の上面を覆うように金属を堆積させて、その後、熱処理を施すことによって、該金属とその下部のシリコンとを反応させた後に、該金属のうち未反応部分を硫酸などのエッチャントで除去することによって形成することができる。ここで、必要に応じて、珪化物層の表面を窒化させてもよい。以上の工程により図４（ｃ）に示す構造体が得られる。
【００５１】
次いで、シリサイド化したゲート電極の上面並びにソース及びドレイン領域の上面を覆うように絶縁膜６１を形成する（図４（ｄ）を参照）。絶縁膜６１の材料としては、燐及び／又はボロンを含む酸化シリコンなどが好適である。
【００５２】
次いで、必要に応じて、ＣＭＰ（ｃｈｅｍｉｃａｌｍｅｃｈａｎｉｃａｌｐｏｌｉｓｈｉｎｇ）法により表面を平坦化した後に、絶縁膜６１にコンタクトホールを形成する。ＫｒＦエキシマレーザ、ＡｒＦエキシマレーザ、Ｆ_２エキシマレーザ、電子ビーム、Ｘ線等を利用したフォトリソグラフィー技術を適用すると、一辺が０．２５ミクロン未満の矩形のコンタクトホール、又は、直径が０．２５ミクロン未満の円形のコンタクトホールを形成することができる。
【００５３】
次いで、コンタクトホール内に導電体を充填する。導電体の充填方法としては、バリアメタル６２となる高融点金属やその窒化物の膜をコンタクトホールの内壁に形成した後に、タングステン合金、アルミニウム、アルミニウム合金、銅、銅合金などの導電体６３を、ＣＶＤ法、ＰＶＤ（ｐｈｙｓｉｃａｌｖａｐｏｒｄｅｐｏｓｉｔｉｏｎ）法、めっき法などを利用して堆積させる方法が好適である。ここで、絶縁膜６１の上面よりも高く堆積した導電体をエッチバック法やＣＭＰ法により除去してもよい。また、導電体の充填に先立って、コンタクトホールの底部に露出したソース及びドレイン領域の珪化物層の表面を窒化させてもよい。以上の工程により基板にＦＥＴ（ｆｉｅｌｄｅｆｆｅｃｔｔｒａｎｓｉｓｔｏｒ）等のトランジスタを作り込むことができ、図４（ｄ）に示す構造のトランジスタを有する半導体装置が得られる。
【００５４】
以上のように、本実施形態によれば、半導体層を効率よく歪ませることができ、半導体層のキャリア移動度を向上させることができるため、半導体層に形成されたトランジスタ等のデバイスを高速駆動させることができる。
【００５５】
［半導体基板の第２の適用例］
本適用例は、上記半導体基板の第１の適用例によって製造された半導体装置に更に改良を加えたものである。本適用例では、上記半導体基板の第１の適用例によって半導体層１３、１３’の表面に形成されるゲート電極５５として、第２の半導体１３、１３’が略水平な方向に延びるものを用い、さらに半導体層１３、１３’を歪ませることが出来る。このようなゲート電極５５としては、例えば、ゲート電極５５にイオン注入をした後に、熱処理を施したものを採用することができる。
【００５６】
この場合、歪み誘起領域１４としては、島状に形成された半導体層１３、１３’に引っ張り力を加える材料を用いるのが望ましいが、このような材料を必ずしも用いる必要はない。素子分離の特性に応じて最適化された種々の材料（すなわち、半導体層１３、１３’に引っ張り力を与える材料とは限らない。）及び構成を採用することができる。
【００５７】
また、半導体層１３、１３’の表面に層間絶縁膜を形成して、これによる応力を制御することによって、半導体層１３、１３’に更に応力を印加することもできる。
【実施例】
以下、本発明の好適な実施例を挙げる。
【００５８】
（実施例１）
８インチＰ型のシリコンウエハ１１（抵抗率０．０１３〜０．０１７Ω−ｃｍ）を用意して（図１（ａ）に対応）、その表面に多孔質シリコン１２を陽極化成法により形成した（図１（ｂ）に対応）。ここで、陽極化成溶液は５０％ＨＦ：ＩＰＡ＝２：１（体積比）、電流密度は８ｍＡ／ｃｍ^２、電流印加時間は１１ｍｉｎ、多孔質シリコン１２の膜厚は１０μｍであった。陽極化成後、シリコンウエハ１１を、４００℃で１時間、酸素中で低温酸化した後に、表面酸化膜をＤＨＦ等で除去し、エピタキシャル装置へロードした。エピタキシャル装置へロードした後に、シリコンウエハ１１を、水素雰囲気中で９５０℃で１０秒表面処理を施して、表面孔の穴埋めを行った。さらに少量のシリコン系ガスを導入して、残留した表面孔の穴埋めを行った。その後、シリコンウエハ１１の上にシリコンをエピタキシャル成長させて、所定の厚さのエピタキシャルシリコン層１３を形成した（図１（ｃ）に対応）。エピタキシャルシリコン層１３の膜厚は、作製するデバイスに応じて決定し、１０ｎｍ程度〜数μｍまで広範囲に制御することができた。
【００５９】
次いで、エピタキシャルシリコン層１３の表面に保護酸化膜を形成して、リソグラフィ工程でパターニング及びエッチングを行って、エピタキシャルシリコン層１３及びその下の多孔質シリコン１２を島状にパターニングした（図１（ｄ）に対応）。島の大きさや形状は、作製するデバイスにより決定した。島の大きさは、１μｍ〜数百μｍまで制御することができた。
【００６０】
シリコンをエッチオフした後に、島状に形成されたエピタキシャルシリコン層１３’及び多孔質シリコン１２’の隙間に、ＴＥＯＳ＋Ｏ_３を原材料とするＣＶＤ法にて酸化膜１４を形成した（図１（ｅ）に対応）。酸化シリコン膜は、その応力を高範囲に制御することが出来るため、引っ張りの力を島状に形成されたエピタキシャルシリコン層１３’及び多孔質シリコン１２’の側壁へ印加するように条件を設定した。
【００６１】
以上のようにして、表面のシリコン半導体層１３’を歪ませることが出来た。
【００６２】
（実施例２）
本実施例は、概略的には、実施例１における一部の工程を変更したものである。即ち、本実施例では、エピタキシャルシリコン層１３の表面に保護酸化膜を形成して、リソグラフィ工程でパターニング及びエッチングを行って、エピタキシャルシリコン層１３及びその下の多孔質シリコン１２をパターニングする代わりに、エピタキシャルシリコン層１２を島状にパターニングした（図２（ｄ）に対応）。
【００６３】
（実施例３）
本実施例は、概略的には、実施例１における一部の工程を変更したものである。即ち、本実施例では、シリコンウエハ１１に部分的に多孔質シリコン層１２’’を形成した（図３（ｂ）に対応）。このように部分的に多孔質シリコン層１２’’を形成するために、シリコンを選択的に陽極化成する方法としては、例えば、（１）シリコンを多孔質化する領域にボロンをイオン注入してＰ＋＋層にする、（２）ＨＦ耐性のある絶縁性の保護膜をシリコン上にパターニングして、選択的に多孔質化する領域以外の表面をカバーする、等がある。
【００６４】
（実施例４）
実施例１〜３に対して、表面シリコンに島状にＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙｍｅｔａｌ−ｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を形成した（図４に対応）。ＣＭＯＳの形成については、一般的な方法によって形成した。Ｎ型、Ｐ型ＭＯＳトランジスタの電子移動度及び正孔移動度が、無歪みのものに対して増大することが確認できた。
【００６５】
（実施例５）
実施例４に対して更にシリコン半導体層に歪みを加える方法を適用した。具体的には、チャネル直上のゲート電極５５に砒素を注入し、ゲートを囲うようにゲート保護膜を形成した。その後、アニール処理を行い、ゲート電極５５とゲート保護膜の伸び縮みを利用して、チャネル領域に局所的な歪みを発生させ、島状シリコン間の引っ張り力を印加する材料における引張り力に加えて、ゲート直上からの応力印加により効率よく半導体層１３、１３’を歪ませることが出来た。また、半導体層１３、１３’の下に半導体層１３、１３’よりもヤング率の低い多孔質シリコン１２、１２’を配置することによって更に効果的に表面のシリコン半導体層１３、１３’を歪ませることが出来た。
【００６６】
なお、上記示した実施例１〜５において、多孔質シリコンの形成条件は、上記の条件に限らない。多孔度（ｐｏｒｏｓｉｔｙ）を変化させるために、基板のタイプ（Ｐ型、Ｎ型）、比抵抗、溶液濃度、電流、温度等を変えることができる。多孔質シリコン上にシリコンをエピタキシャル成長させる方法としては、ＣＶＤ法、ＭＢＥ（ｍｏｌｅｃｕｌａｒｂｅａｍｅｐｉｔａｘｙ）法、スパッタ法、液相成長法等、多種の方法を採用することができる。また、他の工程についても、ここの実施例に限られた条件だけでなく、さまざまな条件で実施することができる。
【００６７】
【発明の効果】
本発明によれば、例えば、半導体層を効率的に歪ませることができる。
【図面の簡単な説明】
【図１】本発明の好適な第１の実施形態に係る基板製造方法を説明するための図である。
【図２】本発明の好適な第２の実施形態に係る基板製造方法を説明するための図である。
【図３】本発明の好適な第３の実施形態に係る基板製造方法を説明するための図である。
【図４】本発明の好適な実施形態に係る半導体基板の第１の適用例を説明するための図である。
【図５】多孔度とヤング率との関係を示す図である。

Claims

半導体層と、
前記半導体層を支持する多孔質層と、
前記半導体層に応力を加えて該半導体層に歪みを生じさせる歪み誘起領域と、
を備えることを特徴とする半導体基体。
前記多孔質層及び前記半導体層は、複数の島状の領域を含み、前記歪み誘起領域は、前記複数の島状の領域の間に形成されていることを特徴とする請求項１に記載の半導体基体。
前記半導体層は、複数の島状の半導体領域を含み、前記歪み誘起領域は、前記複数の島状の半導体領域の間に形成されていることを特徴とする請求項１に記載の半導体基体。
前記多孔質層は、多孔質シリコン層であることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体基体。
前記半導体層は、単結晶シリコンで構成されていることを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体基体。
前記歪み誘起領域は、酸化シリコンで構成されていることを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体基体。
前記歪み誘起領域は、窒化シリコンで構成されていることを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体基体。
前記半導体層に半導体デバイスが形成されていることを特徴とする請求項１乃至請求項７のいずれか１項に記載の半導体装置。
前記半導体デバイスのチャネルの上方に、前記半導体層に応力を加えて該半導体層に歪みを生じさせる第２の歪み誘起領域を更に備えることを特徴とする請求項８に記載の半導体装置。
基板に多孔質層を形成する工程と、
前記多孔質層の上に半導体層を形成する工程と、
前記半導体層に応力を加えて該半導体層に歪みを生じさせる歪み誘起領域を形成する工程と、
を含むことを特徴とする半導体基体の製造方法。
前記半導体層を形成する工程の後に、前記多孔質層及び前記半導体層を部分的にエッチングして開口部を形成する工程を更に含み、前記歪み誘起領域を形成する工程では、前記開口部に前記歪み誘起領域を形成することを特徴とする請求項１０に記載の半導体基体の製造方法。
前記半導体層を形成する工程の後に、前記半導体層を部分的にエッチングして開口部を形成する工程を更に含み、前記歪み誘起領域を形成する工程では、前記開口部に前記歪み誘起領域を形成することを特徴とする請求項１０に記載の半導体基体の製造方法。
前記多孔質層を形成する工程では、前記基板に複数の多孔質領域を形成し、前記歪み誘起領域を形成する工程では、前記複数の多孔質領域の半導体層の間に前記歪み誘起領域を形成することを特徴とする請求項１０に記載の半導体基体の製造方法。
請求項１０乃至請求項１３のいずれか１項に記載の製造方法を適用して製造された半導体基板を準備する工程と、
前記半導体基板に半導体デバイスを作り込む工程と、
を含むことを特徴とする半導体装置の製造方法。
前記半導体デバイスのチャネルの上方から前記半導体層に応力を加えて該半導体層に更に歪みを形成する工程を含むことを特徴とする請求項１４に記載の半導体装置の製造方法。