JP3870188B2 - ストレインド・シリコンの領域をウェーハ内に形成する方法 - Google Patents

ストレインド・シリコンの領域をウェーハ内に形成する方法 Download PDF

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Description

本発明は、埋込み型ＤＲＡＭを含む高性能論理回路を製造するために、高緩和型（＞５０％）のパターン化ＳｉＧｅオン・オキサイド（ＳＧＯＩ）領域を作成するための集積回路加工の分野に関する。
ストレインドＳｉは、アンストレインドＳｉよりも高い、ｎおよびｐ担体移動度を有することが明らかになっている。担体移動度が高くなると、マイクロプロセッサなどのＣＭＯＳ回路内の性能が向上する。ストレインドＳｉを作成する方法の１つは、Ｓｉよりも高い面内格子定数を有する緩和型の単結晶基板上に薄い単結晶のＳｉ層を成長させることである。こうした緩和型基板の１つがＳｉ−Ｇｅである。
埋込み型メモリ応用の場合、パターン化ＳＯＩ領域を作成することが望ましい。高性能ＣＭＯＳ集積回路はＳＯＩ領域上に作成され、ダイナミック・メモリ（ＤＲＡＭ）回路はバルクＳｉ領域上に作成される。パターン化ＳＯＩ領域の形成の詳細は、ダバリ等による米国特許第６３３３５３２号に記載される。
半導体業界では、近年、ＣＭＯＳ応用のために高移動度の構造体を達成するための、ストレインドＳｉベースのヘテロ構造を使用するハイレベルな動きが見られる。通常、これを実施するための従来技術は、厚い（およそ１から５マイクロメータ）緩和型ＳｉＧｅバッファ層上にストレインドＳｉ層を成長させるものであった。
従来技術のヘテロ構造では、高チャネル電子移動度が報告されたにもかかわらず、厚いＳｉＧｅバッファ層の使用には、それらに関連付けられるいくつかの著しい欠点がある。第１に、厚いＳｉＧｅバッファ層は、通常、既存のＳｉベースのＣＭＯＳ技術と簡単には統合されない。第２に、貫通転位および不適合転位を含む欠陥密度が約１０５から１０８欠陥／ｃｍ２であり、これは現実的なＶＳＬＩ（超大規模集積回路）応用には依然として高すぎる。第３に、従来技術の構造体の性質がＳｉＧｅバッファ層の選択的成長を排除するものであり、その結果、ストレインドＳｉ、アンストレインドＳｉ、およびＳｉＧｅ材料を使用したデバイスを採用する回路は困難であり、場合によってはほとんど組み込むことができない。
緩和型ＳｉＧｅ材料をＳｉ基板上に生成するために、従来技術の方法では、通常、均一で傾斜的または段階的なＳｉＧｅ層を準安定臨界厚さ（すなわち、応力を取り除くためにそれを超えて転位を形成する厚さ）を超えるまで成長させ、ＳｉＧｅバッファ層を介して関連する貫通転位（ＴＤ）で不適合転位を形成できるようにする。構造体内での不適合転位の形成を調整し、それによってＴＤ密度を減少させようと試みるために、これまで様々なバッファ構造が使用されてきた。
どちらもＥｋ等による米国特許第５４６１２４３号および第５７５９８９８号に記載されているような、他の従来技術の方法は、ＳｉＧｅバッファ層がＳｉＧｅ層内にＴＤを生成することなく緩和されるように、新しいストレイン除去機構が動作する、ストレインドおよび無欠陥の半導体層を備えた構造を提供する。
従来の方法も、Ｅｋ等の特許に記載された代替の方法も、デバイス応用のための材料の要求、すなわち、十分に低いＴＤ密度、ほとんどまたはまったくない不適合転位密度、およびＴＤ欠陥が形成されることになる場所全体にわたる制御を、ほぼ満たす解決策を提供するものではない。
米国特許第６３３３５３２号 米国特許第５４６１２４３号 米国特許第５７５９８９８号
したがって、欠陥生成に対して熱力学的に安定した、緩和型ＳｉＧｅオン・インシュレータ基板材料を形成する、新しい改良型方法を開発することが引き続き求められている。
本発明は、所定の位置に圧縮および引張りの両方のＳｉを形成する方法に関する。
本発明の特徴は、ＳｉＧｅ合金層全体にわたるエピタキシャル成長により、引張り応力を受けたシリコンを形成することである。
本発明の特徴は、多孔質シリコン全体にわたるエピタキシャル成長により、圧縮応力を受けたシリコンを形成することである。
引張りストレインＳｉを形成する方法
図１は、内部に埋込み酸化物（ＢＯＸ）層２０が形成された、出発材料としての従来のＳＯＩウェーハ１０を示す図である。ＢＯＸ ２０の厚さは１０ｎｍ〜１０，０００ｎｍが可能であり、好ましい範囲は５０ｎｍ〜２００ｎｍである。
次に図２に示されるように、従来どおり、ＳＯＩウェーハ上にＳｉＧｅ合金層３０が成長するかまたは堆積される。層３０の厚さは１ｎｍから５μｍが可能であり、好ましくは２０ｎｍ〜１００ｎｍである。Ｇｅ組成は１〜１００％の範囲内が可能であり、より好ましくは５％から５０％である。ＳｉＧｅは、シリコン上にエピタキシャルに成長可能であるか、あるいは非結晶または多結晶質であってよい。これに続く構造体の高温焼きなましおよび／または酸化により、インシュレータ上部の層全体にわたってＧｅが拡散的に混合される。この例では、図３に示されるように、酸化物層４０が熱成長する。Ｇｅは成長中に酸化物４０から除去され、酸化中に膜３０が薄くなるときに濃縮する。図３に示されるように、好ましい方法は、酸化物４０によって消費されない層３０の任意の部分を（ＢＯＸ ２０から離して）転化する。使用される焼きなまし／酸化の条件に応じて、Ｇｅは、ＢＯＸアイランド２０間のバルク・シリコン内に非常に少ないＧｅ濃縮率（＜１％）で、ＢＯＸ上に濃縮することができる。したがって、図３は、ＢＯＸ ２０上のＳｉ−Ｇｅ合金３０アイランドを示す。
図４を参照すると、酸化物４０が取り除かれた後に、Ｇｅを伴うシリコンのアイランド３５が残っている。Ｇｅを再分散する熱混合プロセスの温度範囲は１０００°Ｃから１３５０°Ｃであり、好ましい範囲は１１５０°Ｃから１３２５°Ｃである。熱混合中の周囲ガスは、酸素と混合された不活性ガス（Ａｒ、Ｈｅ、Ｎ２など）を含み、Ａｒ／Ｏ２の好ましい混合は、８０／２０から０／１００％の範囲である。ＳＧＯＩ領域３５内のＧｅ組成範囲は１〜１００％が可能であり、好ましい範囲は１０〜６０％である。薄くなった後のアイランド３５の厚さは１ｎｍ〜１０００ｎｍが可能であり、好ましい範囲は１０ｎｍ〜１００ｎｍである。アイランド３５は、集積回路要素の形成に使用可能である。
次のステップでは、シリコンの層５０が形成され（図５）、さらに引張り応力を受けたシリコンのアイランド５５を提供するようにパターン化され、その結果は図６に示されている。
ＳｉＧｅ合金結晶は、Ｓｉよりも大きな格子定数（大きさはＧｅ含有量に依存する）を有するため、高温の焼きなましによって、均質化されたＳｉＧｅ層を伸張または「緩和」させ、それによって純粋なＳｉを基準にしてその格子定数を上げることができる。このように格子定数を上げることで、緩和されたＳｉＧｅ合金の表面上のエピタキシャル成長により、引張りストレインを受けたＳｉを成長させることができる。ストレインドＳｉ内の強化された電荷担体移送特性は、これを、内部で高性能ＣＭＯＳ集積回路を製造するのに魅力的な材料にする。
本発明の他の実施形態では、図７〜図１１に示されるように修正されたプロセスが使用される。この実施形態および他の実施形態では、図１に示されたものと同じ参照番号の要素は、前の図に示されたものと同じ要素を表す。ここでも１０で示される出発基板は、上記の好ましい実施形態で記載したものと同じＢＯＸ ２０およびＳＯＩ厚さの、パターン化ＳＯＩである。図１で示したものと同じ厚さおよびＧｅ組成範囲のＳｉＧｅ層３０は、図２に示されたものと同じ方法で成長する。上記ステップの結果は、図７に示されている。
図８に示されるように、図７の構造体が作成された後、浅溝分離（ＳＴＩ）領域７０がパターン化ＢＯＸ領域の境界を画するようにＳＴＩプロセスが実行される。
図１の好ましい実施形態について上記で述べたものと同じ方法で、図９に示される熱酸化物４０の層の成長を伴う、熱混合が実行される。反応性イオン・エッチング（ＲＩＥ）または希ＨＦ浸漬によって熱酸化物４０が除去された後、構造体は、上記で述べた緩和範囲のＳＴＩ ７０によって境界が画された、パターン化ＳＧＯＩ領域３５を含む。これらの準備ステップの結果は、ＳＴＩ ７０によって境界が画されたＳＧＯＩのアイランド３５とともに、図１０に示される。
図１の実施形態に示されたようなシリコンの堆積および堆積層のパターン化の結果、ＳＴＩ ７０に囲まれたＳＯＩ構造の上にストレインド・シリコンのアイランド５５が配置された、図１１に示す構造体が生じる。
図１２〜図１６に示される本発明の他の実施形態では、出発基板は、ＳｉＧｅ層３０で上部が覆われた均一なＢＯＸ層２０のある、図１２に示された非パターン化ＳＯＩ層である。ＳＯＩおよびＢＯＸの厚さ範囲は、図１で説明したものと同じである。ＳｉＧｅ層３０は、図２で説明した厚さおよび組成範囲を有し、図２で説明した結晶構造と共に成長する（図１２）。
ＳＴＩ領域は、ＳｉＧｅ層を伴うパターン化ＳＯＩ領域が作成されるように作成される（図１３）。熱混合は、すでに図１で説明したものと同じ厚さ、Ｇｅ組成、および緩和範囲の、パターン化ＳＧＯＩ領域を作成するために、図３で説明したものと同じ焼きなまし条件で、酸化物４０の成長によって実行され、この実施形態に関する結果は図１４に示されている。
層４０は取り除かれ、ＳＴＩ部材７０が平坦化されて、シリコンのアイランド３５がＳＴＩ部材７０によって分離された図１５に示される構造体となる。シリコン層の堆積およびパターン化により、ストレインド・シリコン５５のアイランドがＳＴＩ ７０によって分離された、図１６の構造体が生成される。
上記で述べたすべての実施形態では、最終ステップは、薄いＳｉ層５０を、引張りストレインを有するようにＳＧＯＩ領域上に成長させるものである（図５、図１１、および図１６）。Ｓｉの厚さ範囲は１ｎｍから５０ｎｍが可能であり、好ましい範囲は１０ｎｍから３０ｎｍである。Ｓｉ内の引張りストレインは０から１．５％が可能であり、好ましい範囲は０．５から１．５％である。
圧縮ストレインドＳｉを形成する方法
図１７〜図２０を参照すると、本発明の他の重要な実施形態は、既存の引張りストレインＳｉ層があろうとなかろうと、Ｓｉウェーハ上の所定の位置に、圧縮ストレインドＳｉを形成することを考慮する。圧縮ストレインドＳｉは、ホールに高い移動度を提供するものと知られている。圧縮ストレインドＳｉは、天然のＳｉよりも面内格子定数が小さいＳｉのテンプレートを作成することによって達成できる。これは、ｐドープ領域に多孔質Ｓｉを形成することにより、本発明に従って達成可能である。好ましい実施形態では、ＣＭＯＳ回路を構築しやすいように、引張りおよび圧縮のストレインドＳｉアイランドは互いに隣接して形成される。
プロセスは、（図１７に示される）以前の例のうちの１つで形成されたような、上部にシリコンのアイランド３５を備えたＢＯＸ ２０を有する、図１と同じパターン化基板から開始される。（図４に示されるような）パターン化ＳＧＯＩアイランド３５を形成した後、ＳＧＯＩ領域の上部はフォトレジストまたは誘電マスク（図示せず）で覆われ、その後、アイランド８２への高量ホウ素（Ｂｏｒｏｎ）注入へと続く。ホウ素注入のエネルギー範囲は５から４００ｋｅＶが可能であり、好ましい範囲は１００から２５０ｋｅＶである。Ｂの量は１×１０１５から１×１０１７／ｃｍ２が可能であり、好ましい範囲は３×１０１５から５×１０１６／ｃｍ２である。Ｂ注入後、フォトレジストまたは誘電マスクが除去され、ｐ＋領域８２を作成するために、炉または急熱焼きなまし（ＲＴＡ）ツールのいずれかの中で、５００°Ｃから１１５０°Ｃの温度範囲で焼きなましが実行されるが、好ましい範囲は６５０°Ｃから９００°Ｃである。結果は、図１８に示されている。
ｐ＋領域８２は、図１９に示されるようにアイランド８３を形成するために、陽極酸化を介して多孔質Ｓｉに転化される。
図２０に示されるように、次に多孔質Ｓｉおよびアイランド３５の両方の上でのブランケットＳｉのエピタキシャル成長により、多孔質シリコン上に圧縮ストレインドＳｉ８５が生成され、隣接するＳＧＯＩ領域５５でのＳｉの成長の結果、引張りストレインドＳｉ ５５が生じる。
圧縮および引張りストレインドＳｉに関する追加の実施形態は、図２１から図２３に含まれている。図２１は以前の実施形態の中間結果を示す図であり、パターン化ＳＧＯＩアイランド３５は以前と同様に、ＳＴＩ部材７０によって分離された形で形成されている。注入／焼きなましステップも、アイランド３５間の領域で形成されている。図２2は、陽極酸化を実行した結果を示す。この図２２は図１９の構造と同様であり、ＳＴＩ部材７０が追加されている。従来の条件下での選択的なエピタキシャル成長は、ＳＴＩをそのままの状態にして、シリコン・デバイス・アイランド上だけにエピタキシャル・シリコンを成長させる。結果は図２３に示されており、引張りアイランド５５および圧縮アイランド８５はＳＴＩ ７０によって分離されている。
以上、本発明について単一の好ましい実施形態に関して述べてきたが、当分野の技術者であれば、本発明が添付の特許請求の範囲の精神および範囲を逸脱することなく、様々なバージョンで実施可能であることを理解されよう。
まとめとして、本発明の構成に関して以下の事項を開示する。
（１）圧縮応力を受けたシリコン層を含む圧縮領域のセットと、引張り応力を受けたシリコン層を含む引張り領域のセットとを備えた、ストレインド・シリコンの領域をウェーハ内に形成する方法であって、
埋込み酸化物領域のセットおよびシリコン・デバイス領域のセットを含むシリコン・ウェーハを提供し、その第１のサブセットは前記埋込み酸化物領域のセットの上に堆積されるステップと、
Ｇｅを前記第１のサブセットに導入するステップと、
前記第１のサブセットとは別に、前記デバイス領域の第２のサブセット内に、シリコンの多孔質領域のセットを形成するステップと、
少なくとも前記デバイス領域上にストレインド・シリコンの層を形成し、それによって、前記第１のサブセット上に前記圧縮領域のセットを形成し、前記第２のサブセット上に前記引張り領域のセットを形成するステップとを含む方法。
（２）前記Ｇｅを導入するステップは、
前記ウェーハ上にＳｉＧｅの層を形成するステップと、
前記ウェーハを加熱することによって、前記ＳｉＧｅからのＧｅを前記デバイス領域内に混合するステップによって実行される、請求項１に記載の方法。
（３）前記第２のサブセットは陽極エッチングによって形成される、請求項１に記載の方法。
（４）前記陽極エッチングのステップの前に、第２のサブセット内への選択されたイオン種の注入をさらに含む、請求項３に記載の方法。
（５）前記シリコン層は、前記第１のサブセットおよび介在する領域にまたがって均一に、ならびに前記多孔質シリコンを形成するステップおよび前記Ｇｅを導入するステップの前に形成される、請求項１に記載の方法。
（６）前記シリコン層は、前記第１のサブセットおよび介在する領域にまたがって均一に、ならびに前記多孔質シリコンを形成するステップおよび前記Ｇｅを混合するステップの前に形成される、請求項２に記載の方法。
（７）前記シリコン層は、前記第１のサブセットおよび介在する領域にまたがって均一に、ならびに前記多孔質シリコンを形成するステップおよび前記Ｇｅを導入するステップの前に形成される、請求項４に記載の方法。
（８）前記第２のサブセットは陽極エッチングによって形成される、請求項２に記載の方法。
（９）前記陽極エッチングのステップの前に、第２のサブセット内への選択されたイオン種の注入をさらに含む、請求項８に記載の方法。
（１０）前記シリコン層は、前記第１のサブセットおよび介在する領域にまたがって均一に、ならびに前記多孔質シリコンを形成するステップおよび前記Ｇｅを混合するステップの前に形成される、請求項９に記載の方法。
（１１）前記デバイス・セットのアイランドを画定するＳＴＩ部材のセットを形成するステップをさらに含む、請求項１に記載の方法。
（１２）前記Ｇｅを混合するステップの前に、前記ＳＴＩ部材を形成するステップが実行される、請求項１１に記載の方法。
（１３）前記デバイス・セットのアイランドを画定するＳＴＩ部材のセットを形成するステップをさらに含む、請求項２に記載の方法。
（１４）前記Ｇｅを混合するステップの前に、前記ＳＴＩ部材を形成するステップが実行される、請求項１３に記載の方法。
（１５）圧縮応力を受けたシリコン層を含む圧縮領域のセットと、引張り応力を受けたシリコン層を含む引張り領域のセットとを備えた、ストレインド・シリコンの領域をウェーハ内に形成する方法であって、
均一な埋込み酸化物領域およびシリコン・デバイス領域のセットを含むシリコン・オン・インシュレータ・ウェーハを提供し、その第１のサブセットは前記埋込み酸化物領域のセットの上に堆積されるステップと、
Ｇｅを前記第１のサブセットに導入するステップと、
前記第１のサブセットとは別に、前記デバイス領域の第２のサブセット内に、シリコンの多孔質領域のセットを形成するステップと、
少なくとも前記デバイス領域上にＳｉ層を形成し、それによって、前記第１のサブセット上に前記圧縮領域のセットを形成し、前記第２のサブセット上に前記引張り領域のセットを形成するステップとを含む方法。
（１６）前記Ｇｅを導入するステップは、
前記ウェーハ上にＳｉＧｅの層を形成するステップと、
前記ウェーハを加熱することによって、前記ＳｉＧｅからのＧｅを前記デバイス領域内に混合するステップによって実行される、請求項１５に記載の方法。
（１７）前記第２のサブセットは陽極エッチングによって形成される、請求項１６に記載の方法。
（１８）前記陽極エッチングのステップの前に、第２のサブセット内への選択されたイオン種の注入をさらに含む、請求項１７に記載の方法。
（１９）前記シリコン層を形成するステップは、前記デバイス領域上にエピタキシャル・シリコンの自己整列層を形成することを含む、請求項１１に記載の方法。
（２０）前記シリコン層を形成するステップは、前記デバイス領域上にエピタキシャル・シリコンの自己整列層を形成することを含む、請求項１２に記載の方法。
引張り応力を受けたシリコン領域を形成する一連のステップを示す図である。 引張り応力を受けたシリコン領域を形成する一連のステップを示す図である。 引張り応力を受けたシリコン領域を形成する一連のステップを示す図である。 引張り応力を受けたシリコン領域を形成する一連のステップを示す図である。 引張り応力を受けたシリコン領域を形成する一連のステップを示す図である。 引張り応力を受けたシリコン領域を形成する一連のステップを示す図である。 引張り応力を受けたシリコン領域を形成する一連のステップを示す図である。 引張り応力を受けたシリコン領域を形成する一連のステップを示す図である。 引張り応力を受けたシリコン領域を形成する一連のステップを示す図である。 引張り応力を受けたシリコン領域を形成する一連のステップを示す図である。 引張り応力を受けたシリコン領域を形成する一連のステップを示す図である。 引張り応力を受けたシリコン領域を形成する一連のステップを示す図である。 引張り応力を受けたシリコン領域を形成する一連のステップを示す図である。 引張り応力を受けたシリコン領域を形成する一連のステップを示す図である。 引張り応力を受けたシリコン領域を形成する一連のステップを示す図である。 引張り応力を受けたシリコン領域を形成する一連のステップを示す図である。 圧縮応力を受けたシリコン領域を形成する一連のステップを示す図である。 圧縮応力を受けたシリコン領域を形成する一連のステップを示す図である。 圧縮応力を受けたシリコン領域を形成する一連のステップを示す図である。 圧縮応力を受けたシリコン領域を形成する一連のステップを示す図である。 本発明の代替バージョンを示す図である。 本発明の代替バージョンを示す図である。 本発明の代替バージョンを示す図である。
符号の説明
１０ 基板
２０ ＢＯＸ層
３５ シリコン・アイランド
５５ ストレインドＳｉ

Claims (20)

  1. 圧縮応力を受けたシリコン層を含む圧縮領域のセットと、引張り応力を受けたシリコン層を含む引張り領域のセットとを備えた、ストレインド・シリコンの領域をウェーハ内に形成する方法であって、
    埋込み酸化物領域のセットおよびシリコン・デバイス領域のセットを含むシリコン・ウェーハを提供し、その第１のサブセットは前記埋込み酸化物領域のセットの上に堆積されるステップと、
    Ｇｅを前記第１のサブセットに導入するステップと、
    前記第１のサブセットとは別に、前記デバイス領域の第２のサブセット内に、シリコンの多孔質領域のセットを形成するステップと、
    少なくとも前記デバイス領域上にストレインド・シリコンの層を形成し、それによって、前記第１のサブセット上に前記引張り領域のセットを形成し、前記第２のサブセット上に前記圧縮領域のセットを形成するステップとを含む方法。
  2. 前記Ｇｅを導入するステップは、
    前記ウェーハ上にＳｉＧｅの層を形成するステップと、
    前記ウェーハを加熱することによって、前記ＳｉＧｅからのＧｅを前記デバイス領域内に混合するステップによって実行される、請求項１に記載の方法。
  3. 前記第２のサブセットは陽極エッチングによって形成される、請求項１に記載の方法。
  4. 前記陽極エッチングのステップの前に、第２のサブセット内への選択されたイオン種の注入をさらに含む、請求項３に記載の方法。
  5. 前記シリコン層は、前記第１のサブセットおよび介在する領域にまたがって均一に、ならびに前記多孔質シリコンを形成するステップおよび前記Ｇｅを導入するステップの前に形成される、請求項１に記載の方法。
  6. 前記シリコン層は、前記第１のサブセットおよび介在する領域にまたがって均一に、ならびに前記多孔質シリコンを形成するステップおよび前記Ｇｅを混合するステップの前に形成される、請求項２に記載の方法。
  7. 前記シリコン層は、前記第１のサブセットおよび介在する領域にまたがって均一に、ならびに前記多孔質シリコンを形成するステップおよび前記Ｇｅを導入するステップの前に形成される、請求項４に記載の方法。
  8. 前記第２のサブセットは陽極エッチングによって形成される、請求項２に記載の方法。
  9. 前記陽極エッチングのステップの前に、第２のサブセット内への選択されたイオン種の注入をさらに含む、請求項８に記載の方法。
  10. 前記シリコン層は、前記第１のサブセットおよび介在する領域にまたがって均一に、ならびに前記多孔質シリコンを形成するステップおよび前記Ｇｅを混合するステップの前に形成される、請求項９に記載の方法。
  11. 前記デバイス・セットのアイランドを画定するＳＴＩ部材のセットを形成するステップをさらに含む、請求項１に記載の方法。
  12. 前記Ｇｅを混合するステップの前に、前記ＳＴＩ部材を形成するステップが実行される、請求項１１に記載の方法。
  13. 前記デバイス・セットのアイランドを画定するＳＴＩ部材のセットを形成するステップをさらに含む、請求項２に記載の方法。
  14. 前記Ｇｅを混合するステップの前に、前記ＳＴＩ部材を形成するステップが実行される、請求項１３に記載の方法。
  15. 圧縮応力を受けたシリコン層を含む圧縮領域のセットと、引張り応力を受けたシリコン層を含む引張り領域のセットとを備えた、ストレインド・シリコンの領域をウェーハ内に形成する方法であって、
    均一な埋込み酸化物領域およびシリコン・デバイス領域のセットを含むシリコン・オン・インシュレータ・ウェーハを提供し、その第１のサブセットは前記埋込み酸化物領域のセットの上に堆積されるステップと、
    Ｇｅを前記第１のサブセットに導入するステップと、
    前記第１のサブセットとは別に、前記デバイス領域の第２のサブセット内に、シリコンの多孔質領域のセットを形成するステップと、
    少なくとも前記デバイス領域上にＳｉ層を形成し、それによって、前記第１のサブセット上に前記引張り領域のセットを形成し、前記第２のサブセット上に前記圧縮領域のセットを形成するステップとを含む方法。
  16. 前記Ｇｅを導入するステップは、
    前記ウェーハ上にＳｉＧｅの層を形成するステップと、
    前記ウェーハを加熱することによって、前記ＳｉＧｅからのＧｅを前記デバイス領域内に混合するステップによって実行される、請求項１５に記載の方法。
  17. 前記第２のサブセットは陽極エッチングによって形成される、請求項１６に記載の方法。
  18. 前記陽極エッチングのステップの前に、第２のサブセット内への選択されたイオン種の注入をさらに含む、請求項１７に記載の方法。
  19. 前記シリコン層を形成するステップは、前記デバイス領域上にエピタキシャル・シリコンの自己整列層を形成することを含む、請求項１１に記載の方法。
  20. 前記シリコン層を形成するステップは、前記デバイス領域上にエピタキシャル・シリコンの自己整列層を形成することを含む、請求項１２に記載の方法。
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7169226B2 (en) * 2003-07-01 2007-01-30 International Business Machines Corporation Defect reduction by oxidation of silicon
US7247534B2 (en) * 2003-11-19 2007-07-24 International Business Machines Corporation Silicon device on Si:C-OI and SGOI and method of manufacture
US7662689B2 (en) * 2003-12-23 2010-02-16 Intel Corporation Strained transistor integration for CMOS
JP2005197405A (ja) * 2004-01-06 2005-07-21 Toshiba Corp 半導体装置とその製造方法
US7462549B2 (en) * 2004-01-12 2008-12-09 Advanced Micro Devices, Inc. Shallow trench isolation process and structure with minimized strained silicon consumption
JP4322706B2 (ja) * 2004-02-27 2009-09-02 株式会社東芝 半導体装置の製造方法
KR100560815B1 (ko) * 2004-03-16 2006-03-13 삼성전자주식회사 이형 반도체 기판 및 그 형성 방법
US7384829B2 (en) * 2004-07-23 2008-06-10 International Business Machines Corporation Patterned strained semiconductor substrate and device
US20060102888A1 (en) * 2004-11-12 2006-05-18 Samsung Electronics Co., Ltd. Semiconductor substrate and method of fabricating the same
US7262087B2 (en) * 2004-12-14 2007-08-28 International Business Machines Corporation Dual stressed SOI substrates
US7229901B2 (en) * 2004-12-16 2007-06-12 Wisconsin Alumni Research Foundation Fabrication of strained heterojunction structures
FR2880802B1 (fr) * 2005-01-14 2008-12-19 Sederma Soc Par Actions Simpli Composition cosmetique ou dermopharmaceutique contenant un extrait d'euglene
US7327008B2 (en) * 2005-01-24 2008-02-05 International Business Machines Corporation Structure and method for mixed-substrate SIMOX technology
KR100636393B1 (ko) * 2005-02-24 2006-10-18 (주)실리콘화일 이미지 센서
KR100718875B1 (ko) * 2005-02-24 2007-05-17 (주)실리콘화일 이미지 센서용 포토다이오드의 제조 방법 및 그 포토다이오드
US7888197B2 (en) * 2007-01-11 2011-02-15 International Business Machines Corporation Method of forming stressed SOI FET having doped glass box layer using sacrificial stressed layer
KR101264113B1 (ko) * 2007-07-16 2013-05-13 삼성전자주식회사 변형된 채널을 갖는 ｃｍｏｓ 소자 및 이의 제조방법
FR2934085B1 (fr) * 2008-07-21 2010-09-03 Commissariat Energie Atomique Procede pour containdre simultanement en tension et en compression les canaux de transistors nmos et pmos respectivement
US20100102393A1 (en) * 2008-10-29 2010-04-29 Chartered Semiconductor Manufacturing, Ltd. Metal gate transistors
FR2966285B1 (fr) * 2010-10-14 2013-09-06 St Microelectronics Crolles 2 Procédé de formation de circuits intégrés sur substrat semi conducteur contraint
CN102184847B (zh) * 2011-04-22 2017-02-22 上海华虹宏力半导体制造有限公司 半导体结构及形成方法、pmos晶体管及形成方法
US20130082357A1 (en) * 2011-10-04 2013-04-04 International Business Machines Corporation Preformed textured semiconductor layer
US8610172B2 (en) * 2011-12-15 2013-12-17 International Business Machines Corporation FETs with hybrid channel materials
US8518807B1 (en) 2012-06-22 2013-08-27 International Business Machines Corporation Radiation hardened SOI structure and method of making same
CN105745737B (zh) * 2013-12-18 2020-07-07 英特尔公司 平面异质器件
US9437680B1 (en) 2015-03-31 2016-09-06 International Business Machines Corporation Silicon-on-insulator substrates having selectively formed strained and relaxed device regions
US11195920B2 (en) 2019-10-09 2021-12-07 Newport Fab, Llc Semiconductor structure having porous semiconductor segment for RF devices and bulk semiconductor region for non-RF devices
US11145572B2 (en) * 2019-10-09 2021-10-12 Newport Fab, Llc Semiconductor structure having through-substrate via (TSV) in porous semiconductor region
US11164740B2 (en) 2019-10-09 2021-11-02 Newport Fab, Llc Semiconductor structure having porous semiconductor layer for RF devices

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5461243A (en) * 1993-10-29 1995-10-24 International Business Machines Corporation Substrate for tensilely strained semiconductor
US5847419A (en) * 1996-09-17 1998-12-08 Kabushiki Kaisha Toshiba Si-SiGe semiconductor device and method of fabricating the same
US6333532B1 (en) * 1999-07-16 2001-12-25 International Business Machines Corporation Patterned SOI regions in semiconductor chips
US6633066B1 (en) * 2000-01-07 2003-10-14 Samsung Electronics Co., Ltd. CMOS integrated circuit devices and substrates having unstrained silicon active layers
AU2001263211A1 (en) * 2000-05-26 2001-12-11 Amberwave Systems Corporation Buried channel strained silicon fet using an ion implanted doped layer
WO2002052652A1 (fr) * 2000-12-26 2002-07-04 Matsushita Electric Industrial Co., Ltd. Composant a semi-conducteur et son procede de fabrication
US6646322B2 (en) * 2001-03-02 2003-11-11 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6830976B2 (en) * 2001-03-02 2004-12-14 Amberwave Systems Corproation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6916727B2 (en) * 2001-06-21 2005-07-12 Massachusetts Institute Of Technology Enhancement of P-type metal-oxide-semiconductor field effect transistors
US6974735B2 (en) * 2001-08-09 2005-12-13 Amberwave Systems Corporation Dual layer Semiconductor Devices
KR100442105B1 (ko) * 2001-12-03 2004-07-27 삼성전자주식회사 소이형 기판 형성 방법
US6774015B1 (en) * 2002-12-19 2004-08-10 International Business Machines Corporation Strained silicon-on-insulator (SSOI) and method to form the same
US6955952B2 (en) * 2003-03-07 2005-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Strain balanced structure with a tensile strained silicon channel and a compressive strained silicon-germanium channel for CMOS performance enhancement
US6963078B2 (en) * 2003-03-15 2005-11-08 International Business Machines Corporation Dual strain-state SiGe layers for microelectronics

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