JP2008130726A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】無欠陥で歪みが均一な歪ＳＯＩ層を形成できるようにした半導体装置の製造方法を提供する。
【解決手段】Ｓｉ（１００）基板１上にＧｅ薄膜を形成し、熱処理を施して、ＳｉとＧｅとを含有する固相混合層１２を形成する。次に、固相混合層１２上にＳｉ薄膜１３を形成する。そして、Ｓｉ薄膜１３と固相混合層１２とを部分的にエッチングして支持体穴を形成し、Ｓｉ薄膜１３を覆って支持する支持体を当該Ｓｉ薄膜１３上から支持体穴にかけて形成する。次に、Ｓｉ薄膜１３と固相混合層１２とを部分的にエッチングして、固相混合層１２の側面を露出させる溝を形成し、この溝を介して固相混合層１２をエッチングすることによって、Ｓｉ基板１とＳｉ薄膜１３との間に空洞部を形成する。その後、空洞部内を絶縁膜３１で埋め込む。Ｓｉ薄膜１３は格子緩和した固相混合層１２上に形成されるので歪みを持ち、この歪みは支持体によって保持される。
【選択図】図１２

Description

本発明は、半導体装置の製造方法に関し、特に、歪ＳＯＩ構造を構築する技術に関する。

この種の従来技術としては、例えば特許文献１および非特許文献１〜３があり、特に、非特許文献１には、歪ＳＯＩ構造を有する半導体装置を製造する方法が提案されている。ここで、歪ＳＯＩ構造とは、ＳＯＩ構造を構成するＳｉ層（以下、ＳＯＩ層ともいう。）の結晶構造に歪みを持たせた構造のことである。歪ＳＯＩ構造では、その歪んだＳＯＩ層（以下、歪ＳＯＩ層ともいう。）中を電子が通り易くなるため、歪ＳＯＩ層に形成されるトランジスタの駆動電流が増え、トランジスタの高速動作が可能となる。
特開２００６−３２５７５号公報 ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．，ｐｐ４７−５２ ２００３ 酒井朗・財満 鎭明 「次世代シリコンＵＬＳＩに向けたＩＶ族系半導体へテロ界面のひずみと転移の制御技術と評価」応用物理 第７５巻 第４号（２００６） Ｔ．Ｓａｋａｉ ｅｔ ａｌ．"Ｓｅｐａｒａｔｉｏｎ ｂｙ ＢｏｎｄｉｎｇＳｉ Ｉｓｌａｎｄｓ（ＳＢＳＩ） ｆｏｒ ＬＳＩ Ａｐｐｌｉｃａｔｉｏｎ"，Ｓｅｃｏｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳｉＧ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）

しかしながら、非特許文献１に開示された方法では、高額なＳＯＩウエーハを用いており、製造段階で、厚いＳｉＧｅ層のエピ成長や高温の酸化プロセスを必要としており、製造コストがかかるだけでなく、ＳＯＩ層の結晶欠陥の制御が厳しいと言う不具合があった。そこで、本発明は、このような事情に鑑みてなされたものであって、廉価なバルクＳｉウエーハの必要な場所に、無欠陥（あるいは、欠陥が極めて少なく）且つ歪みが均一な歪ＳＯＩ層を形成できるようにした半導体装置の製造方法の提供を目的とする。

〔発明１〕 上記目的を達成するために、発明１の半導体装置の製造方法は、Ｓｉ（１００）基板上にＧｅ層を形成する工程と、前記Ｓｉ（１００）基板および前記Ｇｅ層に熱処理を施して、ＳｉとＧｅとを含有する固相混合層を形成する工程と、前記固相混合層上に第１Ｓｉ層を形成する工程と、前記第１Ｓｉ層と前記固相混合層とを部分的にエッチングして、前記第１Ｓｉ層と前記固相混合層とを貫く第１溝を形成する工程と、前記第１Ｓｉ層を覆って支持する支持体を当該第１Ｓｉ層上から前記第１溝内にかけて形成する工程と、前記第１Ｓｉ層と前記固相混合層とを部分的にエッチングして、前記固相混合層の側面を露出させる第２溝を形成する工程と、前記第１Ｓｉ層よりも前記固相混合層の方がエッチングされ易いエッチング条件で、前記第２溝を介して前記固相混合層をエッチングすることによって、前記Ｓｉ（１００）基板と前記第１Ｓｉ層との間に空洞部を形成する工程と、前記空洞部内を絶縁膜で埋め込む工程と、を含むことを特徴とするものである。

ここで、「Ｓｉ（１００）基板」とは、その主表面の面方位が（１００）のバルクＳｉ基板のことである。また、「固相混合層」とは、熱によってＧｅとＳｉとが固相状態で混合されて形成される層のことであり、その組成はＳｉ_ＸＧｅ_Ｙ（Ｘ，Ｙはそれぞれ整数）である。また、固相混合層におけるＧｅ層と第１Ｓｉ層との混合は、上記「熱処理」によって促進するだけでなく、Ｓｉ層を形成する際の熱や、支持体を成膜する際による熱を用いて、ＧｅとＳｉとのＭｉｘｉｎｇ（混合）を促進しても良い。

発明１の半導体装置の製造方法によれば、上記熱処理によって固相混合層は結晶緩和（即ち、リラックス）した状態で形成され、結晶欠陥は固相混合層とＳｉ（１００）基板との界面領域にのみ存在する。また、この結晶欠陥は（００１）ヘテロ界面内で転移線に垂直なバーガスベクトルを持つ刃状転移である。このような固相混合層上にＳｉ層を形成すると、Ｓｉ層と固相混合層を貫通する、（１１１）面にバーガスベクトルを有する欠陥（いわゆる６０°転移）がないため、欠陥の無い、固相混合層の格子定数を反映した歪Ｓｉ層を形成することができる。また、この歪Ｓｉでは歪みの（００１）平面方向の均一性が良い。従って、結晶欠陥が無く、均一な歪みを持つＳｉ層を形成することができる。

さらに、この均一な歪みを有するＳｉ層はその側面あるいは上方を覆う支持体によって強固に支えられる。支持体にはエピタキシャル成長によるＳｉあるいはＣＶＤ法による絶縁膜が適用できる。それゆえ、Ｓｉ層に歪みを持たせたまま、その下方に空洞部を形成することができ、この空洞部を絶縁膜あるいは高抵抗半導体膜で埋め込むことができる。また、空洞部を埋め込んだ後は、上方の支持体を除去した場合に於いても、空洞部の埋め込み層により、Ｓｉ層の歪が保持される。これにより、無欠陥（あるいは、欠陥が極めて少なく）且つ歪みが均一な歪ＳＯＩ層をバルクＳｉ基板上に形成することができる。

〔発明２〕 発明２の半導体装置の製造方法は、発明１の半導体装置の製造方法において、前記Ｇｅ層を形成する工程と前記固相混合層を形成する工程との間に、第２Ｓｉ層を形成する工程をさらに含み、前記固相混合層を形成する工程では、前記第２Ｓｉ層および前記Ｇｅ層に熱処理を施して、ＳｉとＧｅとを含有する固相混合層を形成することを特徴とするものである。ここで、発明２において、発明１と同様に、固相混合層におけるＧｅ層と第２Ｓｉ層との混合は、上記「熱処理」によって促進するだけでなく、第１Ｓｉ層を形成する際の熱や、支持体を成膜する際による熱を用いて、ＧｅとＳｉとのＭｉｘｉｎｇ（混合）を促進しても良い。

発明２の半導体装置の製造方法によれば、上記熱処理によって固相混合層は結晶緩和し、結晶欠陥はＧｅ層とＳｉ（１００）基板との界面領域（即ち、固相混合層下）にのみ存在し、しかも、この結晶欠陥は（００１）ヘテロ界面内で転移線に垂直なバーガスベクトルを持つ刃状転移である。このような固相混合層上にＳｉを形成すると、Ｓｉを貫通する（１１１）面にバーガスベクトルを有する欠陥（いわゆる６０°転移）がないため、欠陥の無い、固相混合層の格子定数を反映した第１Ｓｉ層を形成することができる。さらに、この均一な歪みを有する第１Ｓｉ層はその側面あるいは上方を覆う支持体によって強固に支えられる。支持体にはエピタキシャル成長によるＳｉあるいはＣＶＤ法による絶縁膜が適用できる。それゆえ、第１Ｓｉ層に歪みを持たせたまま、その下方に空洞部を形成することができ、この空洞部を絶縁膜あるいは高抵抗半導体層で埋め込むことができる。また、空洞部を埋め込んだ後は、上方の支持体を除去した場合に於いても、空洞部の埋め込み層により、第１Ｓｉ層の歪が保持される。従って、発明１と同様に、無欠陥で歪みが均一な歪ＳＯＩ層を形成することができる。

〔発明３〕 発明３の半導体装置の製造方法は、発明１または発明２の半導体装置の製造方法において、前記固相混合層を形成した後で、ＣＭＰ処理にて当該固相混合層を薄膜化する工程をさらに含むことを特徴とするものである。このような方法によれば、固相混合層を形成した後でその厚さの調整が可能になる。また、固相混合層の深さ方向にＧｅの濃度分布があることから、必要に応じたＧｅ濃度、かつ、平坦な表面からなる固相混合層を形成できる。

〔発明４〕 発明４の半導体装置の製造方法は、発明１または発明２の半導体装置の製造方法において、前記Ｇｅ層を形成する前に前記Ｓｉ（１００）基板上に第３Ｓｉ層を形成する工程、をさらに含み、前記Ｇｅ層を形成する工程では、前記第３Ｓｉ層上に前記Ｇｅ層を形成することを特徴とするものである。このような方法によれば、Ｓｉ（１００）基板上にＧｅ層を直接形成する場合と比べて、Ｇｅ層を結晶欠陥少なく形成することができる。

〔発明５、６〕 発明５の半導体装置の製造方法は、発明１または発明２の半導体装置の製造方法において、前記Ｇｅ層の形成工程では、当該Ｇｅ層を水素還元Ｇｅガス雰囲気中でＧｅをエピタキシャル成長させることによって形成することを特徴とするものである。ここで、「水素還元Ｇｅガス」とは、例えばＧｅＨ_４ガスまたはＧｅ_２Ｈ_６ガスのことである。

また、発明６の半導体装置の製造方法は、発明１または発明２の半導体装置の製造方法において、前記Ｇｅ層の形成工程では、当該Ｇｅ層を水素含有キャリアガスを用いた雰囲気中でＧｅをエピタキシャル成長させることによって形成することを特徴とするものである。
発明５、６の半導体装置の製造方法によれば、エピ成長中、水素がＧｅの凝集を抑制し、３０ｎｍ以下の膜厚でも均一な膜厚を有するＧｅ薄膜の形成が可能になる。

〔発明７、８〕 発明７の半導体装置の製造方法は、発明１または発明２の半導体装置の製造方法において、前記Ｓｉ層の形成工程、または、前記第１Ｓｉ層の形成工程および前記第２Ｓｉ層の形成工程では、これらの層を水素還元Ｓｉガス雰囲気中でＳｉをエピタキシャル成長させることによって形成することを特徴とするものである。ここで、「水素還元Ｓｉガス」とは、例えばＳｉＨ_４ガスまたはＳｉ_２Ｈ_６ガスのことである。

また、発明８の半導体装置の製造方法は、発明１または発明２の半導体装置の製造方法において、前記Ｓｉ層の形成工程、または、前記第１Ｓｉ層の形成工程および前記第２Ｓｉ層の形成工程では、これらの層を水素含有キャリアガスを用いた雰囲気中でＳｉをエピタキシャル成長させることによって形成することを特徴とするものである。
発明６、７の半導体装置の製造方法によれば、エピ成長中、水素がＳｉの凝集を抑制し、３０ｎｍ以下の膜厚でも均一な膜厚を有するＳｉ薄膜の形成が可能になる。

〔発明９〕 発明９の半導体装置の製造方法は、発明１の半導体装置の製造方法において、前記Ｇｅ層の形成工程と、前記熱処理による前記固相混合層の形成工程および前記Ｓｉ層の形成工程を、真空状態を維持した処理室内で連続して行うことを特徴とするものである。このような方法によれば、各工程を終えるたびに真空状態を解く（即ち、大気に晒す）場合と比べて、Ｓｉ（１００）基板や、Ｇｅ層、固相混合層に対する不純物等の付着や表面自然酸化の機会を減らすことができるので、半導体装置の歩留まりと信頼性の向上に寄与することができる。

〔発明１０〕 発明１０の半導体装置の製造方法は、発明２の半導体装置の製造方法において、前記Ｇｅ層の形成工程と、前記第１Ｓｉ層の形成工程と、前記熱処理による前記固相混合層の形成工程および前記第２Ｓｉ層の形成工程を、真空状態を維持した処理室内で連続して行うことを特徴とするものである。このような方法によれば、各工程を終えるたびに真空状態を解く（即ち、大気に晒す）場合と比べて、Ｓｉ（１００）基板や、Ｇｅ層、第１Ｓｉ層、固相混合層に対する不純物等の付着や表面自然酸化の機会を減らすことができるので、半導体装置の歩留まりと信頼性の向上に寄与することができる。

〔発明１１〕 発明１１の半導体装置の製造方法は、発明１から発明１０の何れか一の半導体装置の製造方法において、前記支持体を形成する工程では、前記固相混合層を形成する際の前記熱処理よりも低温度で前記支持体を成膜することを特徴とするものである。このような方法によれば、Ｓｉ層または第２Ｓｉ層（即ち、ＳＯＩ層）に支持体の熱膨張に起因する余計なストレスを付加しないで済むので、ＳＯＩ層における結晶欠陥の発生防止に寄与することができる。

〔発明１２〕 発明１２の半導体装置の製造方法は、発明１から発明１０の何れか一の半導体装置の製造方法において、前記空洞部を形成する工程では、ＣＦ_４またはＸｅＦ_２ガス、あるいは、酢酸過水水溶液またはフッ硝酸溶液を用いて前記固相混合層をエッチングすることを特徴とするものである。ここで、「酢酸過水水溶液」とは、酢酸と過酸化水素水とを混合した溶液のことである。
発明１２の半導体装置の製造方法によれば、Ｓｉ層または第２Ｓｉ層を残したまま、固相混合層のみを選択的に除去することができる。

〔発明１３〕 発明１３の半導体装置の製造方法は、発明１から発明１２の何れか一の半導体装置の製造方法において、前記熱処理を６００℃以上、１１００℃以下の温度範囲で行うことを特徴とするものである。このような方法によれば、ＧｅとＳｉとの固相混合を効率良く進めることができる。

〔発明１４〕 発明１４の半導体装置の製造方法は、発明１から発明１３の何れか一の半導体装置の製造方法において、前記熱処理後の前記固相混合層におけるＧｅ濃度のピークが３０％を超えるようにすることを特徴とするものである。このような方法によれば、ＣＦ_４またはＸｅＦ_２ガス、あるいは、酢酸過水水溶液またはフッ硝酸溶液による固相混合層のエッチングレートを特に高めることができるので、空洞部を形成する際の固相混合層の選択的除去が容易となる。

以下、本発明の実施の形態を図面を参照して説明する。
（１）第１実施形態
図１〜図１１は、本発明の第１実施形態に係る半導体装置の製造方法を示す図であり、図１（Ａ）〜図１１（Ａ）は平面図、図１（Ｂ）〜図１（Ｂ）は図１（Ａ）〜図１１（Ａ）をＡ１−Ａ´１〜Ａ１１−Ａ´１１線でそれぞれ切断したときの断面図である。また、図１（Ｃ）〜図１１（Ｃ）は図１（Ａ）〜図１１（Ａ）をＢ１−Ｂ´１〜Ｂ１１−Ｂ´１１線でそれぞれ切断したときの断面図である。

図１（Ａ）〜（Ｃ）において、Ｓｉ基板１は、その面方位が（１００）のバルクＳｉ基板である。このＳｉ基板１上にＧｅ薄膜１１を形成する。このＧｅ薄膜１１は、例えば、水素還元Ｇｅガス（例えば、ＧｅＨ_４やＧ_２Ｈ_６）雰囲気中、または、水素を含むキャリアガス雰囲気中でＧｅをエピタキシャル成長させることにより形成する。これにより、エピタキシャル成長中に水素がＧｅの凝集を抑制し、３０ｎｍ以下の膜厚でも均一な膜厚を有するＧｅ薄膜１１の形成が可能になる。ここでは、Ｇｅ薄膜１１を例えば３０ｎｍ以下の厚さに形成する。また、Ｓｉ基板１上へのＧｅのエピタキシャル成長は、２００〜３００℃程度の低温で行う。これにより、Ｇｅ薄膜１１には格子不整合により欠陥が発生するものの、この欠陥が大きく成長することは無く、Ｇｅ薄膜１１とＳｉ基板１界面に微小欠陥が生じるのみである。

次に、図２では、真空中あるいは水素を含む不活性ガス雰囲気中で、Ｓｉ基板１に例えば６００〜１１００℃の熱処理（アニール）を行う。この熱処理により、Ｇｅ薄膜１１とＳｉ基板１の界面には、（００１）面内で転移線に垂直なバーガスベクトルを有する刃状転移が形成される（バーガスベクトルとは、滑った方向と大きさを表すベクトルのことである。）。記号⊥は、たて線は過剰半原子面位置を示し、横線は刃状転移の移動面（すべり面）を示す。

また、この６００〜１１００℃の熱処理によって、Ｇｅ薄膜１１は、Ｓｉ基板１のＳｉとＭｉｘｉｎｇ（固相混合）される。その結果、図２（Ａ）〜（Ｃ）に示すように、ＧｅとＳｉとを含有する固相混合層１２がＳｉ基板１上に形成される。なお、固相混合層１２は、上記刃状転移の形成により格子緩和されており、歪みの無い状態となっている。ここで、ＳｉとＧｅとを含有する固相混合層１２を形成する工程後、ＣＭＰ処理にて表面平坦化を行えば、固相混合層１２の薄膜化（即ち、膜厚調整）が可能になる。また、固相混合層１２の深さ方向にＧｅの濃度分布があることから、必要に応じたＧｅ濃度、かつ、平坦な表面を有する固相混合層１２を形成できる。

次に、図３（Ａ）〜（Ｃ）に示すように、エピタキシャル成長法によって、固相混合層１２上にＳｉ薄膜１３を形成する。ここで、Ｓｉ薄膜１３は、水素還元Ｓｉガス（例えば、ＳｉＨ_４やＳｉ_２Ｈ_６）雰囲気中、または、水素を含むキャリアガス雰囲気中でＳｉをエピタキシャル成長させることにより形成する。この処理温度は、固相混合層１２のＧｅがＳｉ薄膜１３へ拡散せず、上記刃状転移の成長が無い、８００℃以下の温度で処理することが好ましい。

このＳｉ薄膜１３は、下地の固相混合層１２と（１００）平面方向の格子定数が同じになっている。つまり、Ｓｉ薄膜１３の格子定数は、Ｓｉの格子定数ではなく、固相混合層１２の格子定数（即ち、ＳｉＧｅの格子定数）に近い値となっている。このため、Ｓｉ薄膜１３には歪みが生じている。以下、この歪みを生じているＳｉ薄膜１３を歪Ｓｉ薄膜１３ともいう。

次に、図４（Ａ）〜（Ｃ）に示すように、歪Ｓｉ薄膜１３を熱酸化あるいはＣＶＤ処理してその表面にＳｉＯ_２膜１５を形成する。そして、ＣＶＤ法により、ＳｉＯ_２膜１５上の全面にシリコン窒化（ＳｉＮ）膜１７を形成する。このＳｉＮ膜１７は、歪Ｓｉ薄膜１３の酸化を防止するための酸化防止膜として機能すると共に、後の工程でＣＭＰ（化学的機械研磨）を行う際にストッパー層としても機能する。

次に、図５（Ａ）及び（Ｂ）に示すように、フォトリソグラフィー技術及びエッチング技術を用いて、ＳｉＮ膜１７、ＳｉＯ_２膜１５、歪Ｓｉ薄膜１３、固相混合層１２を部分的にエッチングする。これにより、素子分離領域（即ち、ＳＯＩ構造を形成しない領域）と平面視で重なる領域に、歪Ｓｉ薄膜１３およびＳｉＧｅ層１１を貫いてＳｉ基板１を底面とする支持体穴ｈ１を形成する。なお、支持体穴ｈ１を形成するエッチング工程では、Ｓｉ基板１の表面でエッチングを止めるようにしてもよいし、Ｓｉ基板１をオーバーエッチングして凹部を形成するようにしてもよい。図６以降については、Ｓｉ基板１と固相混合層１２との界面領域に存在する刃上転移（⊥）の図示を省いている。

次に、図６（Ａ）及び（Ｂ）に示すように、支持体穴ｈ１を埋め込むようにしてＳｉ基板１上の全面に支持体膜２１を形成する。支持体膜２１は例えばシリコン酸化（ＳｉＯ_２）膜であり、例えばＣＶＤ法によって１０００〜５０００Å程度の厚さに形成する。また、支持体膜２１の形成温度は、例えば８００℃以下とする。このように、支持体膜２１の形成温度を、固相混合層１２を形成する際の熱処理温度（この例では、８００℃）よりも低温とすることで、固相混合層１２のＧｅがＳｉ薄膜１３へ拡散せず、上記刃状転移の成長が無い。また、Ｓｉ薄膜１３に支持体からの余計な熱ストレスを付加しないで済み、デバイス完成時のＳＯＩ層における結晶欠陥の発生を抑制することができる。

次に、図７（Ａ）〜（Ｃ）に示すように、フォトリソグラフィー技術及びエッチング技術を用いて支持体膜２１、歪Ｓｉ薄膜１３、固相混合層１２およびＧｅ薄膜の残りを順次、部分的にエッチングして、支持体膜２１から支持体２２を形成すると共に、Ｓｉ基板１の表面を露出させる溝ｈ２を形成する。図７（Ａ）〜（Ｃ）に示すように、この支持体２２は、支持体穴ｈ１を埋め込み且つ素子領域（即ち、ＳＯＩ構造を形成する領域）の歪Ｓｉ薄膜１３上を覆う形状を有し、後の工程で歪Ｓｉ薄膜１３下に空洞部を形成する際に、歪Ｓｉ薄膜１３が空洞部内に落ち込まないように支持するためのものである。また、この支持体２２によって、歪Ｓｉ薄膜１３の歪みは後の工程まで維持される。なお、溝ｈ２を形成するエッチング工程では、Ｓｉ基板１の表面でエッチングを止めるようにしてもよいし、Ｓｉ基板１をオーバーエッチングして凹部を形成するようにしてもよい。

次に、図７（Ａ）〜（Ｃ）において、溝ｈ２を介してフッ硝酸溶液を歪Ｓｉ薄膜１３、固相混合層１２のそれぞれの側面に接触させて、固相混合層１２およびＧｅ薄膜を選択的にエッチングして除去する。これにより、図８（Ａ）〜（Ｃ）に示すように、歪Ｓｉ薄膜１３とＳｉ基板１との間に空洞部２５を形成する。ここで、フッ硝酸溶液を用いたウェットエッチングでは、Ｓｉと比べて固相混合層１２のエッチングレートが大きい（即ち、Ｓｉに対するエッチングの選択比が大きい）ので、歪Ｓｉ薄膜１３を残しつつ固相混合層１２だけをエッチングして除去することが可能である。この空洞部２５の形成後、歪Ｓｉ薄膜１３はその上面と側面とが支持体２２によって支えられることとなる。歪Ｓｉ薄膜１３は、支持体２２・薄膜１５，１７にて強固に固定されているため、歪が緩和することが無い。なお、この空洞部２５を形成する工程では、フッ硝酸溶液の代わりに酢酸過水水溶液やＸｅＦ_２やＣＦ_４ガスを用いて、固相混合層１２をエッチングしても良い。

次に、図８（Ａ）〜（Ｃ）において、Ｓｉ基板１を例えば希フッ酸溶液で洗浄処理する。そして、図９（Ａ）〜（Ｃ）に示すように、Ｓｉ基板１を例えば熱酸化して空洞部内に絶縁膜３１を形成する。ここでは、空洞部２５の上面がＳｉ薄膜１３で、下面がＳｉ基板１であるため、熱酸化を行った場合には絶縁膜３１としてＳｉＯ_２膜が形成される。
なお、絶縁膜３１の形成方法は、酸素（Ｏ_２）雰囲気中での単なる熱酸化に限られることはなく、例えば、ラディカル酸素やオゾン雰囲気中での熱酸化や、ＡＬＤ（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｏｎ）によって絶縁膜３１を形成しても良い。また、絶縁膜３１は、絶縁膜と高抵抗半導体膜から構成されていても良い。また、絶縁膜３１の形成温度は、支持体膜の成膜温度を超えないようにすることが好ましい。この例では、絶縁膜３１を（支持体膜の成膜温度である）８００℃以下の温度で形成すれば、支持体２２が熱流動することはない。従って、Ｓｉ薄膜１３を強固に支持し続けることができ、Ｓｉ薄膜１３の歪を緩和することなく、空洞領域を埋め込むことができる。

このように、絶縁膜３１を形成した後は、図１０（Ａ）〜（Ｃ）に示すように、ＣＶＤなどの方法によりＳｉ基板１上の全面に絶縁膜３３を成膜して、フッ硝酸溶液の導入用に形成された溝ｈ２を埋め込む。ここで成膜する絶縁膜３３は、例えばＳｉＯ_２膜やシリコン窒化（Ｓｉ_３Ｎ_４）膜である。そして、Ｓｉ基板１の全面を覆う絶縁膜３３とその下の支持体２２とを例えばＣＭＰにより平坦化する。このとき、ＳｉＮ膜１７がＣＭＰ処理のストッパー層として機能する。次に、ＳｉＮ膜１７を例えば熱リン酸を用いてウェットエッチングし、さらに、ＳｉＯ_２膜１５を例えば希フッ酸でウェットエッチングする。このようにして、図１１（Ａ）〜（Ｃ）に示すように、歪Ｓｉ薄膜１３上から絶縁膜３３等を完全に取り除き、歪ＳＯＩ構造を完成させる。この時、歪Ｓｉ薄膜１３は、絶縁膜層３３および素子分離を構成する薄膜２２、３１、３３により強固に固定されているため、歪Ｓｉ薄膜１３表面上の絶縁層１５、１７、２２、３３を除去した後も、歪が保持されている。

以上説明したように、本発明の第１実施形態によれば、図１２（Ａ）に示すように、Ｇｅ薄膜を形成した後の熱処理（アニール）によって固相混合層１２は結晶緩和（即ち、リラックス）した状態で形成され、結晶欠陥は固相混合層１２とＳｉ（１００）基板１との界面領域にのみ存在する。また、この結晶欠陥は（００１）ヘテロ界面内で転移線に垂直なバーガスベクトルを持つ刃状転移である。このような固相混合層１２上にＳｉをエピタキシャル成長させると、Ｓｉを貫通する（１１１）面にはバーガスベクトルを有する欠陥がないため、欠陥の無い、固相混合層１２の格子定数（ａ_ＳｉＧｅ）を反映した歪Ｓｉを形成することができる。また、この歪Ｓｉでは歪みの（００１）平面方向の均一性が良い。

従って、結晶欠陥が無く、均一な歪みを持つＳｉ薄膜１３を形成することができる。また、この均一な歪みを有するＳｉ薄膜１３はその上面を覆う支持体２２によって強固に支えられる。それゆえ、Ｓｉ薄膜１２に歪みを維持させたまま、その下方に空洞部を形成することができ、図１２（Ｂ）に示すように、この空洞部を絶縁膜３１で埋め込むことができる。絶縁膜３１を形成後は、この絶縁膜３１によりＳｉ薄膜１３が強固に支えられ、Ｓｉ薄膜の歪を保持できる。これにより、無欠陥で歪みが均一な歪ＳＯＩ層１３を形成することができる。

この第１実施形態では、Ｇｅ薄膜１１が本発明の「Ｇｅ層」に対応し、Ｓｉ薄膜１３が本発明の「第１Ｓｉ層」に対応している。また、支持体穴ｈ１が本発明の「第１溝」に対応し、溝ｈ２が本発明の「第２溝」に対応している。
なお、この第１実施形態では、Ｇｅ薄膜１１の形成工程（図１）と、熱処理による固相混合層１２の形成工程（図２）およびＳｉ薄膜１３の形成工程（図３）を、真空状態を維持した処理室（例えば、チャンバ）内で連続して行うことが好ましい。処理室内の真空度は例えば１Ｅ−８Ｔｏｒｒとする。このような方法によれば、各工程を終えるたびにＳｉ基板１を大気に晒す場合と比べて、Ｓｉ基板１や、Ｇｅ薄膜１１および固相混合層１２に対する不純物等の付着の機会を減らすことができるので、半導体装置の歩留まりと信頼性の向上に寄与することができる。

（２）第２実施形態
上記の第１実施形態では、バルクのＳｉ（１００）基板１上にＧｅ薄膜１１を形成した後で、Ｓｉ基板１に６００〜１１００℃の熱処理を施し、これにより、Ｇｅ薄膜１１の少なくとも一部とＳｉ基板１のＳｉとをＭｉｘｉｎｇ（固相混合）して固相混合層１２を形成することについて説明した。しかしながら、固相混合層１２の形成方法はこれに限られることはない。そこで、この第２実施形態では固相混合層１２の他の形成方法について説明する。

図１３〜図１５は、本発明の第２実施形態に係る半導体装置の製造方法を示す図であり、図１３（Ａ）〜図１５（Ａ）は平面図、図１３（Ｂ）〜図１５（Ｂ）は図１３（Ａ）〜図１５（Ａ）をＡ１３−Ａ´１３〜Ａ１５−Ａ´１５線でそれぞれ切断したときの断面図である。また、図１３（Ｃ）〜図１５（Ｃ）は図１３（Ａ）〜図１５（Ａ）をＢ１３−Ｂ´１３〜Ｂ１５−Ｂ´１５線でそれぞれ切断したときの断面図である。

図１３（Ａ）〜（Ｃ）において、バルクのＳｉ（１００）基板１上にＧｅ薄膜１１を形成する。このＧｅ薄膜１１は、例えば第１実施形態と同様、水素還元Ｇｅガス（例えば、ＧｅＨ_４やＧ_２Ｈ_６）雰囲気中、または、水素を含むキャリアガス雰囲気中でＧｅをエピタキシャル成長させることにより形成する。Ｇｅのエピタキシャル成長は例えば２００〜３００℃程度の低温で行い、Ｇｅ薄膜１１を例えば３０ｎｍ以下の膜厚に形成する。
次に、エピタキシャル成長法によって、固相混合層１２上にＳｉ薄膜５１を形成する。ここで、Ｓｉ薄膜５１は、水素還元Ｓｉガス（例えば、ＳｉＨ_４やＳｉ_２Ｈ_６）雰囲気中、または、水素を含むキャリアガス雰囲気中でＳｉをエピタキシャル成長させることにより形成する。ここでは、Ｓｉ薄膜５１を例えば２０ｎｍ以下の厚さに形成する。

次に、真空中あるいは水素を含む不活性ガス雰囲気中で、Ｓｉ基板１に例えば９００℃以上の熱処理（アニール）を行う。この熱処理により、Ｇｅ薄膜１１とＳｉ基板１の界面には、（００１）面内で転移線に垂直なバーガスベクトルを有する刃状転移が形成される。また、この熱処理により、Ｇｅ薄膜１１はＳｉ薄膜５１とＭｉｘｉｎｇ（固相混合）され、図１４（Ａ）〜（Ｃ）に示すように、ＧｅとＳｉとを含有する固相混合層１２がＳｉ基板１上に形成される。第１実施形態と同様に、この固相混合層１２は、上記刃状転移の形成により格子緩和されており、歪みの無い状態となっている。なお、この熱処理では、Ｇｅ薄膜１１とＳｉ薄膜５１とが反応して固相混合層１２が形成されると共に、Ｇｅ薄膜１１とＳｉ基板１とが反応して固相混合層１２が形成されても良い。つまり、この熱処理では、Ｇｅ薄膜１１の上下の側でそれぞれＳｉとのＭｉｘｉｎｇが進んでも良い。

次に、図１５（Ａ）〜（Ｃ）に示すように、エピタキシャル成長法によって、固相混合層１２上にＳｉ薄膜１３を形成する。ここで、Ｓｉ薄膜１３は、水素還元Ｓｉガス（例えば、ＳｉＨ_４やＳｉ_２Ｈ_６）雰囲気中、または、水素を含むキャリアガス雰囲気中でＳｉをエピタキシャル成長させることにより形成する。第１実施形態と同様に、このＳｉ薄膜１３は、下地の固相混合層１２と格子定数がほぼ同じになっているので、Ｓｉ薄膜１３には歪みが生じている。

これ以降の工程は、第１実施形態と同様である。即ち、図４に示したように、Ｓｉ薄膜１３上にＳｉＯ_２膜１５とＳｉＮ膜１７を形成し、図５に示したように、支持体穴ｈ１を形成する。次に、支持体２２、フッ硝酸導入用の溝ｈ２を順次形成し、この溝ｈ２を介して固相混合層１２をエッチングして空洞部２５を形成する。さらに、この空洞部２５内に絶縁膜３１を形成する。

このように、本発明の第２実施形態によれば、Ｓｉ薄膜５１を形成した後の熱処理によって固相混合層１２は結晶緩和し、結晶欠陥はＧｅ層とＳｉ（１００）基板１との界面領域（即ち、固相混合層１２下）にのみ存在し、しかも、この結晶欠陥は（００１）ヘテロ界面内で転移線に垂直なバーガスベクトルを持つ刃状転移である。このような固相混合層１２上にＳｉをエピタキシャル成長すると、Ｓｉを貫通する（１１１）面にバーガスベクトルを有する欠陥がないため、欠陥の無い、固相混合層１２の格子定数を反映した歪Ｓｉ薄膜１３を形成することができる。従って、発明１と同様に、無欠陥で歪みが均一な歪ＳＯＩ層１３を形成することができる。

この第２実施形態では、Ｓｉ薄膜５１が本発明の「第２Ｓｉ層」に対応し、Ｓｉ薄膜１３が本発明の「第１Ｓｉ層」に対応している。また、その他の対応関係は、第１実施形態と同じである。
なお、この第２実施形態では、Ｇｅ薄膜１１、Ｓｉ薄膜５１の形成工程（図１３）と、熱処理による固相混合層１２の形成工程（図１４）およびＳｉ薄膜１３の形成工程（図１５）を、真空状態を維持した処理室内で連続して行うことが好ましい。処理室内の真空度は例えば１Ｅ−８Ｔｏｒｒとする。このような方法によれば、各工程を終えるたびにＳｉ基板１を大気に晒す場合と比べて、Ｓｉ基板１や、Ｇｅ薄膜１１、Ｓｉ薄膜５１および固相混合層１２に対する不純物等の付着の機会を減らすことができるので、半導体装置の歩留まりと信頼性の向上に寄与することができる。

また、上記の第１、第２実施形態では、Ｓｉ基板１上にシリコンバッファ（Ｓｉ−ｂｕｆｆｅｒ）層を形成し、その上にＧｅ薄膜１１を形成するようにしても良い。Ｓｉ−ｂｕｆｆｅｒ層およびＧｅ薄膜１１は、例えばエピタキシャル成長法で連続して形成する。このような方法によれば、Ｓｉ（１００）基板１の（清浄な表面）上にＧｅ薄膜１１を直接形成する場合と比べて、Ｇｅ薄膜１１を結晶欠陥少なく形成することができる。このＳｉ−ｂｕｆｆｅｒ層は本発明の「第３Ｓｉ層」に対応している。

また、上記の第１、第２実施形態では、熱処理（アニール）によって固相混合層１２を形成した直後の、固相混合層１２におけるＧｅ濃度のピークを、３０％を超えるようにすることが好ましい。例えば、第２実施形態において、Ｇｅ薄膜１１の厚さをＳｉ薄膜５１の厚さの３０％以上に設定することで、固相混合層１２におけるＧｅ濃度のピークを３０％超とすることが可能である。このような方法によれば、酢酸過水水溶液またはフッ硝酸溶液による固相混合層１２のエッチングレートを特に高めることができるので、空洞部２５を形成する際の固相混合層１２の選択的除去が容易となる。

第１実施形態に係る半導体装置の製造方法を示す図（その１）。 第１実施形態に係る半導体装置の製造方法を示す図（その２）。 第１実施形態に係る半導体装置の製造方法を示す図（その３）。 第１実施形態に係る半導体装置の製造方法を示す図（その４）。 第１実施形態に係る半導体装置の製造方法を示す図（その５）。 第１実施形態に係る半導体装置の製造方法を示す図（その６）。 第１実施形態に係る半導体装置の製造方法を示す図（その７）。 第１実施形態に係る半導体装置の製造方法を示す図（その８）。 第１実施形態に係る半導体装置の製造方法を示す図（その９）。 第１実施形態に係る半導体装置の製造方法を示す図（その１０）。 第１実施形態に係る半導体装置の製造方法を示す図（その１１）。 各層における歪みの有無を示す概略断面図。 第２実施形態に係る半導体装置の製造方法を示す図（その１）。 第２実施形態に係る半導体装置の製造方法を示す図（その２）。 第２実施形態に係る半導体装置の製造方法を示す図（その３）。

符号の説明

１ Ｓｉ（１００）基板、１１ Ｇｅ薄膜、１２ 固相混合層、１３ Ｓｉ層（ＳＯＩ層）、２１ 支持体膜、２２ 支持体、２５ 空洞部、３１ 絶縁膜（ＢＯＸ層）、３３ 絶縁膜、５１ Ｓｉ薄膜、ｈ１ 支持体穴、ｈ２ 溝

Claims (14)

1. Ｓｉ（１００）基板上にＧｅ層を形成する工程と、
   前記Ｓｉ（１００）基板および前記Ｇｅ層に熱処理を施して、ＳｉとＧｅとを含有する固相混合層を形成する工程と、
   前記固相混合層上に第１Ｓｉ層を形成する工程と、
   前記第１Ｓｉ層と前記固相混合層とを部分的にエッチングして、前記第１Ｓｉ層と前記固相混合層とを貫く第１溝を形成する工程と、
   前記第１Ｓｉ層を覆って支持する支持体を当該第１Ｓｉ層上から前記第１溝内にかけて形成する工程と、
   前記第１Ｓｉ層と前記固相混合層とを部分的にエッチングして、前記固相混合層の側面を露出させる第２溝を形成する工程と、
   前記第１Ｓｉ層よりも前記固相混合層の方がエッチングされ易いエッチング条件で、前記第２溝を介して前記固相混合層をエッチングすることによって、前記Ｓｉ（１００）基板と前記第１Ｓｉ層との間に空洞部を形成する工程と、
   前記空洞部内を絶縁膜で埋め込む工程と、を含むことを特徴とする半導体装置の製造方法。
2. 前記Ｇｅ層を形成する工程と前記固相混合層を形成する工程との間に、第２Ｓｉ層を形成する工程をさらに含み、
   前記固相混合層を形成する工程では、
   前記第２Ｓｉ層および前記Ｇｅ層に熱処理を施して、ＳｉとＧｅとを含有する固相混合層を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記固相混合層を形成した後で、ＣＭＰ処理にて当該固相混合層を薄膜化する工程をさらに含むことを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
4. 前記Ｇｅ層を形成する前に前記Ｓｉ（１００）基板上に第３Ｓｉ層を形成する工程、をさらに含み、
   前記Ｇｅ層を形成する工程では、前記第３Ｓｉ層上に前記Ｇｅ層を形成することを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
5. 前記Ｇｅ層の形成工程では、当該Ｇｅ層を水素還元Ｇｅガス雰囲気中でＧｅをエピタキシャル成長させることによって形成することを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
6. 前記Ｇｅ層の形成工程では、当該Ｇｅ層を水素含有キャリアガスを用いた雰囲気中でＧｅをエピタキシャル成長させることによって形成することを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
7. 前記第１Ｓｉ層の形成工程および前記第２Ｓｉ層の形成工程では、これらの層を水素還元Ｓｉガス雰囲気中でＳｉをエピタキシャル成長させることによって形成することを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
8. 前記第１Ｓｉ層の形成工程および前記第２Ｓｉ層の形成工程では、これらの層を水素含有キャリアガスを用いた雰囲気中でＳｉをエピタキシャル成長させることによって形成することを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
9. 前記Ｇｅ層の形成工程と、前記熱処理による前記固相混合層の形成工程および前記第１Ｓｉ層の形成工程を、真空状態を維持した処理室内で連続して行うことを特徴とする請求項１に記載の半導体装置の製造方法。
10. 前記Ｇｅ層の形成工程と、前記第２Ｓｉ層の形成工程と、前記熱処理による前記固相混合層の形成工程および前記第１Ｓｉ層の形成工程を、真空状態を維持した処理室内で連続して行うことを特徴とする請求項２に記載の半導体装置の製造方法。
11. 前記支持体を形成する工程では、前記固相混合層を形成する際の前記熱処理よりも低温度で前記支持体を成膜することを特徴とする請求項１から請求項１０の何れか一項に記載の半導体装置の製造方法。
12. 前記空洞部を形成する工程では、ＣＦ_４またはＸｅＦ_２ガス、あるいは、酢酸過水水溶液またはフッ硝酸溶液を用いて、前記固相混合層をエッチングすることを特徴とする請求項１から請求項１０の何れか一項に記載の半導体装置の製造方法。
13. 前記熱処理を６００℃以上、１１００℃以下の温度範囲で行うことを特徴とする請求項１から請求項１２の何れか一項に記載の半導体装置の製造方法。
14. 前記熱処理後の前記固相混合層におけるＧｅ濃度のピークが３０％を超えるようにすることを特徴とする請求項１から請求項１３の何れか一項に記載の半導体装置の製造方法。

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