JP2002304310A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2002304310A JP2002304310A JP2001108954A JP2001108954A JP2002304310A JP 2002304310 A JP2002304310 A JP 2002304310A JP 2001108954 A JP2001108954 A JP 2001108954A JP 2001108954 A JP2001108954 A JP 2001108954A JP 2002304310 A JP2002304310 A JP 2002304310A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/36—Preventing errors by testing or debugging software
- G06F11/362—Software debugging
- G06F11/3636—Software debugging by tracing the execution of the program
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
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Abstract
(57)【要約】
【課題】 ＣＰＵ動作のデバッグにおいて、ユーザプロ
グラムを停止する時間を短くする。 【解決手段】 トレースデータを参照するブレーク要求
と、参照しないブレーク要求とを判別する手段を有し、
前者の場合は全てのトレースデータを出力した後にブレ
ーク処理を行うが、後者の場合はブレーク信号検出後た
だちにトレースデータの出力を中断してブレーク処理を
行う。
グラムを停止する時間を短くする。 【解決手段】 トレースデータを参照するブレーク要求
と、参照しないブレーク要求とを判別する手段を有し、
前者の場合は全てのトレースデータを出力した後にブレ
ーク処理を行うが、後者の場合はブレーク信号検出後た
だちにトレースデータの出力を中断してブレーク処理を
行う。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＰＵ及び周辺回
路（リソース）を内蔵し、さらにデバッグサポートユニ
ットを有する半導体集積回路に関する。
路（リソース）を内蔵し、さらにデバッグサポートユニ
ットを有する半導体集積回路に関する。
【０００２】
【従来の技術】図７は、従来の半導体集積回路（チッ
プ）の要部を示すブロック回路図であり、同図中、１は
チップ本体、２は命令を実行するＣＰＵ（Central Proc
essing Unit)、３はＲＡＭ（Random Access Memory) や
タイマー等のリソース、４はバスコントローラである。
また、５はＣＰＵ２から出力される命令アドレスをデバ
ッグツ−ルに対して出力する事を基本的な動作とするデ
バッグサポートユニット（ＤＳＵ）、６はアドレスバ
ス、７はデータバスである。また、８は制御信号を伝送
する制御信号線であり、リードライト信号やウエイト信
号はＣＰＵ２からこの制御信号線８を経由して、ＤＳＵ
５を介しデバッグ用ツール１０に供給される。９は外部
バスである。このチップ１はデバッグ用ツ−ル１０に接
続されるが、デバッグ用ツ−ル１０はＣＰＵ２の動作を
全て監視し、存在しないアドレスにプログラムが分岐し
た場合などに、ＣＰＵ２の動作を停止させるなどの動作
を行う。
プ）の要部を示すブロック回路図であり、同図中、１は
チップ本体、２は命令を実行するＣＰＵ（Central Proc
essing Unit)、３はＲＡＭ（Random Access Memory) や
タイマー等のリソース、４はバスコントローラである。
また、５はＣＰＵ２から出力される命令アドレスをデバ
ッグツ−ルに対して出力する事を基本的な動作とするデ
バッグサポートユニット（ＤＳＵ）、６はアドレスバ
ス、７はデータバスである。また、８は制御信号を伝送
する制御信号線であり、リードライト信号やウエイト信
号はＣＰＵ２からこの制御信号線８を経由して、ＤＳＵ
５を介しデバッグ用ツール１０に供給される。９は外部
バスである。このチップ１はデバッグ用ツ−ル１０に接
続されるが、デバッグ用ツ−ル１０はＣＰＵ２の動作を
全て監視し、存在しないアドレスにプログラムが分岐し
た場合などに、ＣＰＵ２の動作を停止させるなどの動作
を行う。
【０００３】近年、ＣＰＵ内部の動作周波数が向上し、
ツールバス１１の動作周波数が追いつかなくなった。ま
た、高速になるとビット間のスキューを合わせるのが難
しくなるので、ＣＰＵ２の内部バスのビット幅と同じに
ツールバス１１のビット幅を引き出すことが困難になっ
た。
ツールバス１１の動作周波数が追いつかなくなった。ま
た、高速になるとビット間のスキューを合わせるのが難
しくなるので、ＣＰＵ２の内部バスのビット幅と同じに
ツールバス１１のビット幅を引き出すことが困難になっ
た。
【０００４】このようなＣＰＵバスとツールバス１１の
差を吸収するために、トレースデータを一旦バッファメ
モリ（ＦＩＦＯ）に取り込み、ツ−ルバス１１の周波数
及びビット幅に調整した後出力している。この場合、当
然のことながら、トレースデ−タは、実際にＣＰＵが実
行している命令の出力タイミングより遅れてツールバス
１１に出力される。さらに、従来は、ＣＰＵがデバッグ
用ツール１０からのブレーク要求検出後、バッファメモ
リ（ＦＩＦＯ）内のトレースデータをデバッグ用ツール
１０へ全部出力した後に、ブレ−ク処理を開始してい
た。
差を吸収するために、トレースデータを一旦バッファメ
モリ（ＦＩＦＯ）に取り込み、ツ−ルバス１１の周波数
及びビット幅に調整した後出力している。この場合、当
然のことながら、トレースデ−タは、実際にＣＰＵが実
行している命令の出力タイミングより遅れてツールバス
１１に出力される。さらに、従来は、ＣＰＵがデバッグ
用ツール１０からのブレーク要求検出後、バッファメモ
リ（ＦＩＦＯ）内のトレースデータをデバッグ用ツール
１０へ全部出力した後に、ブレ−ク処理を開始してい
た。
【０００５】
【発明が解決しようとする課題】従来、ＣＰＵ２がブレ
−ク要求を検出すると、バッファメモリ（ＦＩＦＯ）内
に一時的に格納されているトレースデータを全部出力し
た後にブレ−ク処理を開始しているため、ブレーク要求
検出から実際にブレーク処理を開始するまでの間、シス
テムの実動作を行うユーザプログラムもシステムのデバ
ッグを行うエミュレータプログラムも実行していない無
駄な時間が生ずる。このため、機械制御のようにプログ
ラムのリアルタイム性が重視されるシステムにおいて
は、実際の動作を正確にエミュレートしながらメモリ内
容を書き換える等のブレーク処理を行うことができな
い。
−ク要求を検出すると、バッファメモリ（ＦＩＦＯ）内
に一時的に格納されているトレースデータを全部出力し
た後にブレ−ク処理を開始しているため、ブレーク要求
検出から実際にブレーク処理を開始するまでの間、シス
テムの実動作を行うユーザプログラムもシステムのデバ
ッグを行うエミュレータプログラムも実行していない無
駄な時間が生ずる。このため、機械制御のようにプログ
ラムのリアルタイム性が重視されるシステムにおいて
は、実際の動作を正確にエミュレートしながらメモリ内
容を書き換える等のブレーク処理を行うことができな
い。
【０００６】そこで、デバッグを行っている人がトレー
スデータを見る必要がないブレーク処理の場合には、Ｃ
ＰＵがブレークしてからエミュレータプログラムの処理
開始までの時間を短くし、ユーザプログラムがブレーク
処理で中断される時間をリアルタイム実行に影響を与え
ない範囲に抑える必要がある。
スデータを見る必要がないブレーク処理の場合には、Ｃ
ＰＵがブレークしてからエミュレータプログラムの処理
開始までの時間を短くし、ユーザプログラムがブレーク
処理で中断される時間をリアルタイム実行に影響を与え
ない範囲に抑える必要がある。
【０００７】
【課題を解決するための手段】トレースデータを参照し
ないブレーク処理を行う際に、ユーザプログラムを止め
ている時間を短くするために、以下の機能を設ける。
ないブレーク処理を行う際に、ユーザプログラムを止め
ている時間を短くするために、以下の機能を設ける。
【０００８】（イ）トレースデータを参照するブレーク
処理（Ａ）と参照しないブレーク処理（Ｂ）とを区別
し、（Ａ）の場合は従来のブレーク処理、（Ｂ）の場合
はトレースデ−タのツールバス１１への出力をブレーク
要求検出後ただちに止め、ＣＰＵ２はブレーク処理へ入
る。これにより、リアルタイムを要求されるシステムの
デバッグ中にメモリ３の一部を書き換えるなどの、デバ
ッグツールがブレーク前の全トレースデータを取得して
いる必要がないブレ−ク処理において、ユーザプログラ
ムの止まっている時間を大幅に短縮できる。
処理（Ａ）と参照しないブレーク処理（Ｂ）とを区別
し、（Ａ）の場合は従来のブレーク処理、（Ｂ）の場合
はトレースデ−タのツールバス１１への出力をブレーク
要求検出後ただちに止め、ＣＰＵ２はブレーク処理へ入
る。これにより、リアルタイムを要求されるシステムの
デバッグ中にメモリ３の一部を書き換えるなどの、デバ
ッグツールがブレーク前の全トレースデータを取得して
いる必要がないブレ−ク処理において、ユーザプログラ
ムの止まっている時間を大幅に短縮できる。
【０００９】（ロ）（Ａ）か（Ｂ）かの区別は、ブレー
ク信号の波形で特定する。これにより、専用の信号線の
追加なしに、（Ａ）と（Ｂ）の区別が可能となる。
ク信号の波形で特定する。これにより、専用の信号線の
追加なしに、（Ａ）と（Ｂ）の区別が可能となる。
【００１０】（ハ）ブレーク処理終了後，ブレークで中
断したところからバッファメモリ（ＦＩＦＯ）に残って
いるトレースデータのツールバスへの出力を再開する。
これにより、トレースデータの連続性が保証できる。
断したところからバッファメモリ（ＦＩＦＯ）に残って
いるトレースデータのツールバスへの出力を再開する。
これにより、トレースデータの連続性が保証できる。
【００１１】
【発明の実施の形態】以下、本発明の一実施例に係わる
半導体集積回路について、図面を参照しながら説明す
る。
半導体集積回路について、図面を参照しながら説明す
る。
【００１２】図１は、本発明の実施例に係わる半導体集
積回路（以下「マイコンチップ」または単に「チップ」
と称す）の構成を示すブロック図である。
積回路（以下「マイコンチップ」または単に「チップ」
と称す）の構成を示すブロック図である。
【００１３】図１において、１はマイコンチップ本体、
２はＣＰＵ、３はＣＰＵバスにつながる周辺リソ−ス、
４はバスコントロ−ラ、５はデバッグサポ−トユニット
（以下「ＤＳＵ」と称す）であり、ＣＰＵ２とデバッグ
用ツール１０（以下「ＩＣＥ」と称す）とのインターフ
ェース回路としての機能を有する。
２はＣＰＵ、３はＣＰＵバスにつながる周辺リソ−ス、
４はバスコントロ−ラ、５はデバッグサポ−トユニット
（以下「ＤＳＵ」と称す）であり、ＣＰＵ２とデバッグ
用ツール１０（以下「ＩＣＥ」と称す）とのインターフ
ェース回路としての機能を有する。
【００１４】また、８はＣＰＵ２が命令フェッチに使用
する命令アドレスバス、６はＣＰＵ２がデータアクセス
に使用するデータアドレスバス、７はＣＰＵ２がデータ
アクセスに使用するデータバス、９はマイコンチップ１
の外部バス、１１はＩＣＥ１０に対してＣＰＵ２の命令
実行状態を出力するためのトレース用ツールバスであ
り、トレースデータ４ビットとバスステータス３ビット
からなる。１２はＦＩＦＯで、トレースデータを一時格
納するバッファメモリの役割をする。
する命令アドレスバス、６はＣＰＵ２がデータアクセス
に使用するデータアドレスバス、７はＣＰＵ２がデータ
アクセスに使用するデータバス、９はマイコンチップ１
の外部バス、１１はＩＣＥ１０に対してＣＰＵ２の命令
実行状態を出力するためのトレース用ツールバスであ
り、トレースデータ４ビットとバスステータス３ビット
からなる。１２はＦＩＦＯで、トレースデータを一時格
納するバッファメモリの役割をする。
【００１５】また、１３はＤＳＵよりＦＩＦＯへトレー
スデータを書き込むバス、１４はＦＩＦＯよりＤＳＵへ
トレースデータを読み出すバスを示す。１５は、ユーザ
プログラムを止めてＣＰＵ２内の状態パラメータを書き
換えるなどのオンザフライデバッグを行なう場合に、Ｉ
ＣＥ１０よりＤＳＵ５へブレーク指示を伝えるツールブ
レーク信号を入力する信号線である。
スデータを書き込むバス、１４はＦＩＦＯよりＤＳＵへ
トレースデータを読み出すバスを示す。１５は、ユーザ
プログラムを止めてＣＰＵ２内の状態パラメータを書き
換えるなどのオンザフライデバッグを行なう場合に、Ｉ
ＣＥ１０よりＤＳＵ５へブレーク指示を伝えるツールブ
レーク信号を入力する信号線である。
【００１６】ここで、図１の構成で示される本発明の半
導体集積回路の動作の概略を説明する。まず、マイコン
チップ１のユーザプログラムをデバッグする場合、通常
は予め設定されたブレークポイントでＣＰＵ２を止め、
ＤＳＵ５からＩＣＥ１０へ出力されるトレースデータを
見てデバッグを行なう。しかし、時には、トレースデー
タの内容は問わずに、リアルタイムにＣＰＵ２内部のレ
ジスタやメモリの値を書き換える必要が生ずる。（以下
これを「オンザフライデバッグ」と称する。）この場
合、チップ外部のＩＣＥ１０より非同期にツールブレー
ク信号１５が送られることになる。（疑似的にオンザフ
ライデバッグができるという意味で「疑似オンザフライ
用ブレーク」と称する。）本発明では、後に詳細に説明
するが、このツールブレーク信号１５を検出し、それが
通常のブレーク信号か疑似オンザフライ用ブレーク信号
かを判定する。そして、疑似オンザフライ用ブレーク信
号であればＦＩＦＯからのトレースデータ出力を直ちに
中断し，通常ブレークであればＦＩＦＯ内の全てのトレ
ースデータを出力する。そして、トレースモードを中断
し、エミュレーションモードに入りデバッグプログラム
に従い必要な処理を行う。
導体集積回路の動作の概略を説明する。まず、マイコン
チップ１のユーザプログラムをデバッグする場合、通常
は予め設定されたブレークポイントでＣＰＵ２を止め、
ＤＳＵ５からＩＣＥ１０へ出力されるトレースデータを
見てデバッグを行なう。しかし、時には、トレースデー
タの内容は問わずに、リアルタイムにＣＰＵ２内部のレ
ジスタやメモリの値を書き換える必要が生ずる。（以下
これを「オンザフライデバッグ」と称する。）この場
合、チップ外部のＩＣＥ１０より非同期にツールブレー
ク信号１５が送られることになる。（疑似的にオンザフ
ライデバッグができるという意味で「疑似オンザフライ
用ブレーク」と称する。）本発明では、後に詳細に説明
するが、このツールブレーク信号１５を検出し、それが
通常のブレーク信号か疑似オンザフライ用ブレーク信号
かを判定する。そして、疑似オンザフライ用ブレーク信
号であればＦＩＦＯからのトレースデータ出力を直ちに
中断し，通常ブレークであればＦＩＦＯ内の全てのトレ
ースデータを出力する。そして、トレースモードを中断
し、エミュレーションモードに入りデバッグプログラム
に従い必要な処理を行う。
【００１７】ここで、疑似オンザフライブレークの場
合、通常のブレークよりＦＩＦＯ内のトレースデータを
出力しない分だけ早くエミュレーションモードへ移れ
る。この場合、デバッグ処理後再びトレースモードに戻
るが、この時ＦＩＦＯ内に残ったトレースデータから出
力を再開するので、トレースデータの連続性は保証され
る。
合、通常のブレークよりＦＩＦＯ内のトレースデータを
出力しない分だけ早くエミュレーションモードへ移れ
る。この場合、デバッグ処理後再びトレースモードに戻
るが、この時ＦＩＦＯ内に残ったトレースデータから出
力を再開するので、トレースデータの連続性は保証され
る。
【００１８】図２は、本発明のＤＳＵの構成の一例を示
すブロック図である。
すブロック図である。
【００１９】図２において、図１と同じ機能ブロックは
同じ番号で示してあり、説明は省略する。新たに説明す
べき機能ブロックとして、１６は命令アドレスバス８か
ら出力される命令アドレスを保持するためのバッファ、
１７はデータアドレスバス６から出力されるデータアド
レスを保持するためのバッファ、１８はデータバス７か
ら出力されるデータを保持するためのバッファを示す。
同じ番号で示してあり、説明は省略する。新たに説明す
べき機能ブロックとして、１６は命令アドレスバス８か
ら出力される命令アドレスを保持するためのバッファ、
１７はデータアドレスバス６から出力されるデータアド
レスを保持するためのバッファ、１８はデータバス７か
ら出力されるデータを保持するためのバッファを示す。
【００２０】また、１９は特定アドレスへのデータライ
トを検出するためのアドレスデコーダ、２０はバッファ
１６、１７、１８の中からトレース用ツールバス１１へ
出力するデータを選択するためのスイッチ、２１はバッ
ファ１６、１７、１８の状態とパラレル／シリアル変換
器２４の状態から次に出力するデータを決定してスイッ
チ２０を制御する制御回路である。この制御回路２１は
また、ツ−ルブレーク信号１５の検出及び判定を行い、
ＦＩＦＯ１２からのトレースデータの出力を指示する。
２２はＣＰＵ２がＤＳＵ５に対し、エミュレータモード
であるかユーザモードであるかを示す信号（ＥＭＭＯＤ
Ｅ）である。２３はＤＳＵ５がＣＰＵ２へ伝えるツール
ブレーク信号（ＥＮＭＩ）を示す。
トを検出するためのアドレスデコーダ、２０はバッファ
１６、１７、１８の中からトレース用ツールバス１１へ
出力するデータを選択するためのスイッチ、２１はバッ
ファ１６、１７、１８の状態とパラレル／シリアル変換
器２４の状態から次に出力するデータを決定してスイッ
チ２０を制御する制御回路である。この制御回路２１は
また、ツ−ルブレーク信号１５の検出及び判定を行い、
ＦＩＦＯ１２からのトレースデータの出力を指示する。
２２はＣＰＵ２がＤＳＵ５に対し、エミュレータモード
であるかユーザモードであるかを示す信号（ＥＭＭＯＤ
Ｅ）である。２３はＤＳＵ５がＣＰＵ２へ伝えるツール
ブレーク信号（ＥＮＭＩ）を示す。
【００２１】さらに、２４はＦＩＦＯ１２に保持されて
いるデータをトレース用ツールバス１１へシリアルで出
力するためのパラレルーシリアル変換器、２５は制御回
路２１でツールブレーク信号を検出、判定し、ＦＩＦＯ
のトレースデータ出力を直ちに中断するか、ＦＩＦＯ内
の全てのトレースデータを出力するか指示する信号を示
す。
いるデータをトレース用ツールバス１１へシリアルで出
力するためのパラレルーシリアル変換器、２５は制御回
路２１でツールブレーク信号を検出、判定し、ＦＩＦＯ
のトレースデータ出力を直ちに中断するか、ＦＩＦＯ内
の全てのトレースデータを出力するか指示する信号を示
す。
【００２２】図３は、本発明のＦＩＦＯ及びその周辺回
路の構成の一例を示すブロック図である。
路の構成の一例を示すブロック図である。
【００２３】図３においても、図２までに示したブロッ
クは同じ番号を付けてあり、説明を省略する。あらたに
説明すべき機能ブロックとして、２６は比較回路、２７
はライトポインタ、２８はトレースデータバッファ（パ
ラレル）、２９はリードポインタを示す。なお、１２は
ＦＩＦＯであるが、一例として６９ビット＊１２８ワー
ド構成の２ポートＲＡＭとしている。すなわち、この場
合ＦＩＦＯへの書き込み、読み出しのバス幅は６９ビッ
トである。２ポートとした理由は、アドレスとデータの
入出力端子を２セット設け、リ−ドとライトの２つのア
クセス要求を同時に処理するためである。
クは同じ番号を付けてあり、説明を省略する。あらたに
説明すべき機能ブロックとして、２６は比較回路、２７
はライトポインタ、２８はトレースデータバッファ（パ
ラレル）、２９はリードポインタを示す。なお、１２は
ＦＩＦＯであるが、一例として６９ビット＊１２８ワー
ド構成の２ポートＲＡＭとしている。すなわち、この場
合ＦＩＦＯへの書き込み、読み出しのバス幅は６９ビッ
トである。２ポートとした理由は、アドレスとデータの
入出力端子を２セット設け、リ−ドとライトの２つのア
クセス要求を同時に処理するためである。
【００２４】図４は、本発明のＤＳＵ内の制御系の機能
の一例を示すブロック図である。
の一例を示すブロック図である。
【００２５】図４においても、図３までに示したブロッ
クは同じ番号を付けてあり、説明を省略する。あらたに
説明すべき機能ブロックとして、３０はツールバス制御
部、３１はツールバスのデータ制御部を示し、ツールバ
ス制御部３０は各ステートマシーンの指示に従いツール
バスの方向制御、シリアル／パラレル、パラレル／シリ
アル変換等を行う。
クは同じ番号を付けてあり、説明を省略する。あらたに
説明すべき機能ブロックとして、３０はツールバス制御
部、３１はツールバスのデータ制御部を示し、ツールバ
ス制御部３０は各ステートマシーンの指示に従いツール
バスの方向制御、シリアル／パラレル、パラレル／シリ
アル変換等を行う。
【００２６】また、３２はブレーク検出／判定回路、３
３はエミュレータモード用ステ−トマシ−ン、３４はト
レースモード用ステートマシーンを示す。トレースモー
ド用ステートマシーン３４の制御内容については詳細を
後述する。３５はリード制御回路であり、中にトレース
データ１個分のバッファを持ち、ＦＩＦＯ１２にトレー
スデータがあると自動的にそのデータを取り込む。
３はエミュレータモード用ステ−トマシ−ン、３４はト
レースモード用ステートマシーンを示す。トレースモー
ド用ステートマシーン３４の制御内容については詳細を
後述する。３５はリード制御回路であり、中にトレース
データ１個分のバッファを持ち、ＦＩＦＯ１２にトレー
スデータがあると自動的にそのデータを取り込む。
【００２７】そして、３６は、リード制御回路３５がＦ
ＩＦＯ１２からトレースデータを取り込み、トレースデ
ータ出力の準備ができたことをトレースモード用ステー
トマシーン３４に対して通知する信号である。３７はト
レースデータ生成回路を示し、図２において、１６、１
７、１８、１９、２０及び２１で示されたブロックを含
む。
ＩＦＯ１２からトレースデータを取り込み、トレースデ
ータ出力の準備ができたことをトレースモード用ステー
トマシーン３４に対して通知する信号である。３７はト
レースデータ生成回路を示し、図２において、１６、１
７、１８、１９、２０及び２１で示されたブロックを含
む。
【００２８】図５は、図４のトレースモード用ステート
マシーン３４の制御動作を示すフローチャートである。
マシーン３４の制御動作を示すフローチャートである。
【００２９】図５において、トレースモード用ステート
マシーン３４は、リード制御回路３５に出力すべきトレ
ースデータが準備されている場合（ステップＳ１）、し
かるべきフォーマットに従ってトレースデータをシリア
ル変換し、ＩＣＥ１０へ出力する（ステップＳ２）。ト
レースデータがない場合は，それが準備されるまで待
つ。その後、ブレーク要求を検出し、かつそれが疑似オ
ンザフライ用ブレーク要求であると判定された場合（ス
テップＳ３）、トレースモード用ステートマシーン３４
はＮＯＰ状態で停止する（ステップＳ４）。この時、Ｃ
ＰＵ２は、ブレーク要求を受け付けると、トレースモー
ドからエミュレータモードへ移行している。
マシーン３４は、リード制御回路３５に出力すべきトレ
ースデータが準備されている場合（ステップＳ１）、し
かるべきフォーマットに従ってトレースデータをシリア
ル変換し、ＩＣＥ１０へ出力する（ステップＳ２）。ト
レースデータがない場合は，それが準備されるまで待
つ。その後、ブレーク要求を検出し、かつそれが疑似オ
ンザフライ用ブレーク要求であると判定された場合（ス
テップＳ３）、トレースモード用ステートマシーン３４
はＮＯＰ状態で停止する（ステップＳ４）。この時、Ｃ
ＰＵ２は、ブレーク要求を受け付けると、トレースモー
ドからエミュレータモードへ移行している。
【００３０】次に、ブレーク要求が無くなり、ＣＰＵが
ユーザモードに戻ったことを確認した場合（ステップＳ
５）、再びトレースモードに戻り、リード制御回路３５
に出力すべきトレースデータが準備されたか監視する。
ＣＰＵ２がユーザモードに戻っていない場合は、ＮＯＰ
状態で停止を続ける。
ユーザモードに戻ったことを確認した場合（ステップＳ
５）、再びトレースモードに戻り、リード制御回路３５
に出力すべきトレースデータが準備されたか監視する。
ＣＰＵ２がユーザモードに戻っていない場合は、ＮＯＰ
状態で停止を続ける。
【００３１】なお、ステップＳ３でブレーク要求は検出
されたが、疑似オンザフライ用ブレーク要求ではないと
判定された場合（すなわち通常ブレ−ク要求の場合）
は、ブレークしてユーザプログラムが中断されることに
より、新たなトレースデータが生成されなくなるので、
時間が経つとＦＩＦＯ１２上の全トレースデータをＩＣ
Ｅ１０へ出力してしまい、最終的にはスタート後のステ
ップＳ１でステートマシーンは停止する。また、ステッ
プＳ５のあと疑似オンザフライ用ブレークからの復帰の
場合、リード制御回路３５にはトレースデータがブレー
ク前の状態で保持されているので、ステップＳ１の条件
判断により、トレースデータの出力が再開される。
されたが、疑似オンザフライ用ブレーク要求ではないと
判定された場合（すなわち通常ブレ−ク要求の場合）
は、ブレークしてユーザプログラムが中断されることに
より、新たなトレースデータが生成されなくなるので、
時間が経つとＦＩＦＯ１２上の全トレースデータをＩＣ
Ｅ１０へ出力してしまい、最終的にはスタート後のステ
ップＳ１でステートマシーンは停止する。また、ステッ
プＳ５のあと疑似オンザフライ用ブレークからの復帰の
場合、リード制御回路３５にはトレースデータがブレー
ク前の状態で保持されているので、ステップＳ１の条件
判断により、トレースデータの出力が再開される。
【００３２】図６は、図４のブレーク検出／判定回路３
２の回路図及びタイミングチャートである。
２の回路図及びタイミングチャートである。
【００３３】図６（ａ）において、６−１はラッチ、６
−２は２入力ＡＮＤゲートで片側は反転入力、６−３は
４入力ＡＮＤゲ−ト、６−４は疑似オンザフライ用フラ
グ、６−５はブレーク検出用フラグ、６−６はラッチ６
−１へ供給されるクロックを示す。
−２は２入力ＡＮＤゲートで片側は反転入力、６−３は
４入力ＡＮＤゲ−ト、６−４は疑似オンザフライ用フラ
グ、６−５はブレーク検出用フラグ、６−６はラッチ６
−１へ供給されるクロックを示す。
【００３４】ＩＣＥ１０よりツールブレーク信号１５が
初段のラッチ６−１と２入力ＡＮＤゲート６−２に入力
する。クロック６−６のタイミングで、非同期に入力す
るツールブレーク信号１５の立ち上がりを検出し、ＡＮ
Ｄゲート６−２の出力がハイレベルとなり、ブレーク検
出用フラグが立つ。このフラグからブレーク検出信号
（ここではＥＮＭＩ）２３を発生する。このブレーク検
出信号２３は、通常ブレークか疑似オンザフライ用ブレ
ークかによらず、ＣＰＵ２およびＤＳＵ５へ送られる。
初段のラッチ６−１と２入力ＡＮＤゲート６−２に入力
する。クロック６−６のタイミングで、非同期に入力す
るツールブレーク信号１５の立ち上がりを検出し、ＡＮ
Ｄゲート６−２の出力がハイレベルとなり、ブレーク検
出用フラグが立つ。このフラグからブレーク検出信号
（ここではＥＮＭＩ）２３を発生する。このブレーク検
出信号２３は、通常ブレークか疑似オンザフライ用ブレ
ークかによらず、ＣＰＵ２およびＤＳＵ５へ送られる。
【００３５】ＣＰＵ２はＥＮＭＩ２３を受けて処理を中
断し、ＥＭＭＯＤＥ２２をアサートしてエミュレータモ
ードに移行したことをＤＳＵ５へ通知する（図２及び図
４参照）。図６（ｂ）のタイミングチャートでは、一例
として、４クロックの間ツールブレーク信号１５がハイ
レベルであると、疑似オンザフライ用ブレークとしてい
る。従って、この場合オンザフライ信号が４個目のクロ
ックに同期して立ち上がる。これが、次のクロックで疑
似オンザフライ用フラグ６−４を立てる。
断し、ＥＭＭＯＤＥ２２をアサートしてエミュレータモ
ードに移行したことをＤＳＵ５へ通知する（図２及び図
４参照）。図６（ｂ）のタイミングチャートでは、一例
として、４クロックの間ツールブレーク信号１５がハイ
レベルであると、疑似オンザフライ用ブレークとしてい
る。従って、この場合オンザフライ信号が４個目のクロ
ックに同期して立ち上がる。これが、次のクロックで疑
似オンザフライ用フラグ６−４を立てる。
【００３６】ＤＳＵは上記ブレーク判定回路により、疑
似オンザフライ用フラグが立っていればトレースデータ
を出力せず、立っていなければ通常ブレークとしてトレ
ースデータを出力する。
似オンザフライ用フラグが立っていればトレースデータ
を出力せず、立っていなければ通常ブレークとしてトレ
ースデータを出力する。
【００３７】図８は、通常ブレ−クと疑似オンザフライ
用ブレークを実行した場合の動作の違いを示す。いま、
ＣＰＵ２が命令３のところでブレークを検出し、命令３
の実行後に停止し、エミュレータモードに移ったとす
る。またこの時、トレースデータ出力については、命令
１のトレースデータの出力が終わっただけだとする。通
常ブレークの場合は、命令２と３のトレースデータが続
けて出力される。従って、デバッグ処理が始まるのは命
令２と３のトレースデータ出力が完了した後である。疑
似オンザフライ用ブレークの場合は、トレースデータ出
力を直ちに中断し、デバッグ処理を始める。その後、ブ
レ−クが解除されてトレースモードに戻り、ＣＰＵ２は
命令４よりユーザプログラムの実行を再開する。通常ブ
レークの場合は、命令４からトレ−スデータ出力が再開
される。疑似オンザフライ用ブレークの場合は、命令２
からトレースデータ出力が再開される。
用ブレークを実行した場合の動作の違いを示す。いま、
ＣＰＵ２が命令３のところでブレークを検出し、命令３
の実行後に停止し、エミュレータモードに移ったとす
る。またこの時、トレースデータ出力については、命令
１のトレースデータの出力が終わっただけだとする。通
常ブレークの場合は、命令２と３のトレースデータが続
けて出力される。従って、デバッグ処理が始まるのは命
令２と３のトレースデータ出力が完了した後である。疑
似オンザフライ用ブレークの場合は、トレースデータ出
力を直ちに中断し、デバッグ処理を始める。その後、ブ
レ−クが解除されてトレースモードに戻り、ＣＰＵ２は
命令４よりユーザプログラムの実行を再開する。通常ブ
レークの場合は、命令４からトレ−スデータ出力が再開
される。疑似オンザフライ用ブレークの場合は、命令２
からトレースデータ出力が再開される。
【００３８】この２つの場合の差異を具体的な例で示
す。便宜上、以下の仮定をする。（１）ブレークを掛け
た時にトレースバッファに溜まっているトレースデータ
は、１００個とする。（２）トレースデータの出力に必
要なクロック数は、命令トレースで１０クロック、デー
タトレースで１４クロックとする。（３）命令トレース
とデータトレースのデータ比率は１：５とする。（４）
ＩＣＥへトレースデータを出力するバス１１の動作周波
数は、５０ＭＨｚとする。
す。便宜上、以下の仮定をする。（１）ブレークを掛け
た時にトレースバッファに溜まっているトレースデータ
は、１００個とする。（２）トレースデータの出力に必
要なクロック数は、命令トレースで１０クロック、デー
タトレースで１４クロックとする。（３）命令トレース
とデータトレースのデータ比率は１：５とする。（４）
ＩＣＥへトレースデータを出力するバス１１の動作周波
数は、５０ＭＨｚとする。
【００３９】以上の仮定を基に計算すると、トレースデ
ータ１個で約１３クロック必要であり、それが１００個
で約１３００クロック。従って、疑似オンザフライ用ブ
レークだと１３００＊２０ｎｓで約２６マイクロ秒、通
常ブレークより早くバスモードが切り替わり、デバッグ
処理が始まる。これにより，ＣＰＵがユーザプログラム
を停止する時間が、この場合約２６マイクロ秒少なくな
る。従って、この時間だけシステムの実動作との誤差は
無くなり、より正確なエミュレーションが行える。
ータ１個で約１３クロック必要であり、それが１００個
で約１３００クロック。従って、疑似オンザフライ用ブ
レークだと１３００＊２０ｎｓで約２６マイクロ秒、通
常ブレークより早くバスモードが切り替わり、デバッグ
処理が始まる。これにより，ＣＰＵがユーザプログラム
を停止する時間が、この場合約２６マイクロ秒少なくな
る。従って、この時間だけシステムの実動作との誤差は
無くなり、より正確なエミュレーションが行える。
【００４０】当然、この時間はブレークが検出された時
点でユーザプログラム命令がどこまで実行され、ＦＩＦ
Ｏにトレースデータがいくつ入っているかに依存する。
従って、命令が長く続いた後にブレークが入る場合ほど
この差異は大きくなる。
点でユーザプログラム命令がどこまで実行され、ＦＩＦ
Ｏにトレースデータがいくつ入っているかに依存する。
従って、命令が長く続いた後にブレークが入る場合ほど
この差異は大きくなる。
【００４１】
【発明の効果】以上説明したように、本発明によれば、
疑似オンザフライ用ブレーク検出用回路を設け、検出後
ＦＩＦＯからのトレース出力データの切れ目で即座にブ
レークすることにより、リアルタイム性を要求されるシ
ステムのデバッグ中にメモリの一部を書き換えたい等の
トレースデータを必要としない処理において、ユーザプ
ログラムの止まっている期間の大幅短縮が可能となる。
疑似オンザフライ用ブレーク検出用回路を設け、検出後
ＦＩＦＯからのトレース出力データの切れ目で即座にブ
レークすることにより、リアルタイム性を要求されるシ
ステムのデバッグ中にメモリの一部を書き換えたい等の
トレースデータを必要としない処理において、ユーザプ
ログラムの止まっている期間の大幅短縮が可能となる。
【００４２】また，本発明によれば、ブレーク処理終了
後、ブレークで中断したところからＦＩＦＯに残ってい
るトレースデータ出力を再開することにより、トレース
データの連続性の保証が可能となる。
後、ブレークで中断したところからＦＩＦＯに残ってい
るトレースデータ出力を再開することにより、トレース
データの連続性の保証が可能となる。
【００４３】また、本発明によれば，ツールブレーク指
示信号の遷移を検出する回路とレベルを検出する回路を
設け、通常ブレークもしくは疑似オンザフライ用ブレー
クのどちらであるかの判定を行うことにより、専用の信
号線の追加を行うことなしに本機能の実現が可能とな
る。
示信号の遷移を検出する回路とレベルを検出する回路を
設け、通常ブレークもしくは疑似オンザフライ用ブレー
クのどちらであるかの判定を行うことにより、専用の信
号線の追加を行うことなしに本機能の実現が可能とな
る。
【図１】本発明の一実施例の概要を示すブロック図であ
る。
る。
【図２】図１のＤＳＵの構成の一例を示すブロック図で
ある。
ある。
【図３】図２のＦＩＦＯ及びその周辺回路の構成の一例
を示すブロック図である。
を示すブロック図である。
【図４】図１のＤＳＵの制御系の機能の一例を示すブロ
ック図である。
ック図である。
【図５】図４のトレースモード用ステートマシーンの制
御動作を示すフローチャートである。
御動作を示すフローチャートである。
【図６】図４のブレーク検出／判定回路図及びタイミン
グチャートである。
グチャートである。
【図７】従来例を示す図である。
【図８】通常ブレークと疑似オンザフライ用ブレークの
動作の違いを示す図である。
動作の違いを示す図である。
１ マイコンチップ本体 ２ ＣＰＵ ３ 周辺リソース ４ バスコントローラ ５ ＤＳＵ（デバッグサポートユニット） ６ データアドレスバス ７ データバス ８ 制御信号線（及び命令アドレスバス） ９ 外部バス １０ デバッグ用ツール １１ ツールバス １２ ＦＩＦＯ １３ ＤＳＵよりＦＩＦＯへトレースデータを書き込む
バス １４ ＦＩＦＯよりＤＳＵへトレースデータを読み出す
バス １５ ツールブレーク信号 １６ 命令アドレス保持バッファ １７ デ−タアドレス保持バッファ １８ データバス保持バッファ １９ アドレスデコーダ ２０ トレースデータ選択用スイッチ ２１ 制御回路 ２２ ＣＰＵがＤＳＵへエミュレータモードを伝える信
号（ＥＭＭＯＤＥ） ２３ ＤＳＵがＣＰＵへツールブレーク信号を伝える信
号（ＥＮＭＩ） ２４ パラレルーシリアル変換器 ２５ ツールブレーク検出／判定信号 ２６ 比較回路 ２７ ライトポインタ ２８ トレースデータバッファ（パラレル） ２９ リードポインタ ３０ ツールバス制御部 ３１ ツールバスのデータ制御部 ３２ ブレーク検出／判定回路 ３３ エミュレータモード用ステートシーン ３４ トレースモード用ステートマシーン ３５ リード制御回路 ３６ ステートマシーンに次のデータの準備ができたこ
とを通知する信号 ３７ トレースデータ生成回路 ６−１ ラッチ ６−２ ２入力ＡＮＤゲート ６−３ ４入力ＡＮＤゲート ６−４ 疑似オンザフライ用フラグ ６−５ ブレ−ク検出用フラグ ６−６ クロック
バス １４ ＦＩＦＯよりＤＳＵへトレースデータを読み出す
バス １５ ツールブレーク信号 １６ 命令アドレス保持バッファ １７ デ−タアドレス保持バッファ １８ データバス保持バッファ １９ アドレスデコーダ ２０ トレースデータ選択用スイッチ ２１ 制御回路 ２２ ＣＰＵがＤＳＵへエミュレータモードを伝える信
号（ＥＭＭＯＤＥ） ２３ ＤＳＵがＣＰＵへツールブレーク信号を伝える信
号（ＥＮＭＩ） ２４ パラレルーシリアル変換器 ２５ ツールブレーク検出／判定信号 ２６ 比較回路 ２７ ライトポインタ ２８ トレースデータバッファ（パラレル） ２９ リードポインタ ３０ ツールバス制御部 ３１ ツールバスのデータ制御部 ３２ ブレーク検出／判定回路 ３３ エミュレータモード用ステートシーン ３４ トレースモード用ステートマシーン ３５ リード制御回路 ３６ ステートマシーンに次のデータの準備ができたこ
とを通知する信号 ３７ トレースデータ生成回路 ６−１ ラッチ ６−２ ２入力ＡＮＤゲート ６−３ ４入力ＡＮＤゲート ６−４ 疑似オンザフライ用フラグ ６−５ ブレ−ク検出用フラグ ６−６ クロック
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B042 GA13 GC02 HH25 HH30 MB06 5B062 JJ08
Claims (4)
- 【請求項１】 デバッグサポートユニット及びトレース
データを一時的に格納するバッファメモリを有する半導
体集積回路において、該デバッグサポートユニットは、
外部から入力されるブレーク信号を検出するブレーク検
出手段と、前記ブレーク信号が、前記バッファメモリに
格納されているトレースデータをすべて出力した後にブ
レーク処理へ移行すること、もしくは直ちにトレースデ
ータの出力を中断してブレーク処理へ移行することのう
ちのいずれを要求しているかを判定するブレーク判定手
段とを備えることを特徴とする半導体集積回路。 - 【請求項２】 前記デバッグサポートユニットは、前記
バッファメモリからトレースデータを読み込むととも
に、該トレースデータを出力する準備ができたことを通
知する信号を生成するリード制御手段と、前記リード制
御手段からの通知信号に応答して前記トレースデータを
外部へ出力させるとともに、前記ブレーク判定手段によ
り前記ブレーク信号が直ちにブレーク処理へ移行するこ
とを要求していると判定された場合にはトレースデータ
の出力を直ちに中断させるステートマシンとを備えるこ
とを特徴とする請求項１に記載の半導体集積回路。 - 【請求項３】 前記ブレーク検出手段は、前記ブレーク
信号の遷移を検出する回路で構成され、前記ブレーク判
定手段は、該ブレーク信号のレベルを検出する回路で構
成されることを特徴とする請求項１または２に記載の半
導体集積回路。 - 【請求項４】 前記トレースデータの出力を中断してブ
レーク処理へ移行した後にトレースモードへ復帰した場
合には、該復帰後に、前記バッファメモリに残存してい
る該トレースデータを外部へ出力することを特徴とする
請求項１から３のいずれかに記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001108954A JP2002304310A (ja) | 2001-04-06 | 2001-04-06 | 半導体集積回路 |
| US10/101,777 US6877113B2 (en) | 2001-04-06 | 2002-03-21 | Break determining circuit for a debugging support unit in a semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001108954A JP2002304310A (ja) | 2001-04-06 | 2001-04-06 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002304310A true JP2002304310A (ja) | 2002-10-18 |
Family
ID=18961002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001108954A Pending JP2002304310A (ja) | 2001-04-06 | 2001-04-06 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6877113B2 (ja) |
| JP (1) | JP2002304310A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005284557A (ja) * | 2004-03-29 | 2005-10-13 | Fujitsu Ltd | 内部メモリをモニタ可能なマイクロコンピュータ |
| WO2007037168A1 (ja) * | 2005-09-27 | 2007-04-05 | Vodafone K.K. | プログラム開発支援装置 |
| JP2007522554A (ja) * | 2004-02-09 | 2007-08-09 | コンティネンタル・テーベス・アクチエンゲゼルシヤフト・ウント・コンパニー・オッフェネ・ハンデルスゲゼルシヤフト | 車両内のセキュリティ上問題のあるコンピュータシステムのための埋込式システムの分析装置及び方法 |
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|---|---|---|---|---|
| US7672222B2 (en) * | 2004-01-12 | 2010-03-02 | Hewlett-Packard Development Company, L.P. | Link failures |
| US7606253B2 (en) * | 2004-01-12 | 2009-10-20 | Hewlett-Packard Development Company, L.P. | Successful transactions |
| US7613958B2 (en) * | 2004-01-12 | 2009-11-03 | Hewlett-Packard Development Company, L.P. | Error detection in a system having coupled channels |
| US7624213B2 (en) * | 2005-02-11 | 2009-11-24 | Hewlett-Packard Development Company, L.P. | Passing identification information |
| US7721159B2 (en) * | 2005-02-11 | 2010-05-18 | Hewlett-Packard Development Company, L.P. | Passing debug information |
| CN1703027B (zh) * | 2004-05-25 | 2012-03-14 | 惠普开发有限公司 | 传递调试信息 |
| US20070011492A1 (en) * | 2005-07-05 | 2007-01-11 | Arm Limited | Generation of trace data |
| JP4847734B2 (ja) * | 2005-10-31 | 2011-12-28 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置、それのデバッグシステム及びデバッグ方法。 |
| JP2018120449A (ja) * | 2017-01-26 | 2018-08-02 | ソニーセミコンダクタソリューションズ株式会社 | 演算処理装置および情報処理システム |
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| JP2001092686A (ja) * | 1999-09-22 | 2001-04-06 | Hitachi Ltd | 半導体装置 |
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| US3688263A (en) * | 1971-04-19 | 1972-08-29 | Burroughs Corp | Method and apparatus for diagnosing operation of a digital processor |
| JPH0214332A (ja) | 1988-07-01 | 1990-01-18 | Anritsu Corp | 実行型ブレーク要因検出装置 |
| US5491793A (en) * | 1992-07-31 | 1996-02-13 | Fujitsu Limited | Debug support in a processor chip |
| US5488688A (en) * | 1994-03-30 | 1996-01-30 | Motorola, Inc. | Data processor with real-time diagnostic capability |
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-
2001
- 2001-04-06 JP JP2001108954A patent/JP2002304310A/ja active Pending
-
2002
- 2002-03-21 US US10/101,777 patent/US6877113B2/en not_active Expired - Fee Related
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| US8255878B2 (en) | 2005-09-27 | 2012-08-28 | Vodafone Group Plc | Program development support device |
Also Published As
| Publication number | Publication date |
|---|---|
| US6877113B2 (en) | 2005-04-05 |
| US20020146876A1 (en) | 2002-10-10 |
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