JPH0214332A - 実行型ブレーク要因検出装置 - Google Patents
実行型ブレーク要因検出装置Info
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- JPH0214332A JPH0214332A JP63164254A JP16425488A JPH0214332A JP H0214332 A JPH0214332 A JP H0214332A JP 63164254 A JP63164254 A JP 63164254A JP 16425488 A JP16425488 A JP 16425488A JP H0214332 A JPH0214332 A JP H0214332A
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- cpu
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- 238000001514 detection method Methods 0.000 claims description 49
- 230000006870 function Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 241000447437 Gerreidae Species 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、実行型ブレーク要因検出装置、特に予め設定
しておいた、複数個のイベントでＣＰＵにブレークを掛
ける構成のエミュレータにおいて、どの実行型イベント
でＣＰＵがブレークしたのかを特定可能ならしめる実行
型ブレーク要因検出装置に関するものである。
しておいた、複数個のイベントでＣＰＵにブレークを掛
ける構成のエミュレータにおいて、どの実行型イベント
でＣＰＵがブレークしたのかを特定可能ならしめる実行
型ブレーク要因検出装置に関するものである。
ソフトウェアプログラムのデパックを行うエミュレータ
においては、予め設定しておいた複数個のイベントでＣ
ＰＵにブレークを掛け、そのトレース結果、ＣＰＵの内
部レジスタの状態或いはメモリの内容を参照し、これら
の状態やデータを基にそのデパックが行われる。
においては、予め設定しておいた複数個のイベントでＣ
ＰＵにブレークを掛け、そのトレース結果、ＣＰＵの内
部レジスタの状態或いはメモリの内容を参照し、これら
の状態やデータを基にそのデパックが行われる。
１６ビツト以上のＣＰＵでは通常、バスの空き時間を利
用して命令の先取りを行うブリフェッチがなされるため
、エミュレータではそのブレークの方法として、非実行
型ブレークと実行型ブレークとが用いられる。非実行型
ブレーク要求は、そのアドレスをアクセスした後、必ず
ブレークする。
用して命令の先取りを行うブリフェッチがなされるため
、エミュレータではそのブレークの方法として、非実行
型ブレークと実行型ブレークとが用いられる。非実行型
ブレーク要求は、そのアドレスをアクセスした後、必ず
ブレークする。
そのためどのイベントでブレークが生じたかを容易に検
出するこ七ができる。
出するこ七ができる。
これに対して実行型ブレーク要求は、指定したアドレス
の命令をブリフェッチしてその命令を実行した後ブレー
クする。但しブリフェッチした後ＣＰＵが分岐命令等の
プログラムを行うと、ブリフェッチした命令の中に実行
型ブレークが含まれていても、分岐命令が実行されるこ
とにより、ブリフェッチされた命令が捨てられブレーク
しない場合がある。
の命令をブリフェッチしてその命令を実行した後ブレー
クする。但しブリフェッチした後ＣＰＵが分岐命令等の
プログラムを行うと、ブリフェッチした命令の中に実行
型ブレークが含まれていても、分岐命令が実行されるこ
とにより、ブリフェッチされた命令が捨てられブレーク
しない場合がある。
第６図は従来のブレーク要因検出装置の構成を示してお
り、１はＣＰＵであってターゲットシステムＣＰＵの代
行をするもの、２はバス、３はイベント検出回路、４．
５はＪＫプリップフロツブ回路、６はオア回路、７は割
込み制御回路、８はメイン制御回路を表わしている。
り、１はＣＰＵであってターゲットシステムＣＰＵの代
行をするもの、２はバス、３はイベント検出回路、４．
５はＪＫプリップフロツブ回路、６はオア回路、７は割
込み制御回路、８はメイン制御回路を表わしている。
ＣＰＵＩが起動する際、メイン制御回路８からクリア信
号（ＣＬ Ｒ）がＪＫフリップフロップ回路４．５へ出
され、該ＪＫフリップフロップ回路４．５の内容がそれ
ぞれクリアされる。ＣＰＵＩはバス２の空き時間を利用
して、図示されていないメモリから命令をブリフェッチ
し、ＣＰＵＩ内のキューバッファに次々取り込む。イベ
ント検出回路３にはメイン制御回路８から送られてきた
ＣＰＵＩにブレークを掛けるための条件、例えば特定の
アドレスや特定のデータ等その条件が設定されている。
号（ＣＬ Ｒ）がＪＫフリップフロップ回路４．５へ出
され、該ＪＫフリップフロップ回路４．５の内容がそれ
ぞれクリアされる。ＣＰＵＩはバス２の空き時間を利用
して、図示されていないメモリから命令をブリフェッチ
し、ＣＰＵＩ内のキューバッファに次々取り込む。イベ
ント検出回路３にはメイン制御回路８から送られてきた
ＣＰＵＩにブレークを掛けるための条件、例えば特定の
アドレスや特定のデータ等その条件が設定されている。
従ってバス２上に該条件の情報が現われると、すなわち
ＣＰＵＩがブリフェッチすることにより該条件の情報が
バス２に乗せられると、イベント検出回路３は該条件の
種類に応じて、実行型ブレークのイベント信号（ＥＶＩ
又はＥＶ２）或いは非実行型ブレークのブレーク要求信
号（百ＲＫ）を出力する。ＣＰＵＩをブレークさせる条
件はアドレスやデータ等に任意の数だけ掛けることがで
きる。第６図図示の場合は、実行型ブレークが２個、非
実行型ブレークが１個の例が示されており、以下この個
数の例で説明する。
ＣＰＵＩがブリフェッチすることにより該条件の情報が
バス２に乗せられると、イベント検出回路３は該条件の
種類に応じて、実行型ブレークのイベント信号（ＥＶＩ
又はＥＶ２）或いは非実行型ブレークのブレーク要求信
号（百ＲＫ）を出力する。ＣＰＵＩをブレークさせる条
件はアドレスやデータ等に任意の数だけ掛けることがで
きる。第６図図示の場合は、実行型ブレークが２個、非
実行型ブレークが１個の例が示されており、以下この個
数の例で説明する。
イベント検出回路３が非実行型ブレークの要求信号を出
力すると、割込み制御回路７は、直ちにＣＰＵＩに対し
て割込み信号（ノンマスカブル・インタラブド信号ＮＭ
Ｉ）を出し、ＣＰＵＩに割込みを掛け、ブレークさせる
。またイベント検出回路３が実行型ブレークのイベント
信号（ＥＶ。
力すると、割込み制御回路７は、直ちにＣＰＵＩに対し
て割込み信号（ノンマスカブル・インタラブド信号ＮＭ
Ｉ）を出し、ＣＰＵＩに割込みを掛け、ブレークさせる
。またイベント検出回路３が実行型ブレークのイベント
信号（ＥＶ。
又はＥＶ、）を出力すると、該イベント信号はオア回路
６を介し割込み制御回路７にトラップ（ＴＲＡＰ）を設
定させる。これにより割込み制御回路７は、ＣＰＵＩが
キューバッファの命令を順次実行する際出力するキュー
ステータス（ＱＳｍ）を監視し、ＣＰＵＩのブリフェッ
チによる命令の先取りとＣＰＵＩの該命令の実行との時
間的ずれが解消した時点で、ＣＰＵＩに対し割込み信号
を出力し、ＣＰＵＩに割込みを掛ける。ＣＰＵＩはある
が、この様なＣＰＵであっても、ト記説明の動作が基本
的に行われＣＰＵをブレークさせるようになっている。
６を介し割込み制御回路７にトラップ（ＴＲＡＰ）を設
定させる。これにより割込み制御回路７は、ＣＰＵＩが
キューバッファの命令を順次実行する際出力するキュー
ステータス（ＱＳｍ）を監視し、ＣＰＵＩのブリフェッ
チによる命令の先取りとＣＰＵＩの該命令の実行との時
間的ずれが解消した時点で、ＣＰＵＩに対し割込み信号
を出力し、ＣＰＵＩに割込みを掛ける。ＣＰＵＩはある
が、この様なＣＰＵであっても、ト記説明の動作が基本
的に行われＣＰＵをブレークさせるようになっている。
ところで、上記説明の第６図に示された従来の回路構成
では、ブリフェッチによる命伶の取込みと、該命令の実
行との間に時間的ずれがあるため、次のようなことが生
じる。すなわち、例えば第４図に示された様に分岐命令
Ａ３があるとき、命令Ａ４をＣＰＵＩがブリフェッチし
た時点でイベント回路３からイベント信号ＥＶ、を出力
するものする。
では、ブリフェッチによる命伶の取込みと、該命令の実
行との間に時間的ずれがあるため、次のようなことが生
じる。すなわち、例えば第４図に示された様に分岐命令
Ａ３があるとき、命令Ａ４をＣＰＵＩがブリフェッチし
た時点でイベント回路３からイベント信号ＥＶ、を出力
するものする。
一方、ＣＰＵＩの命令の実行は該ＣＰＵＩ内のキューバ
ッファに取り込まれた命令順に従って該キューバッファ
から取り出され実行される。すなわち第４図に示された
命令ＡＩ、Ａ２の順にその命令が実行される。そして命
令Ａ３が分岐命令であるとき、ブリフェッチによりＣＰ
ＵＩのキューバッファに取り込まれたＡ４以下の命令は
捨てられる。そしてＢ系の命令がブリフェッチされ、命
令Ｂ１以下がＣＰＵＩによって実行されるが、ＣＰＵＩ
が、命令Ｂｔをブリフェッチした時点でイベント回路３
からイベント信号ＥＶ、が出力するものとすると、該イ
ベント信号ＥＶ、を受けたＪＫフリップフロップ回路５
は、その時点で論理ｒＨＪのＱ！倍信号出力する。ＣＰ
ＵＩが時間的ずれをもって該命令Ｂ２を実行したとき、
該ｃｐＵ１は上記説明の如くブレークする。このＣＰＵ
１がブレークしたとき、ＪＫフリップフロップ回路４．
５にはそのＱｌ信号、ＱＺ倍信号出力されているため、
メイン制御回路８はＣＰＵＩがＡ系のＡ４の命令でブレ
ークしたのか、Ｂ系のＢ２の命令でブレークしたのか識
別できない欠点があった。従ってイベント信号ＥＶ、又
はＥＶｔによってＣＰＵＩがブレークしたとき、イベン
ト信号Ｅｖ１又はＥＶｔに対応したマクロ機能、すなわ
ち操作者がキーボードでエミュレータを操作するのでは
なく、予め作、たマイク・フｇのエミーレータコマンド
と条件判断コマンドにより、自動的にデパックを行う機
能を自動的に実行させることができない欠点があった。
ッファに取り込まれた命令順に従って該キューバッファ
から取り出され実行される。すなわち第４図に示された
命令ＡＩ、Ａ２の順にその命令が実行される。そして命
令Ａ３が分岐命令であるとき、ブリフェッチによりＣＰ
ＵＩのキューバッファに取り込まれたＡ４以下の命令は
捨てられる。そしてＢ系の命令がブリフェッチされ、命
令Ｂ１以下がＣＰＵＩによって実行されるが、ＣＰＵＩ
が、命令Ｂｔをブリフェッチした時点でイベント回路３
からイベント信号ＥＶ、が出力するものとすると、該イ
ベント信号ＥＶ、を受けたＪＫフリップフロップ回路５
は、その時点で論理ｒＨＪのＱ！倍信号出力する。ＣＰ
ＵＩが時間的ずれをもって該命令Ｂ２を実行したとき、
該ｃｐＵ１は上記説明の如くブレークする。このＣＰＵ
１がブレークしたとき、ＪＫフリップフロップ回路４．
５にはそのＱｌ信号、ＱＺ倍信号出力されているため、
メイン制御回路８はＣＰＵＩがＡ系のＡ４の命令でブレ
ークしたのか、Ｂ系のＢ２の命令でブレークしたのか識
別できない欠点があった。従ってイベント信号ＥＶ、又
はＥＶｔによってＣＰＵＩがブレークしたとき、イベン
ト信号Ｅｖ１又はＥＶｔに対応したマクロ機能、すなわ
ち操作者がキーボードでエミュレータを操作するのでは
なく、予め作、たマイク・フｇのエミーレータコマンド
と条件判断コマンドにより、自動的にデパックを行う機
能を自動的に実行させることができない欠点があった。
この様な欠点は実行型ブレークのブレーク信号の設定数
が多くなる程その欠点が顕著で十分なデパックを行うこ
とができない欠点があった。
が多くなる程その欠点が顕著で十分なデパックを行うこ
とができない欠点があった。
本発明は、上記の欠点を解決することを目的としており
、ＣＰＵＩのブリフェッチによる命令の取込みと、該命
令の実行との間に時間的ずれが存在していても、どの実
行型ブレークのブレーク信号によってＣＰＵＩがブレー
クされたかを識別し、ブレーク信号に対応したマクロ機
能を実行することができる実行型ブレーク要因検出装置
を提供することを目的としている。
、ＣＰＵＩのブリフェッチによる命令の取込みと、該命
令の実行との間に時間的ずれが存在していても、どの実
行型ブレークのブレーク信号によってＣＰＵＩがブレー
クされたかを識別し、ブレーク信号に対応したマクロ機
能を実行することができる実行型ブレーク要因検出装置
を提供することを目的としている。
上記目的を達成するために、本発明における実れる情報
を基に実行型イベント及び非実行型イベントを検出する
イベント検出回路とを備え、該イベント検出回路が検出
する実行型イベント又は舗非実行型イベントに基づいて
ブレーク要求を行い、それぞれのタイミングで前記ＣＰ
Ｕにブレークを掛ける構成のエミュレータにおいて、前
記ＣＰＵが新たに起動する毎に、イベント検出回路によ
って検出される最初の実行型イベントのイベント信号を
保持するイベント信号保持回路と、前記ＣＰＵが新たに
起動する毎に、イベント検出回路によって検出される最
初の実行型イベントにより、前記イベント保持回路に対
し該ＣＰＵが起動されている間イベント信号保持回路に
保持されたイベント信号を保持させるための制御信号を
出力するイベント信号制御回路と、該ＣＰ Ｕが出力す
るキューステータスを監視し、該キューステータス回路
から検出されるブランチ信号、該ＣＰＵの新たな起動毎
に出力されるクリア信号及びイベント検出回路が非実行
型イベントを検出したとき出力されるブレーク要求信号
のいずれかによって、前記イベント信号保持回路及びイ
ベント信号制御回路をクリアさせるオア回路とを備え、
イベント信号保持回路に保持されている信号パターンが
らＣＰＵのブレーク要因を特定するようにしたことを特
徴としている。
を基に実行型イベント及び非実行型イベントを検出する
イベント検出回路とを備え、該イベント検出回路が検出
する実行型イベント又は舗非実行型イベントに基づいて
ブレーク要求を行い、それぞれのタイミングで前記ＣＰ
Ｕにブレークを掛ける構成のエミュレータにおいて、前
記ＣＰＵが新たに起動する毎に、イベント検出回路によ
って検出される最初の実行型イベントのイベント信号を
保持するイベント信号保持回路と、前記ＣＰＵが新たに
起動する毎に、イベント検出回路によって検出される最
初の実行型イベントにより、前記イベント保持回路に対
し該ＣＰＵが起動されている間イベント信号保持回路に
保持されたイベント信号を保持させるための制御信号を
出力するイベント信号制御回路と、該ＣＰ Ｕが出力す
るキューステータスを監視し、該キューステータス回路
から検出されるブランチ信号、該ＣＰＵの新たな起動毎
に出力されるクリア信号及びイベント検出回路が非実行
型イベントを検出したとき出力されるブレーク要求信号
のいずれかによって、前記イベント信号保持回路及びイ
ベント信号制御回路をクリアさせるオア回路とを備え、
イベント信号保持回路に保持されている信号パターンが
らＣＰＵのブレーク要因を特定するようにしたことを特
徴としている。
以下図面を参照しながら本発明の一実施例を説明する。
第１図は本発明に係る実行型ブレーク要因検出装置の一
実施例構成、第２図は分岐命令が含まれていないときの
ＣＰＵのキューバッファに取り込まれる命令とｃｐｕが
実行する命令との関係説明図、第３図は第２図に示され
たたプログラムをＣＰＵが実行してＣＰＵがブレークす
るときの実行型ブレーク要因検出のタイムチャート、第
４図は分岐命令が含まれているときのＣＰＵのキューバ
ッファに取り込まれる命令とＣＰＵが実行する命令との
関係説明図、第５図は第４図に示されたプログラムをＣ
，ＰＵが実行してＣＰＵがブレークするときの実行型ブ
レーク要因検出のタイムチャートを示している。
実施例構成、第２図は分岐命令が含まれていないときの
ＣＰＵのキューバッファに取り込まれる命令とｃｐｕが
実行する命令との関係説明図、第３図は第２図に示され
たたプログラムをＣＰＵが実行してＣＰＵがブレークす
るときの実行型ブレーク要因検出のタイムチャート、第
４図は分岐命令が含まれているときのＣＰＵのキューバ
ッファに取り込まれる命令とＣＰＵが実行する命令との
関係説明図、第５図は第４図に示されたプログラムをＣ
，ＰＵが実行してＣＰＵがブレークするときの実行型ブ
レーク要因検出のタイムチャートを示している。
第１図において、１ないし３，６ないし８は第６図のも
のに対応し、９，１０はＤ型フリップフロップ回路、１
１はＪＫフリップフロンプ回路、１２はブランチ検出回
路、１３はオア回路を表している。
のに対応し、９，１０はＤ型フリップフロップ回路、１
１はＪＫフリップフロンプ回路、１２はブランチ検出回
路、１３はオア回路を表している。
１ないし３及び６ないし８の動作の仕方は第６図のもの
と同一であるので、その説明は省略する。
と同一であるので、その説明は省略する。
Ｄ型フリップフロップ回路９，１０はオア回路１３の出
力信号によってそれぞれクリアされ、そしてＣＰＵＩが
起動される毎にイベント検出回路３が検出する最初の実
行型イベント信号、例えばイベント信号Ｅ Ｖ ＋が最
初の信号であれば対応したＤ型フリップフロップ回路９
に該イベント信号Ｅ Ｖ ＋が保持され、またイベント
信号ＥＶ、が最初の信号であれば対応したＤ型フリフプ
フロツプ回路１０に該イベント信号ＥＶ２が保たれるよ
うになっている。
力信号によってそれぞれクリアされ、そしてＣＰＵＩが
起動される毎にイベント検出回路３が検出する最初の実
行型イベント信号、例えばイベント信号Ｅ Ｖ ＋が最
初の信号であれば対応したＤ型フリップフロップ回路９
に該イベント信号Ｅ Ｖ ＋が保持され、またイベント
信号ＥＶ、が最初の信号であれば対応したＤ型フリフプ
フロツプ回路１０に該イベント信号ＥＶ２が保たれるよ
うになっている。
ＪＫフリフプフロップ回路１１はオア回路１３の出力信
号によってクリアされ、そしてオア回路６から出力され
るトラップ信号を受け、上記り型フリップフロップ回路
９．ｌＯの動作機能を停止させる。
号によってクリアされ、そしてオア回路６から出力され
るトラップ信号を受け、上記り型フリップフロップ回路
９．ｌＯの動作機能を停止させる。
ブランチ検出回路１２は、ＣＰＵＩがそのキューバッフ
ァに取り込まれた命令を実行する毎に出力するキュース
テータス（ＱＳｍ）を監視している。ＣＰＵＩの分岐命
令実行の際キューステータスに立てられるブランチ情報
を該ブランチ検出回路１２が検出したとき、ブランチ信
号（ＢＬＡＮＣＨ）を出力する。
ァに取り込まれた命令を実行する毎に出力するキュース
テータス（ＱＳｍ）を監視している。ＣＰＵＩの分岐命
令実行の際キューステータスに立てられるブランチ情報
を該ブランチ検出回路１２が検出したとき、ブランチ信
号（ＢＬＡＮＣＨ）を出力する。
第１図の回路構成においても、イベント検出回路３が検
出する非実行型ブレークのブレーク要求信号、及び実行
型ブレークのイベント信号Ｅ Ｖ ＋又はＥＶ、に基づ
く割込み制御回路７のＣＰＵＩへブレークの掛は方は、
第６図のものと同様である。しかしながら、ＣＰＵＩが
分岐命令を実行する毎に、ブランチ検出回路１２からブ
ランチ信号が出力され、該ブランチ信号がオア回路１３
を介してＤ型フリップフロップ回路９，１０及びＪＫフ
リップフロフブ回路１１の内容をそれぞれクリアする。
出する非実行型ブレークのブレーク要求信号、及び実行
型ブレークのイベント信号Ｅ Ｖ ＋又はＥＶ、に基づ
く割込み制御回路７のＣＰＵＩへブレークの掛は方は、
第６図のものと同様である。しかしながら、ＣＰＵＩが
分岐命令を実行する毎に、ブランチ検出回路１２からブ
ランチ信号が出力され、該ブランチ信号がオア回路１３
を介してＤ型フリップフロップ回路９，１０及びＪＫフ
リップフロフブ回路１１の内容をそれぞれクリアする。
また非実行型ブレーク要求信号がイベント検出回路３か
ら出力されると、該非実行型ブレーク要求信号もオア回
路１３を介してＤ型フリップフロップ回路９．ＩＯ及び
ＪＫフリップフロップ回路１１の内容をそれぞれクリア
する。
ら出力されると、該非実行型ブレーク要求信号もオア回
路１３を介してＤ型フリップフロップ回路９．ＩＯ及び
ＪＫフリップフロップ回路１１の内容をそれぞれクリア
する。
第２図は分岐命令がないプログラムのＣＰＵの実行例で
あり、ＣＰＵ１はプリフェッチにより命令Ａ Ｉ、 Ａ
２． ・、 Ａ５． ・・・を該ＣＰＵＩ内のキューバ
ッファに取り込む。第３図のタイムチャートを参照しな
がら、ＣＰＵＩが命令Ａ３をフェッチしたとき、イベン
ト検出回路３に予め設定されている実行型イベントのブ
レーク条件ＥＶ、に合致したものとすれば、このとき該
イベント検出回路３はイベント信号ＥＶ、を出力する。
あり、ＣＰＵ１はプリフェッチにより命令Ａ Ｉ、 Ａ
２． ・、 Ａ５． ・・・を該ＣＰＵＩ内のキューバ
ッファに取り込む。第３図のタイムチャートを参照しな
がら、ＣＰＵＩが命令Ａ３をフェッチしたとき、イベン
ト検出回路３に予め設定されている実行型イベントのブ
レーク条件ＥＶ、に合致したものとすれば、このとき該
イベント検出回路３はイベント信号ＥＶ、を出力する。
該イベント信号ＥＶ、はＤ型フリップフロップ回路９の
Ｄ端子に入力すると共に、オア回路６を介してＪＫフリ
ップフロップ回路１１のＪ端子に入力する。
Ｄ端子に入力すると共に、オア回路６を介してＪＫフリ
ップフロップ回路１１のＪ端子に入力する。
＃Φクロックの立上りで該ＪＫフリップフロップ回路１
１の出力Ｑは論理「Ｈ」 （以下単にｒＨＪ又はｒＬＪ
の如く略記する）となり、該ＪＫフリップフロップ回路
１１のＱ出力の立上りでサンプルされるＤ型フリップフ
ロップ回路９．１０のうちＤ型フリップフロップ回路９
の出力ＱｌだけがｒＨＪとなる。
１の出力Ｑは論理「Ｈ」 （以下単にｒＨＪ又はｒＬＪ
の如く略記する）となり、該ＪＫフリップフロップ回路
１１のＱ出力の立上りでサンプルされるＤ型フリップフ
ロップ回路９．１０のうちＤ型フリップフロップ回路９
の出力ＱｌだけがｒＨＪとなる。
そして、ＣＰＵＩが次の命令Ａ４をフェッチしたとき、
イベント検出回路３に予め設定されている実行型イベン
トのブレーク条件ＥＶ２に合致したものとすれば、この
ときも該イベント検出回路３はイベント信号ＥＶ、を出
力する。該イベント信号Ｅ Ｖ ｔはＤ型フリップフロ
ップ回路１０のＤ端子に入力すると共に、オア回路６を
介してＪＫフリップフロップ回路１１のＪ端子に入力す
るが、該ＪＫフリップフロップ回路１１の出力ＱはｒＨ
Ｊが保持されており、従って＃３クロックの立上りにお
いても該ＪＫフリップフロップ回路１１の出力Ｑは変化
なく「Ｈ」が保持され、Ｄ型フリップフロップ回路１０
の出力Ｑｔに変化を及ぼさない。
イベント検出回路３に予め設定されている実行型イベン
トのブレーク条件ＥＶ２に合致したものとすれば、この
ときも該イベント検出回路３はイベント信号ＥＶ、を出
力する。該イベント信号Ｅ Ｖ ｔはＤ型フリップフロ
ップ回路１０のＤ端子に入力すると共に、オア回路６を
介してＪＫフリップフロップ回路１１のＪ端子に入力す
るが、該ＪＫフリップフロップ回路１１の出力ＱはｒＨ
Ｊが保持されており、従って＃３クロックの立上りにお
いても該ＪＫフリップフロップ回路１１の出力Ｑは変化
なく「Ｈ」が保持され、Ｄ型フリップフロップ回路１０
の出力Ｑｔに変化を及ぼさない。
すなわち該り型フリップフロップ回路１０の出力Ｑ２は
ｒＬＪの状態が保持される。この様にＣＰＵ１の起動時
にメイン制御回路８から出力されるクリア信号が、オア
回路１３を介してＤ型フリップフロップ回路９，１０及
びＪＫフリソプフロフプ回路１１をそれぞれクリアした
後において、イベント検出回路３によって最初に検出さ
れたイベント信号ＥＶ、だけが、Ｄ型フリップフロップ
回路９に保持され、ｒＨＪの出力Ｑ、を出力し続ける。
ｒＬＪの状態が保持される。この様にＣＰＵ１の起動時
にメイン制御回路８から出力されるクリア信号が、オア
回路１３を介してＤ型フリップフロップ回路９，１０及
びＪＫフリソプフロフプ回路１１をそれぞれクリアした
後において、イベント検出回路３によって最初に検出さ
れたイベント信号ＥＶ、だけが、Ｄ型フリップフロップ
回路９に保持され、ｒＨＪの出力Ｑ、を出力し続ける。
一方、ＣＰＵＩはバス２の空き時間を利用して命令ＡＩ
、 Ａ２．・・・、Ａ５．・・・をブリフェッチしてい
るため、該命令Ａ１．Ａ２．・・・、Ａ５のフェッチ時
と時間的ずれを持って、ＣＰＵＩは該命令ＡＩ、Ａ２．
Ａ３をこの順序で順次実行するが、命令Ａ３の実行後に
第６図で説明した経過を径て、ＣＰＵＩはブレークされ
る。該ＣＰＵＩのブレーク後にメイン制御回路８がＤ型
フリップフロップ回路９，１０の出力Ｑ＋ 、Ｑｚの内
容を調べることにより、命令Ａ３の実行型ブレークのイ
ベント信号ＥＶ、に基づいて、ＣＰＵＩにブレークが掛
けられたことを該メイン制御回路８は識別する。
、 Ａ２．・・・、Ａ５．・・・をブリフェッチしてい
るため、該命令Ａ１．Ａ２．・・・、Ａ５のフェッチ時
と時間的ずれを持って、ＣＰＵＩは該命令ＡＩ、Ａ２．
Ａ３をこの順序で順次実行するが、命令Ａ３の実行後に
第６図で説明した経過を径て、ＣＰＵＩはブレークされ
る。該ＣＰＵＩのブレーク後にメイン制御回路８がＤ型
フリップフロップ回路９，１０の出力Ｑ＋ 、Ｑｚの内
容を調べることにより、命令Ａ３の実行型ブレークのイ
ベント信号ＥＶ、に基づいて、ＣＰＵＩにブレークが掛
けられたことを該メイン制御回路８は識別する。
なお、非実行型イベントのブレーク要求信号によってＣ
ＰＵＩにブレークが掛けられたときには、該ＣＰＵ１が
ブレークするとき、オア回路１３を介してＤ型フリップ
フロップ回路９．ｌＯの内容がクリアされる。従ってＣ
ＰＵＩがブレークしたとき、メイン制御回路８がＤ型フ
リップフロップ回路９．１０の出力Ｑ、、Ｑ、の内容、
すなわち該出力Ｑ、、Ｑ、が共にｒＬＪであれば、非実
行型イベントのブレーク要求信号によるものとして識別
され、実行型イベント信号に基づくものと区別される。
ＰＵＩにブレークが掛けられたときには、該ＣＰＵ１が
ブレークするとき、オア回路１３を介してＤ型フリップ
フロップ回路９．ｌＯの内容がクリアされる。従ってＣ
ＰＵＩがブレークしたとき、メイン制御回路８がＤ型フ
リップフロップ回路９．１０の出力Ｑ、、Ｑ、の内容、
すなわち該出力Ｑ、、Ｑ、が共にｒＬＪであれば、非実
行型イベントのブレーク要求信号によるものとして識別
され、実行型イベント信号に基づくものと区別される。
第４図は分岐命令があるプログラムのＣＰＵの実行例で
あり、ＣＰＵＩはブリフェッチによるＡ１、Ａ２．・・
・、Ａ６．を該ＣＰＵＩ内のキューバッファに取り込む
（フェッチ１）。第５図のタイムチャートを参照しなが
ら、ＣＰＵＩが命令Ａ４をフェッチしたとき、イベント
検出回路３に予め設定されている実行型イベントのブレ
ーク条件ＥＶ、に合致したものとすれば、前記第２図の
とき説明した様にＤ型フリップフロップ回路９の出力Ｑ
ＩがｒＨＪとなる。以下ＣＰＵＩが命令Ａ５゜Ａ６．・
・・をフェッチしても、該り型フリップフロップ回路９
の出力Ｑ、のｒＨＪはこの状態が保持される。
あり、ＣＰＵＩはブリフェッチによるＡ１、Ａ２．・・
・、Ａ６．を該ＣＰＵＩ内のキューバッファに取り込む
（フェッチ１）。第５図のタイムチャートを参照しなが
ら、ＣＰＵＩが命令Ａ４をフェッチしたとき、イベント
検出回路３に予め設定されている実行型イベントのブレ
ーク条件ＥＶ、に合致したものとすれば、前記第２図の
とき説明した様にＤ型フリップフロップ回路９の出力Ｑ
ＩがｒＨＪとなる。以下ＣＰＵＩが命令Ａ５゜Ａ６．・
・・をフェッチしても、該り型フリップフロップ回路９
の出力Ｑ、のｒＨＪはこの状態が保持される。
ＣＰＵＩが時間的ずれを持って命令Ａ１．Ａ２を実行し
、次いで命令Ａ３の分岐命令を実行するう と、ＣＰＵＩの出力すつキューステータスを監視してい
るブランチ検出回路１２はブランチ信号を＃ｌＯクロッ
クの立下りで出力し、該ブランチ信号はオア回路１３を
介してＤ型フリップフロップ回路９．１０及びＪＫフリ
ップフロップ回路１１の各内容をそれぞれクリアする。
、次いで命令Ａ３の分岐命令を実行するう と、ＣＰＵＩの出力すつキューステータスを監視してい
るブランチ検出回路１２はブランチ信号を＃ｌＯクロッ
クの立下りで出力し、該ブランチ信号はオア回路１３を
介してＤ型フリップフロップ回路９．１０及びＪＫフリ
ップフロップ回路１１の各内容をそれぞれクリアする。
すなわちＤ型フリップフロップ回路９の出力Ｑ、のｒＨ
Ｊは「Ｌ」になり、またＪＫフリップフロップ回路１１
の出力ＱのｒＨＪはｒＬＪとなる。すなわちＣＰＵ１を
起動する際、メイン制御回路８からクリア信号を出力し
たときと同様の状態となる。ＣＰＵＩは該ＣＰＵ１内の
キューバッファに取り込まれている命令Ａ４以下の命令
を捨て、上記命令Ａ３の指定する分岐命令を実行するた
め、ＣＰＵＩはブリフェッチによりＢ１．Ｂ２．・・・
を該ＣＰＵＩのキューバッファに取込む（フェッチ２）
。ＣＰＵ１が命令Ｂ２をフェッチしたとき、イベント回
路３に予め設定されている実行型イベントのブレーク条
件ＥＶ、に合致したものとすれば、前記第２リップフロ
ップ回路１０の出力ＱｔがｒＨＪとなる。以後該出力Ｑ
２のｒＨＪが保持される。
Ｊは「Ｌ」になり、またＪＫフリップフロップ回路１１
の出力ＱのｒＨＪはｒＬＪとなる。すなわちＣＰＵ１を
起動する際、メイン制御回路８からクリア信号を出力し
たときと同様の状態となる。ＣＰＵＩは該ＣＰＵ１内の
キューバッファに取り込まれている命令Ａ４以下の命令
を捨て、上記命令Ａ３の指定する分岐命令を実行するた
め、ＣＰＵＩはブリフェッチによりＢ１．Ｂ２．・・・
を該ＣＰＵＩのキューバッファに取込む（フェッチ２）
。ＣＰＵ１が命令Ｂ２をフェッチしたとき、イベント回
路３に予め設定されている実行型イベントのブレーク条
件ＥＶ、に合致したものとすれば、前記第２リップフロ
ップ回路１０の出力ＱｔがｒＨＪとなる。以後該出力Ｑ
２のｒＨＪが保持される。
一方、ＣＰＵＩのプログラムの実行は命令のフェッチと
時間的ずれをもって、命令ＡＩ、Ａ２Ａ３が実行され（
実行１）、該命令Ａ３の分岐命令により命令Ｂｌ、Ｂ２
を実行する（実行２）。
時間的ずれをもって、命令ＡＩ、Ａ２Ａ３が実行され（
実行１）、該命令Ａ３の分岐命令により命令Ｂｌ、Ｂ２
を実行する（実行２）。
ＣＰＵＩの該命令Ｂ２の実行後に第６図で説明した経過
を経て、ＣＰＵＩはブレークされる。該ＣＰＵＩのブレ
ーク後にメイン制御回路８がＤ型フリップフロップ回路
９，１００出力Ｑｔ 、Ｑｚの内容を調べることにより
、命令Ｂ２の実行型ブレークのイベント信号に基づいて
、ＣＰＵＩにブレークが掛けられたことを該メイン制御
回路８は識別する。
を経て、ＣＰＵＩはブレークされる。該ＣＰＵＩのブレ
ーク後にメイン制御回路８がＤ型フリップフロップ回路
９，１００出力Ｑｔ 、Ｑｚの内容を調べることにより
、命令Ｂ２の実行型ブレークのイベント信号に基づいて
、ＣＰＵＩにブレークが掛けられたことを該メイン制御
回路８は識別する。
命令のブリフェッチによる成る命令の実行と該命令のフ
ェッチとに時間的ずれが生じていても、ＣＰＵＩがブレ
ークしたとき、Ｄ型フリフブフロフプ回路９．ＩＯの内
容を調べることにより、ＣＰＵＩをブレークさせた実行
型ブレークのイベント信号ＥＶ、又はＥ Ｖ ｔのブレ
ーク要因を特定することができる。また上記説明の如く
非実行型ブレークのブレーク要求信号に基づ＜ＣＰＵＩ
のブレークなのか実行型ブレークのブレーク信号に基づ
＜ＣＰＵＩのブレークなのかを識別することができるの
は勿論のことである。
ェッチとに時間的ずれが生じていても、ＣＰＵＩがブレ
ークしたとき、Ｄ型フリフブフロフプ回路９．ＩＯの内
容を調べることにより、ＣＰＵＩをブレークさせた実行
型ブレークのイベント信号ＥＶ、又はＥ Ｖ ｔのブレ
ーク要因を特定することができる。また上記説明の如く
非実行型ブレークのブレーク要求信号に基づ＜ＣＰＵＩ
のブレークなのか実行型ブレークのブレーク信号に基づ
＜ＣＰＵＩのブレークなのかを識別することができるの
は勿論のことである。
以上の説明では実行型ブレーク要因は、ブレーク条件Ｅ
Ｖ＋ 、ＥＶｚの２個の設定で説明したが、２個以上何
個でも設定することが可能である。このときの回路は、
イベント検出回路３の検出数、Ｄ型フリップフロップ回
路９．１０の数及びオア回路６，１３の入力信号数をそ
の設定される数に対応した回路構成にしておけばよい。
Ｖ＋ 、ＥＶｚの２個の設定で説明したが、２個以上何
個でも設定することが可能である。このときの回路は、
イベント検出回路３の検出数、Ｄ型フリップフロップ回
路９．１０の数及びオア回路６，１３の入力信号数をそ
の設定される数に対応した回路構成にしておけばよい。
以上説明した如く、本発明によれば、ＣＰＵがブレーク
したときの非実行型ブレーク要因と実行型ブレーク要因
とを識別でき、実行型ブレーク要因に基づくときには設
定されたブレーク要因を特定することができる。この様
に実行ブレーク要因の特定ができるので、この特定され
る信号（ＦＡＣＴＩ、２）を用いて対応して設けられる
エミュレータのマクロ機能のプログラムを走らせること
が可能となり、自動デパックができる。
したときの非実行型ブレーク要因と実行型ブレーク要因
とを識別でき、実行型ブレーク要因に基づくときには設
定されたブレーク要因を特定することができる。この様
に実行ブレーク要因の特定ができるので、この特定され
る信号（ＦＡＣＴＩ、２）を用いて対応して設けられる
エミュレータのマクロ機能のプログラムを走らせること
が可能となり、自動デパックができる。
また、エミュレータをマクロ機能以外で普通に使用する
場合も、ＣＰＵがブレークしたとき、トレース結果を見
なくても、どのイベントでブレークしたかが検出されて
いるので、その表示ができ、エミュレータのデパック効
率が向上する。
場合も、ＣＰＵがブレークしたとき、トレース結果を見
なくても、どのイベントでブレークしたかが検出されて
いるので、その表示ができ、エミュレータのデパック効
率が向上する。
第１図は本発明に係る実行型ブレーク要因検出装置の一
実施例構成、第２図は分岐命令が含まれていないときの
ＣＰＵのキューバッファに取り込まれる命令とＣ，ＰＵ
が実行する命令との関係説明図、第３図は第２図に示さ
れたプログラムをＣＰＵが実行してＣＰＵがブレークす
るときの実行型ブレーク要因検出のタイムチャート、第
４図は分岐命令が含まれているときのＣＰＵのキューバ
ッファに取り込まれる命令とＣＰＵが実行する命令との
関係説明図、第５図は第４図に示されたプログラムをＣ
ＰＵが実行してＣＰＵがブレークするときの実行型ブレ
ーク要因検出のタイムチャート、第６図は従来のブレー
ク要因検出装置の回路構成図である。 図中、１はＣＰＵ、２はバス、３はイベント検出回路、
４，５はＪＫフリップフロップ回路、６はオア回路、７
は割込み制御回路、８はメイン制御回路、９，１０はＤ
型フリップフロップ回路、１１はＪＫフリップフロップ
回路、１２はブランチ検出回路、１３はオア回路である
。 第１ 図 第２図 第３図 第４図 第５ 図
実施例構成、第２図は分岐命令が含まれていないときの
ＣＰＵのキューバッファに取り込まれる命令とＣ，ＰＵ
が実行する命令との関係説明図、第３図は第２図に示さ
れたプログラムをＣＰＵが実行してＣＰＵがブレークす
るときの実行型ブレーク要因検出のタイムチャート、第
４図は分岐命令が含まれているときのＣＰＵのキューバ
ッファに取り込まれる命令とＣＰＵが実行する命令との
関係説明図、第５図は第４図に示されたプログラムをＣ
ＰＵが実行してＣＰＵがブレークするときの実行型ブレ
ーク要因検出のタイムチャート、第６図は従来のブレー
ク要因検出装置の回路構成図である。 図中、１はＣＰＵ、２はバス、３はイベント検出回路、
４，５はＪＫフリップフロップ回路、６はオア回路、７
は割込み制御回路、８はメイン制御回路、９，１０はＤ
型フリップフロップ回路、１１はＪＫフリップフロップ
回路、１２はブランチ検出回路、１３はオア回路である
。 第１ 図 第２図 第３図 第４図 第５ 図
Claims (1)
- 【特許請求の範囲】 １、ターゲットシステムＣＰＵの代行をするＣＰＵと、
該ＣＰＵのバス上に現われる情報を基に実行型イベント
及び非実行型イベントを検出するイベント検出回路とを
備え、該イベント検出回路が検出する実行型イベント又
は非実行型イベントに基づいてブレーク要求を行い、そ
れぞれのタイミングで前記ＣＰＵにブレークを掛ける構
成のエミュレータにおいて、 前記ＣＰＵが新たに起動する毎に、イベント検出回路に
よって検出される最初の実行型イベントのイベント信号
を保持するイベント信号保持回路と、 前記ＣＰＵが新たに起動する毎に、イベント検出回路に
よって検出される最初の実行型イベントにより、前記イ
ベント信号保持回路に対し該ＣＰＵが起動されている間
イベント信号保持回路に保持されたイベント信号を保持
させるための制御信号を出力するイベント信号制御回路
と、 該ＣＰＵの出力するキューステータスを監視し、該キュ
ーステータスにブランチ情報が立てられたとき、ブラン
チ信号を出力するブランチ検出回路と、該ブランチ検出
回路から検出されるブランチ信号、該ＣＰＵの新たな起
動毎に出力されるクリア信号及びイベント検出回路が非
実行型イベントをしたとき出力されるブレーク要求信号
のいずれかによって、前記イベント信号保持回路及びイ
ベント信号制御回路をクリアさせるオア回路 とを備え、イベント信号保持回路に保持されている信号
パターンからＣＰＵのブレーク要求を特定するようにし
たことを特徴とする実行型ブレーク要因検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63164254A JPH0214332A (ja) | 1988-07-01 | 1988-07-01 | 実行型ブレーク要因検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63164254A JPH0214332A (ja) | 1988-07-01 | 1988-07-01 | 実行型ブレーク要因検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0214332A true JPH0214332A (ja) | 1990-01-18 |
Family
ID=15789603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63164254A Pending JPH0214332A (ja) | 1988-07-01 | 1988-07-01 | 実行型ブレーク要因検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0214332A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6877113B2 (en) | 2001-04-06 | 2005-04-05 | Fujitsu Limited | Break determining circuit for a debugging support unit in a semiconductor integrated circuit |
-
1988
- 1988-07-01 JP JP63164254A patent/JPH0214332A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6877113B2 (en) | 2001-04-06 | 2005-04-05 | Fujitsu Limited | Break determining circuit for a debugging support unit in a semiconductor integrated circuit |
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