JPS62239238A - ブレ−ク回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプロセッサ開発支援装置におけるブレ
ーク回路に関し、特に、アドレス値及びそのバスサイク
ル中のデータ値があらかじめ指定したブレーク条件に一
致したときに、ブレーク要求信号が発生する回路に関す
る。

〔従来の技術〕

従来、この棟のブレーク回路はバスサイクル内のアドレ
スが解定する時点からアドレス値とブレーク条件のアド
レスとの比較を開始し、またデータ値が確定する時点か
らデータ値とブレーク条件のデータとの比較を開始する
。そして、アドレス及びデータの比較がどちらも一致し
たなら、ブレーク信号が発生するようになっていた。

〔発明が解決しようとする問題点〕

上述した従来のブレーク回路はバスサイクル内のアドレ
スとデータをブレーク条件と比較して、比較の結果一致
していた衣らば、その時点でブレーク要求をアドレスを
出力したマイクロプロセッサに行なう。通常ブレーク要
求にはＮＭＩが使われ、バスサイクル内のある時点以前
にＮＭＩが入力された場合、マイクロプロセッサはその
バスサ、イクルを起こした命令実行終了後ＮＭＩを受は
付ける。しかし、次のバスサイクルにＮＭＩ入力がずれ
こみ、ＮＭＩを受は付けたバスサイクルが次の命令に対
応するバスサイクルであった場合、マイクロプロセッサ
は次の命令の実行終了後、ＮＭＩを受は付けることにな
る。このため、特に、マイクロプロセッサがあるバスサ
イクルの読み込むデータ値によってブレークを要求しよ
うとする場合、読み込まれるデータと、ブレーク条件と
して設定された値とを比較して一致したことを検出した
ときにはすでに次のバスサイクルが開始されており、目
的のフ゛レークボ・インドでブレークせず、次の命令の
実行終了後ブレークがかかるという欠点がある。

上述した欠点は、マイクロプロセッサがパイプライン処
理を行なっていて、命令の７エツチと実行が一致してい
ない場合、ある命令実行の最後のオペランドリードのデ
ータ値でブレーク要求を要求したときに、ある命令以後
、すでにプリンエッチ嘔扛ている命令を数命令実行して
しまう可能性があるとより大きな欠点となる。さらに、
最近のマイクロプロセッサのようにクロック周波数が上
がり、よＬｍ速になってくると、目的のアドレス及びデ
ータを有する命令実行終了後ブレーク処理に遷移するこ
とは非常にむずかしくなる。

〔問題点を解決するための手段〕

本発明のブレーク回路は、マイクロプロセッサから出力
されるアドレス値とブレーク条件として設定された値と
を比較するアドレス比較器と、前記比較器から出力され
る一致信号により有効になるターゲットシステムからの
ＲＥＡＤＹ信号検出回路と、前記一致信号により有効に
なる前記検出されたＲＥＡＤＹ信号を指定クロック数だ
け遅延させよ るＲＥＡＤＹ信号遅延回路と、メモリあるいは、４から
出力されるマイクロプロセッサが読み込ムためのデータ
値またはマイクロプロセッサから出力される書き込み用
のデータ値とブレーク条件として設定された値とを比較
し、前記データ値がブレーク条件と一致したならばマイ
クロプロセッサに対しブレークを要求するデータ比較器
とを有している。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例を示すブレーク回路の一実施
例を示すブロン２１図である。ブレークアドレス設定部
１はブレークするためのアドレス値を設定するブロック
であり、機械的なスイッチあるいはプログラムで設定す
る。設定さｇたブレークアドレスはブレークアドレス信
号２全通して、アドレス比較６４１Ｃ入力される。アド
レス比較器４は読み込み制御信号（以下ＦｄＥＭＲとい
う）５がアクティブの期間、ブレークアドレス信号２と
アドレス信号３を比較し、一致していたなら、アドレス
一致信号６をアクティブにする。ＭＥＭＲ５はマイクロ
プロセッサから出力される信号であり、データ読み込み
のバスサイクルであるこ１）ゑ不す。

アドレス一致信号６はアドレス比較器したこと−でＲＥ
Ａ　Ｄ　Ｙ検出回路７とＲＥＡＤＹ遅延回路８に通知す
る。ＲＥＡＤＹ検出回路７はターゲットシステムからの
ＲＥＡＬ）ＹＩ９が有効であることを読み込み制御信号
５とクロック１０を用いて検出し、ＲＥＡＤＹｌｌｘｔ
ｌアクティブにする。ＲＥＡＤＹ遅延回路８はアドレス
一致信号６とＲＥＡＤＹＩｌｌｌとクロック１０によっ
て指定されたクロック数だけＲＥＡＤＹｌｌｔｔを遅延
させてマイクロプロセッサＲＥＡＤＹ（以下ＣＰＵＲＥ
ＡＤＹという。）１３をアクティブにする。また、デー
タが有効になる夕・イミングを検出し゛Ｃ１データイネ
ーブル信号１２をアクティブにする。ＲＥＡＤＹ１９は
ターゲットシステムから入力されるＲＥＡＤＹ信号であ
る。クロック１０はマイクロプロセッサ１９川のクロッ
クであり、ＲＥＡＤＹ検出回路７とＲＥＡＤＹ遅延ＩＣ
回路８にも入力される。ＲＥＡＤＹＩｌｌはＲＥＡＤＹ
検出回ｗｒ７によって検出されたＲＥＡＤＹ１９をＲＥ
ＡＤＹ遅延回路８に通知する。データイネーブル信号１
２はＲＥＡＤＹ遅延回路８によって検出さ：／’したデ
ータが有効になるタイミングをデータ比較器１７に通信
する。

ＣＰＵＥｔＥＡＤＹｌ　３　はＲＥＡＤＹ遅延回路８に
よって７！延さｎたＲＥＡＤＹ信号をマイクロプロセッ
サ１９に通知する。ブレークデータ設定部１４はブレー
クするだめのデータ値を設定するブロックであり、ｔｔ
ｈｔ的なスイッチあるいはプログラムで設定する。

設定されたブレークデータはブレークデータ信号１５を
通して、データ比較器１７に入力される。

データ信号１６はメモリあるいはＩｌｏからマ・イクロ
プロセッサ１９の要求により出力されるデータまたはス
イクロプロセッサ１９が書き込みサイクル時に出力する
データであり、データ比較器１７に入力される５、デー
タ比較器１７はデータイネーブル信号１２がアクティブ
の肋間、ブレークデータ信号１５とデータ君号１６全比
較し、一致していたなら、ブレーク要求信号１８をアク
ティブにする。ブレーク要求イ８Ｇ３１８１ニブレーク
の要求があったことをマイクロプロセッサ１９に通知す
る。

通猟ブレーク快求をマイクロプロセッサはマスク不可能
な、ＩＱ　９込み要求（以下、ＮＭＩという）として受
けつけるが、デ・５ツク用のり能を持ったマイクロプロ
セッサがマイクロプロセッサ１９に便用されると、デパ
ック用の割り込み要求（本来のマイクロプロセッサには
ない割り込み入力であり、通常ＮＭＩより優先順位が高
い。）として受は付ける。マイクロプロセッサ１９はユ
ーザがデバッグするためのプログラムを実行するマイク
ロプロセッサであり、マイクロプロセッサ１９から出力
されるアドレスがアドレス比較器４に読み込みデータあ
るいは書き込みデータ（ただし本実施例では書き込みサ
イクルについて説明していない。）がデータ比較器１７
に出力される。また動作はクロック１０に同期して行な
われ、バスサイクルはＣＰＵＲＥＡＤＹ１３　　がアク
ティブになるまで終結しない。さらにブレーク要求信号
１８を受は付けると受は付けたときに実行していたユー
ザプログラム実行終了後、ブレーク処理ルーチンの実行
に遷移する。

次に本発明の詳細な説明する。

まずマイクロプロセッサの基本的な動作を第２図を用い
て説明する。マイクロプロセッサは命令のフェッチやオ
ペランドの読み込み、書き込みまたＩｌｏの読み込みを
行なう。第２図のターイミングチヤードはＴ１からＴ４
がある命令が行なう最後のオペランドの読み込みであり
Ｔ１　以後のバスサイクルは次の命令のためのバスサイ
クルである。クロックの周波数Ｉ　Ｑ　（ＭＨｚ　）で
あり、１クロツクサイクルは１００［ｎ！ｌ：ｌである
。また説明に記述するたとえばＴ１のクロックの立ち上
がりというタイミングはＴ１が開始される夕・イミノジ
のクロックの立ち上がりを示す。マ・イクロプロセッサ
はある命令の最後のオペランドの読み込みを行なうため
に、Ｔ１のクロックの立ち上がりでアドレスを出力し、
Ｔ１のクロック立ち下がりでメモリに読み込み動作であ
ることを示すため、ＭＥＭＲ信号をアクティブにする。

アクセスされるメモリのアドレスが確定して、かつチッ
プセレクト信号がアクティブになってからメモリからデ
ータが出力されるまでの時間が２２０（ｎ８）とする。

このため、ターゲットシステムのＲＥＡＤＹをＴ３の立
ち下がりに対し十分なセットアツプ時間とホールド時間
を満足させてアクティブにすることで、マイクロプロセ
ッサはＴ３クロックの次のＴ４のクロックの立ち下がり
でデータ１６を読み込む。もしＴ３のクロックの立ち下
がりにＲＥＡＤＹがインアクティブであれば、マイクロ
プロセッサはＴ３のクロックの次にＴＷクロックを挿入
し、ＴＷクロックの立ち下がりでＲＥＡＤＹがアクティ
ブになると次のクロックをＴ４クロックにして、Ｔ４ク
ロックの立ち下がりでデータを読み込む。ＭＥＭＲ信号
はＴ４クロックの立ち下がりに同期してインアクティブ
になる。マイクロプロセッサは次にＴ１　クロックから
次の命令のだめのアクセスを行なう。

第２図に示す動作を行なうマイクロプロセッサに対しブ
レーク要求をアクティブにしようとする。

まずアドレスのみの条件、すなわちアドレスがあらかじ
め指定してあったアドレスと一致したときにブレーク要
求をアクティブにしようとする。比較を開始してから一
致しているかどうかの結果がでるまで、アドレスのビッ
ト数によるがｘｏｏ（ｎｓ）以上かかるが、以下の説明
ではアドレスの比較結果及びデータの比較結果が確定す
るのは比較が開始されてから１００［：ｎｌｌ、１かか
るとする。安定したアドレスはＭＥＭＲ信号がアクティ
ブになったことで示されるので、ＭＥＭＲ信号がアクテ
ィブになってから比較を開始して、比較結果はＴ３のク
ロックの立ち上がりの直前に判明する。このときマイク
ロプロセッサに対してブレーク要求をアクティブにする
とマイクロプロセッサはＴ４のクロックの立ち下がりに
対し、１５［ｎｓ］程度のセットアツプ時間以前にアク
ティブになったブレーク要求を受けつけるので、Ｔ１　
以後のサイクルはブレーク要求応答サイクルとなる。し
かし、ブレーク条件としてアドレスとデータが指定され
た場合、アドレス条件の一致は前述の説明でこのパスサ
イクル内で認識できる。しかしながら、データが安定し
たことを確認できるタイミングはＴ４のクロックの立ち
下がりであるので、このタイミングから比較を開始する
と、ブレーク袂求信号がアクティブになるのはＴ１　ク
ロックの立ち下がり以後になってしまう。このため、ブ
レークしたい命令の次のも１５令実行後ブレーク要求が
受は付けらｎるので、デパックが雉かしぐなってしまう
欠点があった。

本発明のブレーク回路を第２図のタイミング動作するタ
ーゲットシステムとマイクロプロセッサ１９に実施した
例が第１図である。ＲＥＡＤＹ検出回路７及びＲＥＡＤ
Ｙ遅延回路８はアドレス一致信号６がインアクティブの
場合、ＲＥＡＤＹ）９をＲＥＡＤＹｉｌｌｌ、ＣＰＵＲ
ＥＡＤＹ１３　と直結させるのでマイクロプロセッサ１
９は第２図に示したタイミングで命令を実行する。ここ
で、ブレーク条件に設定した値と同一のアドレスで、か
つ同一のデータを読み込むオペランドの読み込みをマイ
クロプロセッサ１９が実行しようとしているとする。ま
ず、マイクロプロセッサ１９はアドレスを出力した後、
ＭＥＭＲ５をアクティブにする。アドレス比較器４はＭ
ＥＭＲ５がアクティブになったことでアドレス３とブレ
ークアドレス信号２の比較を開始し、Ｔ３のクロックの
立ち上がりの前にアドレス一致信号６をアクティブにす
る。ＲＥＡＤＹ検出回路７は１ＶｔＥＭＲ５がアクティ
ブになってから２回目のクロックの立ち上がりすなわち
Ｔ３のクロックの立ち上がりでアドレス一致信号６がア
クティブになっていることを検出するとＲＥＡＤＹ［ｌ
ｌをインアクティブにし、Ｔ３のクロックの立ち下がり
以後のクロックの立ち下がりでＲＥＡＤＹ１ｇ２サンプ
リングし、次のクロックの立ち上がりでＲＥＡＤＹｎｌ
ｌにＲＥＡＥＹ１９の状態を伝達する。ＲＥＡＤＹ　−
Ｍ延回路８はアドレス−攻信号６がアクティブになると
ＣＰＵＲＥＡＤＹＩ３をインアクティブにする。このた
めマイクロプロセッサ１９はＴ４サイクルを実行する前
に１回目のウェイトステート（以下、ＴＷｌという）を
実行する。よってこの場合のタイミングチャートは７Ａ
３図に示すようになる。タイミングチャートでは信−号
はＣＬＫ、アドレス、データを除いて、すべて低レベル
でアクティブであるとする。さて、ＩＡＤＹ検出回路７
はＴ３のクロックの立ち下がりでＲＥＡＤＹ）９がアク
ティブであることを検出し、ＴＷ１クロックの立ち上が
りで、ＲＥＡＤＹｎｌｌをアクティブにする。ＲＥＡＤ
Ｙ遅延回路８はアドレス一致信号６がアクティブであり
、かつＲＥＡＬ）Ｙｌ［１１がアクティブになった次の
クロックの立ち下がり、すなわちＴＷｌのクロックの立
ち下がりにデータイネーブル信号１２にアクティブにす
る。これはターゲットシステムのＲＥＡＤＹＩ９　　が
Ｔ３のクロックの立ち下がりでアクテアブになったので
次のクロックの立ち下がりすなわちＴＷ１クロックの立
ち下がり時点には安置したデータがメモリからマイクロ
プロセッサ１９に：入力されているからである。さらに
ＲＥＡＤＹ遅延回路８はアドレス−玖信号６がアクティ
ブであるとき、ＲＥＡＤＹＩＩｌｌを１クロツクシフト
させてＣＰＵＲＥＡＤＹ１３としてマイクロプロセッサ
１９のＲＥＡＤＹ端子を制御する。このためＣＰＵＩ（
ＥＡＤＹ１３は２回目のウェイトステート期間（以下、
ＴＷ２という。）にアクティブになるため、マイクロプ
ロセッサは次ＫＴ４クロックを開始し、ｆ４のクロック
の立ち下がりでデータ１６を読み込む（図１ではデータ
１６とマイクロプロセッサ１９は接続されていない）。

上記のように１動作するためにマイクロプロセッサ１９
はアドレス一致条件６がアクディプになると通常ＴＩ、
Ｔ２．Ｔ３及びＴ４の各クロックでこのバスサイクル七
終結させるが、Ｔ３とＴ４の間にＴＷｌとＴＷ２の２ス
テートが挿入されることになる。データ比較器１７はデ
ータイネーブル信号１２がアクティブになるＴ　ｖＶ　
１クロツクの立ち下がりから比較を開始する。ブレーク
データ信号１５とデータ信号１６はこの読み込みサイク
ルでは一致しているためにブレーク要求信号１８１よＴ
Ｗ２クロックの立ち下がりでアクティブになる。このた
め、マイクロプロセッサ１９はＴ４のクロックの立ち下
がりで、ブレーク要求１８がアクティブになったことを
検知できるので、Ｔ１　クロックからブレーク処理ルー
チンに遷移することが可能になる。

なお、アドレス一致信号６はＭＥＭＩζ５がインアクテ
ィブになるとインアクディプになり、データイネーブル
信号１２、ブレーク要求１８も順次インアクティブにな
る。

ターゲットシステムのＲＥＡＤＹｌｇがあらかじめ、マ
イクロプロセッサ１９に１ウエイトかけさせるようなタ
イミングであれば、不ブレーク回路のマイクログロセッ
？】９はウェイトステートを３ステート持つ。また、説
明中でのＲＥ八へＹ遅処回路８のＲＥＡＤＹｉｌＩＬの
シフトクロックａｕデータ比較器１７′４の比較速度に
より任意に指定できる。

〔発明の効果〕

以上説明したように本発明は指定したアドレスにおいて
、ターゲットシステムのＲＥＡＤＹ　３号がアクティブ
になるタイミングをマ・イクロプロセッサに遅延させて
入力することにより、マイクロプロセッサはターゲット
システムが指定するウェイトステートを余分に持つこと
になるので、マイクロプロセッサがメモリから読み込む
データとブレーク条件と１−て設定さｊ５タデータを比
較し、てその結果、マイクロプロセッサにブレーク要求
を行々っても、そのメモＩＪ　ｅみ込みす・イクル内で
ブレーク要求愛、険出でき、次の１宿什まで実行してし
壕うようなことはなくなる。また、１況明では読み込み
サイクルを説明したが、客き込みサイクルでも同様にブ
レーク要求を行なった場合、次の命令まで、実行してし
まうことはなくなる。ただし、袢き込みサイクル時通常
マイクロプロセッサは書き込みデータを読み込みデータ
が安定するよりも早く安定させるため、ＲＥＡＤＹ信号
を制御する必要はないこともある。さらに、本発明はメ
モリに対するアクセスのブレーク回路としてだけでなく
、工１０に対するアクセスのブレーク回路としても適応
できる。

【図面の簡単な説明】 第１図は本発明のブレーク回路のブロック図、第２図は
マ・イクロプロセッサのメモリ読み込みサイクルを示し
た夕・イミング図、第３図は２ｇ２図のタイミングを有
するマイクロプロセッサと、ターゲットシステムに本ブ
レーク回路を応用したときのタイミング図である。 １・・・・・・ブレークアドレス設足部、２・・・・・
・ブレークアドレス信号、３・・・・・・アドレス信号
、４・・・・・・アドレス比較器、５・・・・・・読み
込み制御信号、６・・・・・・アドレス一致信号、７・
・・・・・ＲＥＡＤＹ検出回路、８・・・・・・Ｒ１；
ＡＤＹ遅延回路、９・・・・・・ＲＥＡＤＹｌｌｌ　０
・・・・・・ＣＬＫ、１１・・・・・・ＲＥＡＤＹＩＩ
　、１２・・・・・・データイネーブル信号、１３・・
・・・・マイクロプロセッサＲＥＡＤＹ、１４・・・・
・・ブレークデータ設定部、１５・・・・・・ブレーク
データ信号、１６・・・・・・データ信号、１７・・・
・・・データ比較器、１８・・・・・・ブレーク要求信
号、１９・・・・・・★イクロプロセッサ。 代理人　弁理士　　内　原　　　２ 日

Claims (1)

【特許請求の範囲】
1. マイクロプロセッサから出力されるアドレス値とブレー
   ク条件として設定された値を比較するアドレス比較器と
   、前記アドレス比較器から出力される一致信号により有
   効になるＲＥＡＤＹ信号検出回路と、前記一致信号によ
   り有効になり、前記ＲＥＡＤＹ信号検出回路で検出され
   たＲＥＡＤＹ信号を指定クロック数だけ遅延させてマイ
   クロプロセッサに供給する回路と、マイクロプロセッサ
   が読み込みあるいは書き込みを行なうためのデータとブ
   レーク条件として設定された値を比較するデータ比較器
   を具備し、前記データ比較器から出力される一致信号が
   前記マイクロプロセッサのブレーク要求となることを特
   徴とするブレーク回路。