JPH0821028B2 - デ−タ処理装置 - Google Patents

デ−タ処理装置

Info

Publication number
JPH0821028B2
JPH0821028B2 JP61092031A JP9203186A JPH0821028B2 JP H0821028 B2 JPH0821028 B2 JP H0821028B2 JP 61092031 A JP61092031 A JP 61092031A JP 9203186 A JP9203186 A JP 9203186A JP H0821028 B2 JPH0821028 B2 JP H0821028B2
Authority
JP
Japan
Prior art keywords
processing unit
central processing
data
address
bus
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP61092031A
Other languages
English (en)
Other versions
JPS62249264A (ja
Inventor
泰 赤尾
慎吉 掘田
治夫 慶田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP61092031A priority Critical patent/JPH0821028B2/ja
Priority to KR1019870002692A priority patent/KR950012515B1/ko
Priority to EP87303396A priority patent/EP0243113B1/en
Priority to DE3750704T priority patent/DE3750704T2/de
Priority to US07/039,695 priority patent/US4989208A/en
Publication of JPS62249264A publication Critical patent/JPS62249264A/ja
Priority to US07/584,608 priority patent/US5142536A/en
Priority to US07/848,547 priority patent/US5247521A/en
Priority to HK27596A priority patent/HK27596A/xx
Publication of JPH0821028B2 publication Critical patent/JPH0821028B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
    • G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
    • G06F15/7814—Specially adapted for real time processing, e.g. comprising hardware timers

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Quality & Reliability (AREA)
  • Microcomputers (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置に係り、例えばシングルチッ
プマイクロコンピュータに利用して有効な技術に関する
ものである。
〔従来技術〕
汎用マルチチップマイクロプロセッサは一般にプロセ
ッサ部分のみ１つの半導体基板上に集積形成されるが、
シングルチップマイクロコンピュータは、昭和59年11月
30日オーム社発行の「LSIハンドブック」P540及びP541
に記載されるように、中央処理装置を中心にしてプログ
ラム保持用のROM（リード・オンリ・メモリ）、データ
保持用のRAM（ランダム・アクセス・メモリ）、及びデ
ータの入出力を行なうための入出力回路などの機能ブロ
ックが１つの半導体基板上に形成されて成る。斯るシン
グルチップマイクロコンピュータを用いてシステム構成
すると、汎用マルチチップマイクロプロセッサを用いる
場合に比べて配線数を著しく削減することができるが、
その反面、当該シングルチップマイクロコンピュータの
内部バスは、それが１つの半導体基板上に形成されて成
る性質上、各機能ブロックを外部から直接アクセスする
ための自由な利用が制限される。
〔発明が解決しようとする問題点〕
シングルチップマイクロコンピュータの内部バスを外
部から自由に利用することができない場合、当該シング
ルチップマイクロコンピュータのテスティングを行なう
とき、それに含まれる機能ブロックを外部から直接アク
セスしてテストすることができない。よって、機能ブロ
ックをテストするには、シングルチップマイクロコンピ
ュータに内蔵される中央処理装置の命令実行を介さなけ
ればならず、そのための処理ステップに時間を要し、機
能ブロックのテスティング効率が低下してしまうという
問題があつた。
本発明の目的は、内蔵される機能ブロックのテスティ
ング効率を向上させることができるデータ処理装置を提
供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述及び添付図面から明らかになるであ
ろう。
〔問題点を解決するための手段〕
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば下記の通りである。
すなわち、中央処理装置によってアドレスデータが与
えられるべき内部バスに機能ブロックの所定エリアを選
択するためのアドレスデータを外部から供給可能とする
バッファ回路を設けたものである。
そして、上記内部バスには標準バス仕様を採用する。
すなわち、データ処理装置に外付けされた発振子の発振
動作によって形成され又は外部から供給されるシステム
クロックに基づいて順次形成される複数のタイミング信
号に対して、アドレス、データ、制御の各信号の供給タ
イミングが、中央処理装置及び周辺回路ブロック（機能
ブロック）全ての間で一定に規定された内部バスを採用
する。
〔作 用〕
上記した手段によれば、データ処理装置のテスタから
アドレスデータを機能ブロックに供給することにより、
所定の機能ブロックのエリアからバッファ回路を介して
直接外部に必要なデータが読み出されることなどによ
り、データ処理装置に内蔵される機能ブロックのテステ
ィング効率を向上させるものである。
特に内部バスに標準バス仕様を採用して、外部テスタ
から内蔵周辺回路ブロックへのアクセスタイミングと、
内蔵中央処理装置による内蔵周辺回路ブロックへのアク
セスタイミングを相互に同一にすることは、テスタにと
って、周辺回路ブロックが相違される各種データ処理装
置に対して相互に同一のタイミングに同期したテストを
可能にして、テスト効率を向上させる。
〔実施例〕
第１図は本発明に係るデータ処理装置の１実施例であ
るシングルチップマイクロコンピュータを示す構成ブロ
ック図である。同図に示されるシングルチップマイクロ
コンピュータ（以下単にシングルチップマイコンとも記
す）は、公知の半導体集積回路製造技術によって１つの
半導体基板に形成される。
斯るシングルチップマイコンMCUは、中央処理装置CPU
の他に、プログラム保持用のプログラムメモリROM、デ
ータを書き換え可能に保持するデータメモリRAM、及び
タイマTMなどの機能ブロックが入出力回路としての内部
バスIBを介して夫々上記中央処理装置CPUに結合され、
その内部バスIBはバッファ回路BUFを介して周辺装置な
どの外部装置と接続可能に構成されている。
上記中央処理装置CPUは、特に図示しないが、マイク
ロプログラム方式を採る場合、実行すべき命令の所在を
示すプログラムカウンタ、このプログラムカウンタの出
力に基づいてプログラムメモリROMから読み出された命
令が格納される命令レジスタ、その命令レジスタに格納
されている命令を受けてそれを解読するデコーダ、デコ
ーダから出力される制御信号などに基づいて命令を実行
させる実行部から構成される。
上記内部バスIBは、所定本数のデータバス、アドレス
バス、制御バスから成る。斯る内部バスIBは、特に制限
されないが、シングルチップマイコンMCUに外付けされ
た図示しない水晶振動子などの発振周波数に基づいて形
成されるシステムクロック信号や外部から供給されるシ
ステムクロック信号に基づいて順次発生される複数のタ
イミング信号にしたがって、アドレス信号、データ及び
制御信号が供給されるような使用基準が定められた標準
バスとしての性質を有する。例えば、第２図に示される
ように、システムクロック信号CLKに対して３種類のタ
イミング信号T1乃至T3を用いる場合、アドレスバスに
は、タイミング信号T1の１周期分の期間所定のアドレス
信号ADDが供給され、また、データバスには、タイミン
グ信号T3の立ち上がりタイミングを基準に所定のセット
アップタイム及びホールドタイムを持ってデータDATが
供給されるようにタイミング設定される。制御バスに
は、タイミング信号T1の立ち下がりからタイミング信号
T3の立ち下がりまでの期間にリード制御信号REAが供給
され、また、タイミング信号T1の立ち下がりからタイミ
ング信号T3の立ち上がりまでの期間にライト制御信号WR
Iが供給されるように設定される。このように内部バスI
Bを標準バス方式とすれば、シングルチップマイコンMCU
の内部或いはシングルチップマイコンMCUと図示しない
外部装置との間において、そのタイミング管理が極めて
容易になる。
ここで、上記バッファ回路BUFは、シングルチップマ
イコンMCUの制御を受けるシステム構成されるべき外部
装置との関係においては、通常通りの構成を有するもの
である。即ち、図示しない外部装置を選択するために中
央処理装置CPUから出力されるアドレス信号を内部のア
ドレスバスを介して出力させると共に、外部装置に対す
るリード／ライト制御信号を内部の制御バスを介して出
力させる。そのとき、中央処理装置CPUが外部装置から
データをリードすべきときは外部から供給されるデータ
を内部のデータバスに入力可能にし、また、中央処理装
置CPUが外部装置にデータをライトすべきときには中央
処理装置CPUから出力されるデータを内部のデータバス
を介して出力可能にする、というように中央処理装置CP
Uのリード／ライト動作に応じて内部のデータバスに対
する入力／出力動作が切り換え制御される。
特に上記バッフア回路BUFは、シングルチップマイコ
ンMCUに内蔵される中央処理装置CPU以外の機能ブロック
に対するテスティング時に、斯る機能ブロックを外部の
図示しないテスタによって直接アクセス可能とするた
め、テストモードでは、信号の入出力を上記した制御モ
ードに対して全て逆に制御するようになっている。即
ち、外部のテスタから出力されるテスト信号によってテ
ストモードが指示されると、内部のアドレスバス及び制
御バスにはテスタから出力されるアドレス信号及び制御
信号が入力可能な状態にされ、さらに、そのとき制御信
号としてリード制御信号が入力されるとき内部データバ
スに供給されるデータを外部に出力可能な状態にされ、
また、そのとき制御信号としてライト制御信号が入力さ
れるとき外部から供給されるデータが内部データバスに
入力可能な状態にされる。
斯るバッファ回路BUFにおいて、アドレス信号の入出
力方向を制御する部位の具体的構成は、特に制限されな
いが、第３図に示される。即ち、最終出力段としてＰチ
ャンネル型MOSFETQ1及びＮチャンネル型MOSFETQ2から成
るCMOSインバータ回路IV1を有し、その出力端子が外部
端子Ｐに結合される。また、この外部端子Ｐは、インバ
ータ回路IV2の入力端子に結合されると共に、斯るイン
バータ回路IV2に直列接続されていてテスト信号φtest
を制御端子に受けるロックドインバータ回路IV3を介し
て内部アドレスバスIABに結合される。上記MOSFETQ1の
ゲートは２入力型ナンドゲート回路NANDの出力端子に結
合され、また、上記MOSFETQ2のゲートは２入力型ノアゲ
ート回路NORの出力端子に結合される。斯るナンドゲー
ト回路NANDは、その一方の入力端子が内部アドレスバス
IABに結合されると共に、他方の入力端子にインバータ
回路IV4を介してテスト信号φtestが供給される。上記
ノアゲート回路NORは、その一方の入力端子が上記同様
内部アドレスバスIABに結合されると共に、他方の入力
端子にテスト信号φtestが供給される。なお、内部アド
レスバスIABは、タイマTM、データメモリRAM、及びプロ
グラムメモリROMなどの中央処理装置CPU以外の機能ブロ
ックのアドレス信号入力端子に結合され、更に、中央処
理装置CPUのアドレス信号出力端子は、上記テスト信号
φtestの反転信号を制御端子に受けるクロックドインバ
ータ回路IV5を介して内部アドレスバスIABに結合され
る。
図示しないテスタからテストピンを介してシングルチ
ップマイコンMCUに供給される上記テスト信号φtest
は、そのハイレベルによってテストモードを指示する。
シングルチップマイコンMCUが所定のシステムに適用さ
れて当該システムの制御を司るとき、図示しないテスト
ピンはテスタから信号が供給されず、そのテスト信号φ
testはロウレベルにされる。テスト信号φtestがロウレ
ベルにされると、上記クロックドインバータ回路IV3は
ハイ・インピーダンス状態にされ、それによって、内部
アドレスバスIABは、外部端子Ｐを介してアドレス信号
を入力不可能な状態にされる。また、テスト信号φtest
がロウレベルにされると、上記ナンドゲート回路NAND及
びノアゲート回路NORは、中央処理装置CPUから内部アド
レスバスIABに供給されるアドレス信号のレベルに応じ
て信号を出力可能な状態にされるから、そのとき、バッ
ファ回路BUFは、中央処理装置CPUから出力されるアドレ
ス信号を外部端子Ｐを介して図示しない外部装置に供給
可能とされる。一方、テスト信号φtestがハイレベルに
されると、上記ナンドゲート回路NAND及びノアゲート回
路NORは、内部アドレスバスIABから供給される信号レベ
ルに拘らずその出力信号レベルが、CMOSインバータ回路
IV1をハイ・インピーダンス状態にするように固定さ
れ、且つ、上記クロックドインバータ回路IV3は、外部
端子に供給される信号レベルに応じて出力可能な状態に
されるから、テストモードでは、上記制御モードとは逆
に、外部端子Ｐに供給されるアドレス信号が内部アドレ
スバスIABに供給可能とされる。なお、斯るバッファ回
路BUFにおいて、制御信号の入出力方向を制御する部位
及びデータの入出力方向を制御する部位も第３図を基に
して構成することができる。
次に上記実施例の動作を説明する。
シングルチップマイコンMCUに内蔵されるプログラム
メモリROM、データメモリRAM、及びタイマTMなどの機能
ブロックのテストを行なう場合、斯るシングルチップマ
イコンMCUのバッファ回路BUFを、図示しないテスタの信
号出力端子に結合する。テスタにはテスト動作の制御を
司る図示しないテスト用中央処理装置が含まれ、斯るテ
スト用中央処理装置の基準クロック信号が本実施例のシ
ングルチップマイコンMCUにも供給されてそれが当該シ
ングルチップマイコンMCUのシステムクロック信号とし
て利用される。
先ず、図示しないテスタからシングルチップマイコン
MCUに供給されるテスト信号φtestがハイレベルにされ
ることによってテストモードが指示されると、バッファ
回路BUFは、テスタに含まれる図示しないテスト用中央
処理装置が、シングルチップマイコンMCUに内蔵される
機能ブロックを直接アクセス可能に、信号の入出力方向
を設定する。即ち、シングルチップマイコンMCUの内部
のアドレスバス及び制御バスにはテスタから出力される
アドレス信号及び制御信号が入力可能な状態にされ、更
に、そのときテスト用中央処理装置からリード制御信号
が供給されると、内部データバス上のデータを外部に出
力可能な状態にされ、また、そのときテスト用中央処理
装置からライト制御信号が供給されると、外部から供給
されるデータが内部データバスに入力可能な状態にされ
る。したがって、テスト用中央処理装置から出力される
アドレス信号がバッファ回路BUFを介して内部バスIBに
供給されると、それがテストすべき機能ブロックの所定
エリアが選択される。このとき、テスト用中央処理装置
から当該機能ブロックにリード制御信号が供給される
と、そのエリアからデータが読み出され、斯るデータは
バッファ回路BUFを介してテスト用中央処理装置に転送
されてテスト処理に供される。また、データメモリRAM
のようにデータを書き換え可能に保持する機能ブロック
の所定エリアが選択されてその機能ブロックに、テスト
用中央処理装置からライト制御信号が供給されると、テ
スト用中央処理装置から出力されるデータがバッファ回
路BUFを介して斯る機能ブロックのエリアに書き込ま
れ、機能ブロックの保持するデータが修正される。
このように、テストモードが設定されたとき、バッフ
ァ回路BUFは信号の入出力方向を通常の制御動作とは逆
に設定するから、図示しないテスト用中央処理装置は、
シングルチップマイコンMCUに内蔵される各機能ブロッ
クをあたかも周辺装置であるかの如く各別に直接アクセ
スすることができる。
本実施例のシングルチップマイコンMCUの内部バスIB
は第２図に基づいて説明したような標準バスとしての利
用方式が取り極めされているので、図示しないテスト用
中央処理装置は、第２図に示されるようなタイミングに
従ってアドレス信号や制御信号をシングルチップマイコ
ンMCUに供給すれば、各機能ブロックに対するリード動
作やライト動作を確実に実行させることができる。特
に、内部バスIBを上記標準バス仕様とすれば、シングル
チップマイコンを構成する中央処理装置及びその他の機
能ブロックが各別に変更させても、斯るシングルチップ
マイコンのテスト動作を含む動作タイミングを標準化す
ることができる。したがって、カスタム設計された如何
なるシングルチップマイコンであっても、標準バス仕様
であれば、テストタイミングが基本的に同一のテスタに
よって各種シングルチップマイコンをテスティングする
ことができる。
上記実施例によれば以下の効果を得るものである。
（１）テストモードが設定されたとき、バッファ回路BU
Fは信号の入出力方向が通常の制御動作とは逆に設定さ
れるから、テスト用中央処理装置は、シングルチップマ
イコンMCUに内蔵される各機能ブロックをあたかも周辺
装置であるかの如く格別に直接アクセスすることができ
る。各機能ブロックを外部から直接アクセスすることが
できない場合のように、シングルチップマイコンに含ま
れる中央処理装置CPUに外部から命令を実行させて各機
能ブロックにリード／ライト動作などを行なわせる必要
はない。
（２）上記効果より、シングルチップマイコンにおける
機能ブロックのテスティング効率を向上させることがで
きる。
（３）シングルチップマイコンの内部バスIBをその利用
タイミングの設定方式において標準バスとすれば、シン
グルチップマイコンを構成する中央処理装置CPU及びそ
の他の機能ブロックが各別に変更されても、斯るシング
ルチップマイコンのテスト動作を含む動作タイミングを
標準化することができる。
（４）上記効果（３）より、カスタム設計された如何な
るシングルチップマイコンであっても、標準バス仕様で
あれば、テストタイミングが基本的に同一のテスタによ
って各種シングルチップマイコンをテスティングするこ
とができる。
（５）上記効果（２）及び（４）より、シングルチップ
マイコンにおけるテスティングの容易化という相乗効果
を得る。
以上本発明者によってなされた発明を実施例に基づい
て具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変更可能である。
例えば、上記実施例ではシングルチップマイコンに含
まれる中央処理装置をマイクロプログラム方式のものと
したが、それに限定されず、ワイヤード・ロジック方式
のものに変更可能である。また、入出力回路としてのバ
ッファ回路の具体的構成は上記実施例に限定されずその
他種々変更可能である。
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるシングルチップマ
イコンに適用した場合について説明したが、それに限定
されるものではなく、その他のデータ処理装置にも適用
可能であり、本発明は、少なくとも内部バスを有する条
件のデータ処理装置に適用することができる。
〔発明の効果〕
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記の通りであ
る。
すなわち、中央処理装置によってアドレスデータが与
えられるべき内部バスに機能ブロックの所定エリアを選
択するためのアドレスデータを外部から供給可能とする
バッファ回路を設け、テストモードでは、斯るバッファ
回路は、信号の入出力方向を通常の制御動作とは逆に設
定することにより、テスタが、シングルチップマイコン
に内蔵される各機能ブロックをあたかも周辺装置である
かの如く各別に直接アクセスすることができ、それによ
って、データ処理装置に内蔵される機能ブロックのテス
ティング効率を向上させることができる。
さらに、内部バスに標準バス仕様を採用して、外部テ
スタから内蔵周辺回路ブロックへのアクセスタイミング
と、内蔵中央処理装置による内蔵周辺回路ブロックへの
アクセスタイミングを相互に同一にするので、周辺回路
ブロックが相違される各種データ処理装置に対して相互
に同一のタイミングに同期したテストを可能にして、テ
スト効率を向上させることができる。
【図面の簡単な説明】
第１図は本発明に係るデータ処理装置の１実施例である
シングルチップマイクロコンピュータを示す構成ブロッ
ク図、 第２図は内部バスを標準バスとする場合における信号の
入出力タイミングを示すタイムチャート、 第３図はバッファ回路においてアドレス信号の入出力方
向を制御する部位の具体例を示す回路図である。 MCU……シングルチップマイクロコンピュータ、BUF……
バッファ回路、CPU……中央処理装置、ROM……プログラ
ムメモリ、RAM……データメモリ、TM……タイマ、IB…
…内部バス。IAB……内部アドレスバス。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】テストのためのアドレス、データ、及び制
    御の各信号を生成する外部テスタによってテストされ、
    単一の半導体基板に中央処理装置と複数個の周辺回路ブ
    ロックが形成されたデータ処理装置であって、 データ処理装置に外付けされた発振子の発振動作によっ
    て形成され又は外部から供給されるシステムクロックに
    基づいて順次形成される複数のタイミング信号に対し
    て、アドレス、データ、制御の各信号の供給タイミング
    が、それら中央処理装置及び周辺回路ブロック全ての間
    で一定に規定されていて、上記中央処理装置及び複数個
    の周辺回路ブロックが共通接続された内部バスと、 中央処理装置が上記タイミング規定に従って内部バスに
    アドレス及び制御の各信号を出力するノーマルモード
    と、上記外部のテスタによって内部周辺回路が上記タイ
    ミング規定に従ってアクセスされるテストモードとを切
    り換えるための動作モード切り換え信号の入力端子と、 上記動作モード切り換え信号を受け、ノーマルモードに
    おいては中央処理装置の出力を内部バスに結合し、上記
    テストモードにおいては中央処理装置の出力を内部バス
    に非接続にするバス結合手段と、 上記動作モード切り換え信号を受け、ノーマルモードに
    おいてはアドレス及び制御の各信号を内部バスからデー
    タ処理装置の外部に供給する出力手段と、上記テストモ
    ードにおいては外部のテスタから上記一定に規定された
    タイミングを以って供給されるアドレス及び制御の各信
    号を内部バスを経由して直接上記周辺回路ブロックに供
    給する入力手段とを有するバッファ回路と、 を備えて成るものであることを特徴とするデータ処理装
    置。
JP61092031A 1986-04-23 1986-04-23 デ−タ処理装置 Expired - Lifetime JPH0821028B2 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP61092031A JPH0821028B2 (ja) 1986-04-23 1986-04-23 デ−タ処理装置
KR1019870002692A KR950012515B1 (ko) 1986-04-23 1987-03-24 데이타처리장치
EP87303396A EP0243113B1 (en) 1986-04-23 1987-04-16 Data processor
DE3750704T DE3750704T2 (de) 1986-04-23 1987-04-16 Datenprozessor.
US07/039,695 US4989208A (en) 1986-04-23 1987-04-20 Data processor
US07/584,608 US5142536A (en) 1986-04-23 1990-09-19 Data processor
US07/848,547 US5247521A (en) 1986-04-23 1992-03-09 Data processor
HK27596A HK27596A (en) 1986-04-23 1996-02-15 Data processor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61092031A JPH0821028B2 (ja) 1986-04-23 1986-04-23 デ−タ処理装置

Publications (2)

Publication Number Publication Date
JPS62249264A JPS62249264A (ja) 1987-10-30
JPH0821028B2 true JPH0821028B2 (ja) 1996-03-04

Family

ID=14043163

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61092031A Expired - Lifetime JPH0821028B2 (ja) 1986-04-23 1986-04-23 デ−タ処理装置

Country Status (6)

Country Link
US (2) US4989208A (ja)
EP (1) EP0243113B1 (ja)
JP (1) JPH0821028B2 (ja)
KR (1) KR950012515B1 (ja)
DE (1) DE3750704T2 (ja)
HK (1) HK27596A (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63108741A (ja) * 1986-10-27 1988-05-13 Nec Corp 半導体集積回路装置
US5416919A (en) * 1989-07-19 1995-05-16 Sharp Kabushiki Kaisha Semiconductor integrated circuit with functional blocks capable of being individually tested externally
EP0419105B1 (en) * 1989-09-21 1997-08-13 Texas Instruments Incorporated Integrated circuit formed on a surface of a semiconductor substrate and method for constructing such an integrated circuit
US5030904A (en) * 1990-02-13 1991-07-09 Hewlett-Packard Company Diagnostic system for integrated circuits using existing pads
US5185882A (en) * 1990-04-27 1993-02-09 Westinghouse Electric Corp. Bit-slice microprocessor test system
JP2619112B2 (ja) * 1990-05-16 1997-06-11 株式会社東芝 情報処理装置のテスト容易化回路
JP2806075B2 (ja) * 1991-06-06 1998-09-30 日本電気株式会社 マイクロコンピュータ
JPH0566959A (ja) * 1991-09-09 1993-03-19 Sony Corp 電子機器
EP0562151B1 (de) * 1992-03-27 1998-12-23 Siemens Aktiengesellschaft Integrierter Mikroprozessor
US5359547A (en) * 1992-06-26 1994-10-25 Digital Equipment Corporation Method and apparatus for testing processor-based computer modules
US5951703A (en) * 1993-06-28 1999-09-14 Tandem Computers Incorporated System and method for performing improved pseudo-random testing of systems having multi driver buses
GB2282244B (en) * 1993-09-23 1998-01-14 Advanced Risc Mach Ltd Integrated circuit
JPH0877035A (ja) * 1994-09-06 1996-03-22 Toshiba Corp 中央処理装置及びマイクロコンピュータ
JP3141787B2 (ja) * 1996-08-28 2001-03-05 日本電気株式会社 マイクロコンピュータ
US5897324A (en) * 1997-02-03 1999-04-27 Atop Technologies, Inc. Multimedia-book operable with removable data storage media implemented with universal interfacing book-adapting processor
DE10338677B3 (de) * 2003-08-22 2005-04-21 Infineon Technologies Ag Verfahren zum Testen einer zu testenden Schaltungseinheit und Testvorrichtung
US7086131B2 (en) 2004-05-14 2006-08-08 Victaulic Company Deformable mechanical pipe coupling
CN110727225B (zh) * 2019-10-24 2020-12-04 珠海格力电器股份有限公司 可自动控制的线路连接控制装置、方法及can控制***

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2406250A1 (fr) * 1977-10-17 1979-05-11 Texas Instruments France Dispositif d'acces direct a une memoire associee a un microprocesseur
JPS5793422A (en) * 1980-11-29 1982-06-10 Omron Tateisi Electronics Co Dma controller
JPS57121751A (en) * 1981-01-20 1982-07-29 Matsushita Electric Ind Co Ltd Microprocessor
JPS5835661A (ja) * 1981-08-27 1983-03-02 Toshiba Corp ワンチツプマイクロコンピユ−タ
DE3379354D1 (en) * 1983-05-25 1989-04-13 Ibm Deutschland Test and diagnostic device for a digital computer
JPS60189047A (ja) * 1984-03-07 1985-09-26 Hitachi Ltd デ−タ処理装置
JPS60211561A (ja) * 1984-04-06 1985-10-23 Hitachi Ltd マイクロコンピユ−タ
JPS60233757A (ja) * 1984-05-07 1985-11-20 Hitachi Ltd マイクロ・コンピユ−タ
US4701921A (en) * 1985-10-23 1987-10-20 Texas Instruments Incorporated Modularized scan path for serially tested logic circuit
US4710931A (en) * 1985-10-23 1987-12-01 Texas Instruments Incorporated Partitioned scan-testing system
KR880014482A (ko) * 1987-05-27 1988-12-24 미다 가쓰시게 반도체 집적회로 장치
DE3820728A1 (de) * 1988-06-18 1989-12-21 Philips Patentverwaltung Verfahren zum pruefen eines festwertspeichers und anordnung zur durchfuehrung des verfahrens

Also Published As

Publication number Publication date
US4989208A (en) 1991-01-29
DE3750704D1 (de) 1994-12-08
KR950012515B1 (ko) 1995-10-18
EP0243113B1 (en) 1994-11-02
KR870010444A (ko) 1987-11-30
EP0243113A3 (en) 1989-11-02
HK27596A (en) 1996-02-23
JPS62249264A (ja) 1987-10-30
US5142536A (en) 1992-08-25
DE3750704T2 (de) 1995-03-16
EP0243113A2 (en) 1987-10-28

Similar Documents

Publication Publication Date Title
JPH0821028B2 (ja) デ−タ処理装置
US6523136B1 (en) Semiconductor integrated circuit device with processor
US20030037274A1 (en) Semiconductor device with hardware mechanism for proper clock control
US4979102A (en) Microprocessor operable under direct connection to coprocessor
JP2001510611A (ja) 集積ｄｍａコントローラを用いて集積メモリをテストする方法
US8339869B2 (en) Semiconductor device and data processor
US6851014B2 (en) Memory device having automatic protocol detection
US10656203B1 (en) Low pin count test controller
CN111033630A (zh) 具有mbist的多处理器内核设备
US20030079152A1 (en) Microprocessor with multiple low power modes and emulation apparatus for said microprocessor
US5247521A (en) Data processor
US6877113B2 (en) Break determining circuit for a debugging support unit in a semiconductor integrated circuit
JP2001184226A (ja) メモリブロックを有するデジタルシステムおよびメモリのブロックのエミュレーティング方法
TWI287706B (en) A method of creating a prototype data processing system, a hardware development chip, and a system for debugging prototype data processing hardware
US4636945A (en) Microprocessor
EP0208287B1 (en) Direct memory access controller
US6463551B1 (en) Debug circuit and microcomputer incorporating debug circuit
JPS60189047A (ja) デ−タ処理装置
JP3071044B2 (ja) マイクロコンピュータを備える半導体集積回路の試験方法
US20030145175A1 (en) Multiprocessor system having respective control programs of a plurality of processors stored contiguously in a memory
US20040107388A1 (en) Microcomputer
JP2628311B2 (ja) マイクロコンピュータ
JPH06324906A (ja) シングルチップマイクロコンピュータ
JPH0442329A (ja) データ処理装置
JP3193394B2 (ja) 半導体集積回路及びそのテスト方法

Legal Events

Date Code Title Description
EXPY Cancellation because of completion of term