JP2007522554A - 車両内のセキュリティ上問題のあるコンピュータシステムのための埋込式システムの分析装置及び方法 - Google Patents

Abstract

少なくとも１つのＣＰＵ（１）と、少なくとも１つのＣＰＵバス（２）と、少なくとも１つのメモリ（３）とを含む埋込式システム（９）のための分析装置が記載されている。この装置は、制御ラインのほかに、少なくとも１つのデータライングループを含むテストインタフェース（５）を介して分析データを入力又は出力するための１つの通信モジュール（４）を有する。データワード及びアドレスワードは、交互に又はその他の順序でテストインタフェースを介して伝送される。これによって、ＣＰＵのクロックサイクルの使用を削減したエラー検知の長所が得られる。

Description

本発明は、請求項１の上位概念に記載の分析装置、請求項８又は９に記載の、この分析装置の使用並びに請求項１２の上位概念に記載の方法に関する。

埋込式システム用のソフトウエアを問題なく開発できるようにするため、一般的に演算時間中のエラー検知（デバッギング）を実行できる装置を設けることが通常行われている。埋込式システム内の演算時間中のエラー検知（デバッギング）のための公知のコンセプトにしたがって、いわゆるＪＴＡＧインタフェース（Ｊｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ，ＩＥＥＥ Ｓｔａｎｄａｒｄ １１４９．１−１９９０， ＩＥＥＥ Ｓｔａｎｄａｒｄ Ｔｅｓｔ Ａｃｃｅｓｓ Ｐｏｒｔ ａｎｄ Ｂｏｕｎｄａｒｙ Ｓｃａｎ Ａｒｃｈｉｔｅｃｔｕｒｅ ，Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｓ Ｉｎｃ．，Ｎｅｗ Ｙｏｒｋ，ＵＳＡ，１９９０）を介して外部の分析システムとの接続が構築される。このような分析インタフェースを利用して種々のテスト演算を、特にプロセッサの個別ステップ処理（Ｓｉｎｇｌｅｓｔｅｐｐｉｎｇ）、停止ポイント群の設定（Ｂｒｅａｋｐｏｉｎｔｓ）及び、いわゆる「ウォッチポイント」（Ｗａｔｃｈｐｏｉｎｔｓ）の設定のような「バウンダリ・スキャン」テスト法（Ｂｏｕｎｄａｒｙ−Ｓｃａｎ−Ｔｅｓｔｖｅｒｆａｈｒｅｎ）によって実施することができる。このエラー検知の自体公知の補助手段によって、原理的にプログラムの処理を選択した変数値の状態も含めて同時に追跡することも可能であるが、進行中のシステムは一般的に停止させなければならない。しかしながら、分析するマイクロコンピュータの停止は、本発明により優先的に考慮した制御ジョブにおいて電子制御式車両ブレーキシステムでは実質的に不可能である。

さらに、埋込式システム内のエラー検知のために、リアルタイム分析のための、いわゆる「ボンド・アウト」チップ（ｂｏｎｄ ｏｕｔ−Ｃｈｉｐｓ）を利用してハウジングピンを介して、例えば外部のロジック分析装置へ全ての重要なＣＰＵバス信号（アドレス−、データ−及び制御信号）の転送を可能にする、車両ブレーキシステム、いわゆるトレース・インタフェースを使用することが知られている。「ボンド・アウト」チップは、プロセッサバス（データ、アドレス及び制御信号）がハウジング内部から外部へ結合されるマイクロコントローラ（ＭＣＵ）である。

今日の埋込式システムに通常の１００メガヘルツをはるかに超える高いシステム周波数と、高速のプロセッサに近い中間メモリ（Ｃａｃｈｅｓ）を搭載する最新のメモリアーキテクチャの場合、上記のエラー分析方法は、速度要件が高いために使用できなくなる。比較的大きいデータメモリ（例えば１００キロバイト以上の量）のリアルタイムの出力は、一般的に使用される技術に基づいてプリセットされたシステム周波数と、そこから生じるバンド幅とによっては不可能である。リアルタイムデータ伝送に必要なバンド幅の創出のために考えられる可能性は、伝送されるデータの並行出力であろう。しかしながら、そのために技術的に実現する際に提供される電気接続ピンは、とりわけコスト上の理由から一般的にある所定の付与数に制限されている。
Ｊｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ，ＩＥＥＥ Ｓｔａｎｄａｒｄ １１４９．１−１９９０， ＩＥＥＥ Ｓｔａｎｄａｒｄ Ｔｅｓｔ Ａｃｃｅｓｓ Ｐｏｒｔ ａｎｄ Ｂｏｕｎｄａｒｙ Ｓｃａｎ Ａｒｃｈｉｔｅｃｔｕｒｅ ，Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｓ Ｉｎｃ．，Ｎｅｗ Ｙｏｒｋ，ＵＳＡ，１９９０ ヨーロッパ特許出願第０３／１２６３０号明細書

本発明の課題は、依然として今日通常の高速の埋込式システムでも使用できる、埋込式システムのための分析装置を提供することにある。

上記課題の解決のため、ヨーロッパ特許出願第０３／１２６３０号明細書に、ＣＰＵ、ＣＰＵバス及びメモリを各々１つ含む埋込式システムのための分析装置が提案されている。この出願された分析装置は、テストインタフェースを介した分析データの入力又は出力のために少なくとも１つの通信モジュールを有する。この出願された分析装置は、通信モジュールを用いてＣＰＵのクロックサイクルの使用なしに埋込式システムの内部メモリとＩ／Ｏアクセスとを監視し、及び／又はプロトコル化することができる。

このアプローチは、次のような考え方に基づいている：一つは、埋込式システムの内部システム状態がその現在のデータメモリ内容（ＲＡＭ）によって書込み又は分析することができる。そこから、このメモリ内容がリアルタイムで外部のデータメモリにコピーできる場合に、そこからこのシステム状態を後置された評価ユニットによって継続処理し、かつ評価する可能性が生じる。

本発明は、上記問題の解決のために請求項１に記載の新規の分析装置を記載する。

提案した分析装置により、例えば外部メモリ内の内部システム状態のコピーをリアルタイムで書込むことができる。この方法により、埋込式システムの正規の機能を外部から特に簡単にチェックすることができる。

請求項１で提案した分析装置と、請求項１２で提案した方法とによって、分析のために使用するクロックサイクルが少なくて済む使用上の長所が生じる。

この分析装置は、その際に好ましくは特に車両ブレーキシステム用の電子制御装置に使用される埋込式システムの構成要素である。そのために通信モジュールが好ましくは埋込式システムの中に内蔵されている。このシステムの中に、さらに好ましくは、例えば１つ又は複数のＣＰＵ及びメモリのような、特に部分又は完全冗長に構成される重要なシステムコンポーネントが含まれている。これによって埋込式システムの作動安全性が向上する。

データのプロトコル化は、好ましくは全メモリ内容又は全メモリ領域の内容が伝送されるようには行われず、メモリの変化のみ、特にＣＰＵ及び／又は周辺装置の全書込アクセスの変化が伝送される。この方法により、データ出力に必要なバンド幅を縮小させることができる。

分析装置のその他の有利な実施形態は、従属請求項２から７から生じる。

さらに、このシステムは、好ましくはＣＰＵによる直接的なデータ出力のための手段を含む。直接的なデータ出力のためのこの手段のほかに、特にバックグラウンドに分析モジュールによるデータの自動複製のための手段を設けている。これによってデータ出力時の可用性が向上する長所が生じる。

特にこの適用事例のために、本発明により上記の汎用のデータ入力及び出力モジュールが提案されており、このモジュールは、リアルタイムで埋込式システムとのデータ交換を実施できるように装備されており、これは特に短時間であっても一度も停止させる必要がない（ｎｏｎ−ｉｎｔｒｕｓｉｖｅ）。

従来技術から公知のソフトウエア・エラー検知装置に対して、本発明によるハードウエア分析装置は、例えば車両ブレーキシステムのための制御アルゴリズムの開発時に、特に制御変数の動的システム特性を追跡できる長所を有する。さらに、埋込式システムに使用するためにＨＩＬＳ又はラピッド・プロトタイピングシステム（Ｒａｐｉｄ−Ｐｒｏｔｏｔｙｐｉｎｇ Ｓｙｓｔｅｍ）で埋込式システムへのデータ入力を有利に行うことができる。

本発明は、さらに少なくとも１つの中央演算処理ユニットと、１つのメモリとを含み、このメモリは上述した分析装置を特徴とする埋込式システムに関する。したがって、本発明はこの埋込式システム内のこのような分析装置の使用にも関する。

埋込式システムのほかに、本発明による解決策は、含まれるプロセッサコアの少なくとも１つに完全な分析装置が、上述したように組み込まれたことを特徴とする少なくとも２つのプロセッサコア（ＣＰＵ）を備える車両用の内蔵型マイクロプロセッサシステムも含む。さらに、本発明は、こののような内蔵型マイクロプロセッサシステム内の上記分析装置の使用を含む。

特に、このようなマイクロプロセッサシステムの中でもう１つのプロセッサコアに、上記のような完全な分析装置よりも１つの削減した機能範囲を有する不完全な分析装置が組み込まれている。

上記マイクロプロセッサシステムの中に好ましくは第１のコアの停止のための第１の信号接続部と、別の冗長性のプロセッサコアの停止のためのもう１つの冗長性の信号接続部とを設けている。

ここで特に第１の信号接続部は、第１の分析装置と接続され、かつ冗長性の第２信号接続部は、不完全な分析装置と接続されている。

上記マイクロプロセッサシステムにおける機能範囲の削減は、好ましくは分析装置内に設けるバッファメモリがより小さいワード幅を有することにある。

機能範囲のさらなる削減は、好ましくはテストインタフェースが外部へ導出されず、あるいは設けていないことによって達成される。

さらに、本発明は、テストインタフェースを介したデータ伝送のためにデータ伝送プロトコルが使用され、かつデータがアドレスとデータとからなる複数のグループに伝送される上述したような分析装置を備える上記埋込式システムの分析方法に関する。

好ましい方法ステップにしたがって、まず、
−埋込式システムのメモリ内容又は対応して評価可能の情報が全部又は一部外部メモリの中にリアルタイムでコピーされ、その際に特に事前にデータがバッファされ、及び／又は−外部メモリのメモリ内容又は対応して評価可能の、外部メモリのメモリ内容に関する情報が全部又は一部埋込式システムのメモリの中にリアルタイムでコピーされ、その際に特に事前にデータがバッファされる。

外部メモリは、その際に好ましくは典型的なデバッギング・アプリケーションのデータ伝送に使用される。

この方法は、埋込式システムの処理速度がハードウエア要素を利用して実施したエラー検知のための措置によって低減されない長所を有する。これによって、デバッギング中でもデータのリアルタイム処理が可能である。

本発明に係る分析装置は、好ましくはエラー検知に使用できるだけでなく、変数（制御量）の観察が制御品質の特に簡単な考察と最適化とを可能にするので、車両仕様のソフトウエア又は制御アルゴリズムの開発にも使用できる。

本発明による方法は、好ましくはデータメモリ内容一式のリアルタイムで可能な出力のためのステップも含む。

さらに、埋込式システムの中に、ＣＰＵの全ての書込及び／又は読取アクセスが通信モジュールへ再転送されるモードを目的に応じて設けることもできる。

さらに、埋込式システムは、ＣＰＵの書込アクセス又は読取アクセスのいずれかのみが通信モジュールに再転送されるもう１つの好ましいモードを含むことができ、ＣＰＵのメモリへのＣＰＵの通常のアクセスは、能動的に外部メモリの中にプロトコル化される。 その他の好ましい実施形態は、従属請求項と、下記の図面の説明とから生じる。

以下、本発明は例を利用してより詳しく説明する。

図１の埋込式システム９は、１つ又は複数のＣＰＵ１、１つ又は複数の消去可能のデータメモリ３（ＲＡＭ）、１つの分析装置４及び１つのテストインタフェース５を含む。ブロック図の簡素化のために、その他の通常のＲＯＭ，クロック発生手段，ＩＯ等の埋込式システムの機能要素は図示していない。

分析装置４は、以下に説明する３つの機能モードを有する。第１の機能モードでデータメモリ３へのＣＰＵ１の全ての書込アクセスが自動的にＣＰＵバス２を介して提案された拡大データ出力／入力ユニット４から、その中に含まれるコントローラ又はトレースロジック２２，２３を利用してテストインタフェース５を介し、外部データメモリ６へ書き込まれる。ＣＰＵバス２は、択一的な例で、埋込式システムが密結合ＲＡＭ（ｔｉｇｈｔｌｙ ｃｏｕｐｌｅｄ ＲＡＭ）を有し、その際にコア仕様のインタフェースに関する情報を読み出すことができる場合にも省くことができる。分析装置は、これによってデータメモリ３へのＣＰＵ１の全ての書込アクセスを同時に読み取ることができる。そのため、ユニット４の中に含まれるコントローラは、少なくとも使用するメモリ３と同じバンド幅を有し、かつ内部のデータラインを介してデータのほかにも制御及びアドレス情報も得られる。これによって、この方法の好ましい実施形態にしたがって、コントローラは特にセレクトされたアドレス領域及び／又は特にセレクトされたデータタイプを分析のために同時に追跡することができる。したがって、データのタッピング及びデータ転送のために、ＣＰＵ１は追加の指令を実行してはならない。分析装置４は、さらにデータ出力ユニット４の内部に配設された先入れ先出し（ＦＩＦＯ）メモリ８（Ｆｉｒｓｔ Ｉｎ ／ Ｆｉｒｓｔ Ｏｕｔ）を含む。このメモリはタッピングされたデータの時間的バッファリングを処理する。この方法により、テストインタフェース５へのアクセスも出力することができ、そのバンド幅は短時間テストインタフェース５のバンド幅よりも高くなる。これは、例えばアクセスする際にキャッシュライン又はＣＰＵレジスタダンプの再書込みが機能発生時に実施される場合とすることができる。

外部データメモリ６は、好ましくは２重のデータインタフェース（デュアルポート）を備えるメモリとして構成されており、一般的にＲＡＭ３で観察されたメモリ領域又はＲＡＭ３の全メモリ内容の正確な模写を含む。メモリ６は、後の（オフライン）分析のために発生するデータ流を記憶するリングメモリとすることもできる。

テストインタフェース５は、制御ラインのほかに、交互にアドレス情報もデータも伝送できるデータラインを設けた特殊性を有し、修正された並行のインタフェースとして形成されている。

第２機能モードにおいて、分析装置４によってデータメモリへのＣＰＵ１の全ての読取アクセスがプロトコル化される。このモードは、広範囲に第１の機能モードに相当するが、次のような相違点がある：全ての読取アクセスは、自動的にテストインタフェース５を介して出力される。分析装置４は、ここで読取サイクル、書込サイクル等の、埋込式システムによって実行される全てのプロセスを記録する（同時読取り）。ＣＰＵ１は、能動的にメモリダンプを実施するが、但し、これによって僅かな許容し得る演算時間ロスを生じる。

第２機能モードで作動される分析装置の場合、ＣＰＵ１はＣＰＵレジスタの中へデータメモリ内容を読み取る。それと並行に、分析装置４は対応するデータを自動的に出力する。すなわち、分析用のデータ出力のための明示的な書込サイクルは不要である。

第３機能モードで、データ出力ユニットへの直接の書込み又はデータ出力ユニットからの直接の読取りを行う。第３機能モードは、データが能動的にＣＰＵ１によって分析装置４へ外部に出力され、又は能動的にそこから読み取られる事実に至るまで、本質的に第１の機能モードに相当し、これによってもちろん追加のクロックサイクルを必要とする。

分析ユニットは、モジュール７を介して外部データメモリ６からデータを、例えばシステム状態１０のリアルタイム監視、モジュール１１を介した一式のデータメモリ模写の構築のためのオフライン分析、通信チャネル１２を介したフラッシュ・ダウンロード（プログラムメモリのプログラミング）、埋込式システムの作動中のパラメータ変数、システム刺激（Ｓｙｓｔｅｍ−ｓｔｉｍｕｌｉ）の伝送、ラピッドプロトタイピング及びＨＩＬＳのような典型的はデバッギング・アプリケーションに伝送することができる。

図２ａ）はピン割振の例と、１６ビットのポート幅をもつテストインタフェース５のタイムチャートとを示す。ＲＡＭ３への書込アクセス時に、それぞれ所望のバンド幅に応じて、データビットＤ０からＤ７又はＤ０からＤ１５又はＤ０からＤ３１に続き、常に１６アドレスビット（Ａ１からＡ１６）からなるアドレス及びデータ２０からなるパッケージが伝送される。最大データワード幅は、値８，１６，３２，６４等を取ることができる。

１つ又は複数の別のラインは、好ましくは６４キロバイト以上でアドレス化されるべきであるときは、追加のアドレスビットの伝送のためのラインとして設けることができる。この場合は、必要なアドレスビット数を伝送するために、図示した１６の物理ラインＤＰ０からＤＰ１５では不充分である。アドレス可能の領域の倍化は、追加のアドレス情報を伝送するそれぞれ１つ又は複数の追加物理ライン２６（Ｐｉｎ ＡＯ／ＦＩＦＯｆｕｌｌ）によって生じる。これによって、部分図ａ）に例として設定した１６ピンのポート幅のために、２¹⁷の最大アドレス空間が生じる（１２８キロバイト）。

アドレス／データ位相の長さは、好ましくは、例えばアドレス位相中にロジック「高」レベル及びデータ位相中に「低」レベルを占めるインタフェース内にあるＡｄｄ／ｎＤＡＴＡライン２１を介して表示される。これによって、この信号の立上りエッジが新規のデータパッケージのスタートをマークする。

もう１つのライン２５は、好ましくは、有効なデータをピンＤＰＣＬＫのエッジを介して表示するために設けられている。その際に１つの立上りエッジ又は１つの立下りエッジのいずれかを重要な妥当性の基準として考慮することができる。

１６ピン幅のデータポートの例では、並行にそれぞれ１６ビットが同時に伝送される。バイトアクセス（８ビット）を実現するために、好ましくは追加の信号ライン２４（バイト／パリティ）を設けることができ、そのレベルはアドレス位相中に１バイトアクセスを発信する。データ位相中は、パリティビットを伝送するために、同じラインを利用することができる。

図２ｂ）は、単に８ビットの幅をもつテストインタフェース５のもう１つの例を示す。部分図ａ）の例に対して、８ビット以上の幅のデータワードの伝送のために、対応する大きさのクロックサイクル数が用いられる。それに対して、バイト情報は１バイトアクセス時にピン２４を省くことができ、その結果、ピン２４′を介して１パリティビットのみが伝送される。

図３に、概略的に２つのＣＰＵ１５及び１６と、それぞれ１つのＣＰＵに割り当てられた分析装置１７及び１８とを備える車両用の安全なマイクロプロセッサシステムを示している。分析装置１７は、分析装置１８よりも１つ削減された機能範囲と共にチップ所要スペースとを有する。

冗長性の理由から２重に設けたＦＩＦＯメモリ８′及び８″のオーバーフローの場合、信号ライン１９，１９′（２重に設置）を介して、それぞれ分析装置１７及び１８により冗長性にクロック同期してＦＩＦＯメモリ８′及び８″が両方ともそれぞれ対応してほぼ空きにされるまで、ＣＰＵ１５及び１６を停止する１つの停止信号が発生される。ＦＩＦＯメモリ８″は完全ではなく、そのため単に２（追加）ビット（群）のデータ幅を有する。それに対して、１７アドレスビット、６４データビット＋２追加ビットの幅をもつＦＩＦＯメモリ８′は、完全なメモリである。２ビット幅のＦＩＦＯメモリ８″は、単にプロセッサのアクセス幅を記憶する。この情報は、データＦＩＦＯ１９を空にするために必要なクロックサイクルの計算に必要である。マイクロプロセッサシステムは、２つの冗長性の信号ラインと、ＣＰＵの停止用の分析装置とを有し、これによって１つの分析装置のみのエラー機能で機能する分析装置を有するＣＰＵを引き続き作動させることができる。

エラーが発生した場合は、後の時点で計算結果の比較によって、又はコンピュータの停止のためにそれ自体として検知することができる。分析装置１７内の冗長性インタフェースモジュール（ＩＭ、ＴＤＰ２）は、それ自体データを伝送しない。ＦＩＦＯメモリの充填及び消去のためのロジック２２，２３だけは、完全に冗長性に実装されなければならない。

この場合、上述のマルチコアプロセッサアーキテクチャの使用によりＣＰＵの停止のための信号をチップ面積の需要を少なくして充分なエラー安全性で考案できることが有利である。製造コストは、部分的に不完全な分析装置の使用によって明らかに低減される。

下表に示したように、例示した分析ポートは特に少ないクロックサイクルの使用を特徴とする。典型例では、本発明に係るテストインタフェースによって元々必要なクロックサイクル数を基準にして僅か約０．５から１％の演算時間の低減が生じる。下表に、データパッケージの伝送に必要なクロックサイクル数を示している。
┌─────────┬───────────────────────┐
│ポートのビット幅 │書込アクセス幅［ビット］ │
├─────────┼─────┬─────┬─────┬─────┤
│ │８ │１６ │３２ │６４ │
├─────────┼─────┼─────┼─────┼─────┤
│４ │６ │８ │１２ │２０ │
├─────────┼─────┼─────┼─────┼─────┤
│８ │３ │４ │６ │１０ │
├─────────┼─────┼─────┼─────┼─────┤
│１６ │２ │２ │３ │５ │
└─────────┴─────┴─────┴─────┴─────┘

本発明による分析装置４を備える埋込式システム９である。 可能なピン割振と、テストインタフェース５のためのタイムチャートの例である。 可能なピン割振と、テストインタフェース５のためのタイムチャートの例である。 分析ポートを備える冗長性の平面最適化された安全なマイクロプロセッサシステムの例である。

符号の説明

１ ＣＰＵ
２ ＣＰＵバス
３ ＲＡＭ
４ 分析装置
５ テストインタフェース
６ 外部データメモリ
７ モジュール
８ バッファメモリ
９ 埋込式システム
１５ ＣＰＵ
１６ ＣＰＵ
１７ 分析装置
１８ 分析装置
２２ ロジック
２３ ロジック

Claims (17)

1. 少なくとも１つのＣＰＵ（１）と、必要であれば少なくとも１つのＣＰＵバス（２）と、少なくとも１つのメモリ（３）とを含む埋込式システム（９）のための分析装置において、この分析装置がテストインタフェース（５）を介して分析データを入力又は出力するための少なくとも１つの通信モジュール（４）を有する分析装置において、
   テストインタフェースが制御ラインのほかに、交互に又はその他の順序でデータワードもアドレスワードも伝送する少なくとも１つのデータライングループを有し、及びデータワード又はアドレスワードが伝送されるかどうかの情報が少なくとも１つの制御ラインを介して伝送され、その結果、演算時間中の書込可能な内部メモリの内容及びアクセス、並びに埋込式システムのＩ／Ｏアクセスを実質的にＣＰＵ（１）のクロックサイクルを使用せずに監視し、及び／又はプロトコル化できることを特徴とする分析装置。
2. ２つの、特に少なくとも３つの自由に選択可能の分析モードにおいて、この分析モードがデータ分析の目的のための読取り及び／又は書込み時のＣＰＵ１の参加の形式及び範囲において互いに区別され、それぞれ選択した分析モードに応じて、
   −特に定義可能のアドレス領域への全てのＣＰＵの書込アクセスがクロックサイクルを使用せずにプロトコル化されるか、又は
   −全てのＣＰＵの読取アクセスがプロトコル化されるか、又は
   −外部メモリ（６）から又はそれへのＣＰＵの直接の読取り及び書込みがクロックサイクルの使用下に実施されることを特徴とする請求項１に記載の分析装置。
3. 通信モジュールが、書込及び／又は読取アクセスをリアルタイムで、すなわちＣＰＵの干渉なしに同時に追跡するために、自立的にデータ接続を介してデータ及び／又は制御及び／又はアドレス情報にアクセスできるロジック２２、２３を含むことを特徴とする請求項１又は２に記載の分析装置。
4. 通信モジュールがバッファメモリ（８，８′，８″）に接続され、又は特にバッファメモリを含み、このバッファメモリ内に書込及び／又は読取アクセス時に伝送されるデータを記憶することができ、及び特にこのバッファメモリからデータをテストインタフェース（５）を介しバッファして出力し、又はデータをバッファメモリの中へこのインタフェースを介して書き込みできることを特徴とする請求項１〜３の少なくとも１項に記載の分析装置。
5. テストインタフェース（５）が埋込式システムの外部に配設されたテストメモリ（６）と接続され、外部テストメモリ（６）が特にリングメモリ又はデュアルポートメモリであることを特徴とする請求項１〜４の少なくとも１項に記載の分析装置。
6. 通信モジュールから外部メモリへのデータ伝送が並行インタフェース（５）を介して行われることを特徴とする、請求項１〜５の少なくとも１項に記載の分析装置。
7. 外部メモリ（６）が、外部デバッギング・アプリケーションとのインタフェース接続 （１４）を構築するデータ準備装置（７）と接続されることを特徴とする請求項１〜６の少なくとも１項に記載の分析装置。
8. 少なくとも中央演算処理装置（１）及びデータメモリ（３）を有する完全に機能性のあるマイクロコンピュータを含む埋込式システムにおける請求項１〜７の少なくとも１項に記載の分析装置の使用。
9. 少なくとも２つのプロセッサコア（１５、１６）を有する車両用の内蔵型マイクロプロセッサシステムにおいて、含まれるプロセッサコアの少なくとも１つ（１６）に、特に請求項１から７の少なくとも一項に記載の完全な分析装置（１８）が組み込まれている、請求項１〜７の少なくとも１項に記載の分析装置の使用。
10. 内蔵型マイクロプロセッサシステムの中に、完全な分析装置を有する第１のプロセッサコア（１６）の他に、完全な分析装置（１８）に対して削減された機能範囲を有する不完全な分析装置（１７）が別のプロセッサコア（１５）に組み込まれていることを特徴とする請求項９に記載の使用。
11. 分析装置の中にあるバッファメモリ（８′，８″）がより小さいメモリスペース数及び／又はワード幅を有し、及び／又はテストインタフェース（５）が外部に導出されず、及び／又はテストインタフェース（５）が無いことに、機能範囲の削減があることを特徴とする請求項９又は１０に記載の使用。
12. テストインタフェースを介したデータ伝送のためにデータ伝送プロトコルが使用され、データがアドレスとデータとからなる複数のグループに伝送されることを特徴とする特に請求項１〜７の少なくとも１項に記載のテストインタフェースを備える埋込式システムの分析方法。
13. 少なくとも１つのモードがあり、その中で分析データが、少なくともＣＰＵ、データメモリ、プログラムメモリ及びＩ／Ｏ要素を含むシステムからリアルタイムで読み出し、及び／又はシステムの中に書き込むことができ、その結果、システムが分析のために停止又は中断される必要がないことを特徴とする請求項１２に記載の方法。
14. −埋込式システムのメモリ内容又は対応して評価可能の情報が全部又は一部外部メモリの中にリアルタイムでコピーされ、その際に特に事前にデータがバッファされ、及び／又は
    −外部メモリ（６）のメモリ内容又は対応して評価可能の、メモリ（６）のメモリ内容に関する情報が全部又は一部埋込式システムのメモリの中にリアルタイムでコピーされ、その際に特に事前にデータがバッファされることを特徴とする請求項１２又は１３に記載の方法。
15. デバッギングに必要なデータのみがＲＡＭ３へのＣＰＵのアクセス時に外部メモリ（６）へ伝送されることを特徴とする請求項１２〜１４の少なくとも１項に記載の方法。
16. ＣＰＵの書込アクセス及び／又は読取アクセスがバッファメモリ（８，８′，８″）を利用してプロトコル化されることを特徴とする請求項１２〜１５の少なくとも１項に記載の方法。
17. 情報が書込アクセスを介して追加のＣＰＵ指令なしにバッファメモリ（８，８′，８″）に、又は通信モジュール（４）に直接書き込まれ、読取アクセスに関する情報がＣＰＵの能動的支援によりバッファメモリに書き込まれることを特徴とする請求項１２〜１６の少なくとも１項に記載の方法。

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