JPH0679290B2 - コンピュ−タ装置 - Google Patents

コンピュ−タ装置

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JPH0679290B2
JPH0679290B2 JP62137489A JP13748987A JPH0679290B2 JP H0679290 B2 JPH0679290 B2 JP H0679290B2 JP 62137489 A JP62137489 A JP 62137489A JP 13748987 A JP13748987 A JP 13748987A JP H0679290 B2 JPH0679290 B2 JP H0679290B2
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    • G—PHYSICS
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    • G06F12/0615—Address space extension
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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はコンピュータ装置に関し、特に中央処理装置が
アドレス指定可能なメモリのアドレス空間を超えるよう
な大きさのプログラムを実行可能のコンピュータ装置に
関する。
［従来の技術］ 従来より、中央処理装置（以下CPUと略す）が指定でき
るアドレス空間を超えるプログラムを実行するのに、、
バンク切り換え方式が採用されている。この方式はCPU
の所謂プログラムカウンタの上位のアドレスをフリップ
フロップ等の出力で補うことにより、そのアドレス空間
を増大させるという方法である。
例えば、第５図に示す従来の装置で説明すると、CPU1は
ｎビットのアドレスしか出力する能力はないが、CPU1の
外部のフリップフロップ（FF）３の出力をもアドレス信
号としてメモリ２へ入力することにより、フリップフロ
ップ３の出力のビット数で指定される分だけ実質的なア
ドレス空間は広がる。第５図の例では、フリップフロッ
プ３は１ビットを想定しているため、CPU1がフリップフ
ロップ３の内容をセット／リセットできるような構成に
なっていれば、CPU1がアクセスできるメモリのアドレス
空間はフリップフロップ３がない場合の２倍に拡張され
る。
一般に、フリップフロップ３を操作する方法としては、
CPU1の入出力命令による方法と、メモリマップドI/Oと
呼ばれる方法とがある。
前者の方法ではCPU1は入出力命令のアドレスの１つをフ
リップフロップ３に割り当て、後者の方法ではCPU1のメ
モリアドレス空間のうちの２つのアドレス（拡張前の空
間に１つと、拡張された空間に１つの計２つのアドレ
ス）の両方にフリップフロップ３を割り当て、夫々の操
作命令でフリップフロップ３の内容を操作してアドレス
空間を切り換える。この切り換えられるアドレス空間の
ことをバンクという。
［発明が解決しようとする問題点］ 上述した従来のバンク切り換え方式では、バンクを切り
換えるのに少なくとも１命令が必要となる。従って、例
えばサブルーチンコール、リターンやジャンプ命令のよ
うに、あるバンクから異なるバンクへ頻繁に分岐しなけ
ればならないようなプログラムのときにはバンクを切り
換える命令が頻繁に出現し、その分だけプログラムのア
ドレス空間を圧迫し、かつ、プログラムの実行時間の低
下を招くという欠点がある。
本発明はかかる問題点に鑑みてなされたものであって、
バンク間の分岐が頻繁に発生するプログラムを実行させ
る場合でも、プログラム自体を短くすることができると
共に、その実行時間の低下も防止することができるコン
ピュータ装置を提供することを目的とする。
［問題点を解決するための手段］ 本発明に係るコンピュータ装置は、命令コードを格納し
てなる命令メモリと、次に実行すべき命令を上記命令メ
モリから読出して実行するCPUと、前記命令メモリに格
納された各命令コードを実行した後次に実行する命令コ
ードが格納された命令メモリ上のアドレス空間コードを
上記各命令コードの格納アドレスと同一アドレスに記憶
してなる空間コードメモリと、この空間コードメモリか
ら読出された空間コードを１命令実行時間遅延させる遅
延手段とを具備し、前記命令メモリと空間コードメモリ
のアドレス指定を前記CPUより出力されるアドレスと前
記遅延手段の出力とによって行うようにしたものであ
る。
［作用］ 本発明によれば、空間コードメモリに、次の実行サイク
ルで実行する命令コードの命令メモリにおけるアドレス
空間コードが格納されており、かつ空間コードメモリか
ら読出されたアドレス空間コードを遅延手段で遅延させ
てCPUのアドレスを付加することにより命令メモリの指
定アドレスを生成している。このため、CPUは、拡張さ
れたアドレス空間をアクセスするのに本来の命令以外の
余分な命令（バンク切替のための命令）を一切実行する
必要がなく、このためメモリの利用効率の向上を図るこ
とができ、かつプログラムの実行時間を短縮することが
できる。
［実施例］ 次に、添付の図面を参照して本発明の実施例について詳
細に説明する。第１図は本発明の一実施例を示すブロッ
クダイアグラムである。ｎ＋１ビットの実アドレスバス
16は、CPU10からのアドレス信号14（下位ｎビット）
と、Ｄタイプフリップフロップ（以下FFと略す）13の出
力（上位１ビット）とで構成され、空間コードメモリ11
及び命令メモリ12の夫々のアドレス入力端子に接続され
る。FF13はリセット信号19によりCPU10とともにリセッ
トされ、出力20に“0"を出力する。また、FF13はCPU10
から出力される命令実行タイミグクロックにより、空間
コードメモリ11の出力17の内容を記憶し、ほぼ１実行サ
イクル後にその内容を実アドレスバス16に出力する。
命令メモリ12は実アドレスバス16の内容で指定されるア
ドレスに格納されている命令を、命令バス18を介して、
CPU10へ出力する。CPU10はその命令を実行する。空間コ
ードメモリ11には、次の実行サイクルで実行する命令コ
ードの命令メモリ12におけるアドレス空間コードが予め
格納されている。
第２図は、第１図の実施例における信号線17,15,20,14,
18の夫々タイミングチャート図である。命令サイクルＡ
の期間に空間コードメモリ11の出力信号線17には＜ａ＞
というデータが、またCPU10のアドレス信号線14には
（ａ）というデータが出力される。データ＜ａ＞は命令
実行タイミングクロック15によってほぼ１命令サイクル
だけ遅らされて、FF13の出力信号線20に現れる。つま
り、サイクルＡの期間に出力信号線20に出力されるデー
タは、サイクルＡ−１の期間に空間コードメモリ11の出
力信号線17に出力されたデータである。
こうして、サイクルＡの期間のアドレスバス16には、そ
の最上位ビットにサイクルＡ−１の期間の空間コードメ
モリ11の出力が、また、下位のｎビットにはＡの期間の
アドレス信号線14の内容が出力され、夫々空間コードメ
モリ11及び命令メモリ12をアドレスする。この結果、サ
イクルＡの期間の先頭から命令メモリ12のアクセス時間
だけ遅れて命令メモリ12から命令コード［Ａ］が命令バ
ス18に出力される。この［Ａ］の命令が実行されるサイ
クルはサイクルＡ＋１である。
ところで、いまアドレスバス16の最上位ビットが“1"の
ときに拡張されたメモリ空間が、また、“0"の時に拡張
前のメモリ空間がアクセスされるとする。第２図からも
明らかなように、１つ前の実行サイクルにアクセスされ
る空間コードメモリ11の内容によって、次に実行すべき
命令のアドレス空間が指定される。例えば、第２図にお
いて、＜ａ−１＞の内容が“0"の場合、サイクルＡ＋２
で実行される［Ａ］という命令は拡張前の空間の（ａ）
番地に格納されている命令ということになる。また、も
し＜ａ−１＞の内容が“1"ならば、［Ａ］という命令は
拡張された空間の（ａ）番地の命令である。
以上説明したように、この実施例では予め空間コードメ
モリ11にアドレス空間を指定するだけでアドレス空間を
切り換えるために特別な命令を一切使用する必要がな
い。なお、空間コードメモリ11に格納するアドレス空間
コードは、例えば、アッセンブラのような言語処理プロ
グラムで自動的に発生するようにすれば、プログラム作
成時の負担はない。
第３図は本発明をプログラムデバッグ装置に適用した場
合の実施例を示すブロックダイアグラムである。第３図
において第１図と同一の動作をするものについては同一
符号を付して説明を省略する。
CPU10の実行の中断を要求するブレーク要求信号（以下B
RKRQと略す）34が活性化されると、マルチプレクサ33は
命令バス18に命令メモリ12の出力ではなくブレーク命令
コード発生器32の出力を入力させる。
ブレーク命令コードが入力されるとCPU10はブレーク状
態となり、アドレス信号線14を高インピーダンスにし、
アドレス発生源である内部のプログラムカウンタ（図示
せず）の更新を停止させる。この状態でアドレスラッチ
34にはブレーク状態に入る直前のアドレス情報がラッチ
される。コントローラ30はアドレスラッチ37の内容を読
み込み、命令メモリ12のその対応するアドレスの内容を
コントロール内のアドレス退避メモリ（図示せず）に退
避し、そのアドレスに対応する命令メモリ12の内容及び
空間コードメモリ11の内容を命令退避メモリ（図示せ
ず）に退避させる。
次に、コントローラ30はCPU10に実行させたい一連の命
令が格納されている命令メモリ12のアドレスの先頭に分
岐する命令を命令メモリ12のアドレス退避メモリの内容
で示されるアドレスに書き込む。ここでCPU10に実行さ
せたい一連の命令はブレーク命令で終端されているとす
る。
ところで、この一連の命令が、仮に、拡張されたアドレ
ス空間にあるならば、コントローラ30は空間コードメモ
リ11のアドレス退避メモリの内容で示されるアドレス
“1"を、また、拡張前のアドレス空間にある場合は“0"
を書き込む。
その後、コントローラ30がBRKRQ信号34を不活性にする
と、CPU10は命令の実行を開始するが開始後まず最初に
実行するのは一連の命令の先頭番地への分岐である。一
連の命令の実行はブレーク命令で終端されているので、
CPU10は再度ブレーク状態となる。CPU10がブレーク状態
になったかどうかはブレーク検出回路38によって検出さ
れ、コントローラ30に伝えられる。コントローラ30はCP
U10にブレークによって中断させた本来実行していたプ
ログラムの実行を再開させる場合は、BRKRQ信号34を活
性化し、アドレス退避メモリの内容で指定される命令メ
モリ12及び空間コードメモリ11に命令退避メモリの内容
を書き込み、次にコントローラ30が実行させた一連の命
令を終端しているブレーク命令をアドレス退避メモリの
内容で示されるアドレスへ分岐する命令に置き替え、BR
KRQ信号34を不活性にする。こうすることにより、CPU10
は本来実行していた命令の続きから実行を再開すること
が可能となる。
なお、上記実施例で拡張前のアドレス空間にCPU10が本
来実行する命令（プログラム）を格納し、CPU10がブレ
ーク状態になったときにコントローラ30がCPU10に実行
させる命令（プログラム）を拡張されたメモリ空間に格
納すると、CPU10の本来のアドレス空間（アドレス信号1
4のビット数で決定される）を余すところなく使用して
いるプログラムでもデバックすることが可能となる。
また、第４図に示すように、プログラムのデバック（開
発）中に本来のプログラムが本来のアドレス空間を一時
的に超えた場合でも、超えた部分を拡張されたアドレス
空間に格納する事により本来のアドレス空間にすべて格
納されているときと同じ速度で本来のアドレス空間を超
えたプログラムを実行させることが可能となる。
なお、第１図及び第３図の実施例で空間コードメモリ11
は１ビット構成としたが、これは何も１ビットに限る必
要はなく、必要であれば任意のビット数で構成すること
ができる。また、第４図に説明においてコントローラ30
が空間コードメモリ11及び命令メモリ12の内容を読み書
きする詳しい説明は省略したが、これは公知の方法で行
って何らさしつかえない。また、コントローラ30には通
常のマイクロプロセッサを使用することができることは
いうまでもない。
［発明の効果］ 以上説明したように、本発明によれば、拡張メモリ空間
の切替のためのプログラムを必要としないため、CPUが
本来制御可能なアドレス空間を超えるようなプログラム
を高速に実行させることが可能であり、しかも、バンク
切り換え方式に見られたようにバンクを切り換えるため
に本来のメモリアドレス空間又は入出力命令のアドレス
空間を消費しないため、本来のアドレス空間を余すこと
なく使用するようなプログラムをも実行することができ
るという効果がある。
【図面の簡単な説明】
第１図は本発明の第１の実施例を示すブロック図、第２
図はその動作を説明するタイミングチャート図、第３図
は本発明をプログラムデバッグ装置に適用した場合の実
施例を示すブロック図、第４図は第３図のプログラムデ
バッグ装置によりプログラムをデバッグする際のメモリ
のアドレス空間の分割に関する説明図、第５図は従来の
バンク切り換え方式の原理を説明するためのブロック図
である。 10;CPU、11;空間コードメモリ、12;命令メモリ、13;Dタ
イプフリップフロップ、14;アドレス信号、15;命令実行
タイミングクロック、16;実アドレスバス、17;空間コー
ドメモリデータバス、18;命令バス、19;リセット信号、
20;フリップフロップ、30;コントローラ、31,40;双方向
３ステートバッファ、32;ブレーク命令コード発生器、3
3;マルチプレクサ、34;ブレーク要求信号、35;命令メモ
リ書き込み／読み出しバス、36;命令メモリデータバ
ス、37;アドレスラッチ、38;ブレーク命令検出回路、3
9;ブレーク命令検出信号、41;空間コードメモリ書き込
み／読み出しバス、42;空間コードメモリ書き込み信
号、43;命令メモリ書き込み信号

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】命令コードを格納してなる命令メモリと、
    この命令メモリから命令コードを読出してその命令コー
    ドが示す命令を実行する中央処理装置と、前記命令メモ
    リに格納された各命令コードを実行した後次に実行する
    命令コードが格納された前記命令メモリのアドレス空間
    コードを前記各命令コードが格納されている前記命令メ
    モリのアドレスと同一のアドレスに記憶してなる空間コ
    ードメモリと、この空間コードメモリから読出されたア
    ドレス空間コードを前記中央処理装置の１命令実行時間
    だけ遅延させる遅延手段とを具備し、前記命令メモリと
    前記空間コードメモリのアドレス指定を前記遅延手段か
    らの出力と前記中央処理装置からのアドレスとによって
    行うようにしたことを特徴とするコンピュータ装置。
JP62137489A 1987-05-31 1987-05-31 コンピュ−タ装置 Expired - Lifetime JPH0679290B2 (ja)

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US07/200,207 US4987537A (en) 1987-05-31 1988-05-31 Computer capable of accessing a memory by supplying an address having a length shorter than that of a required address for the memory

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JPS63301339A JPS63301339A (ja) 1988-12-08
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