JPH06324956A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH06324956A JPH06324956A JP5112521A JP11252193A JPH06324956A JP H06324956 A JPH06324956 A JP H06324956A JP 5112521 A JP5112521 A JP 5112521A JP 11252193 A JP11252193 A JP 11252193A JP H06324956 A JPH06324956 A JP H06324956A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- flag
- data
- write
- reset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- Retry When Errors Occur (AREA)
Abstract
(57)【要約】
【目的】システムリセットやスタンバイ要求等によって
命令実行が中断されたとき、メモリに対する書き込みデ
ータの良否を判定して、無駄な初期化処理を行わないよ
うにすることにより、プログラムの再開時間の短縮化を
図る。 【構成】データのリード／ライトが可能な記憶手段と、
前記記憶手段に対するリード／ライト処理を含むプログ
ラムを実行する命令実行手段と、前記命令実行手段でラ
イト処理が実行されているときにセットされるフラグ手
段と、を備え、前記命令実行手段による命令実行の中断
時に、前記フラグ手段の内容を点検して、前記ライト処
理の中断の有無を判定するように構成したことを特徴と
する。
命令実行が中断されたとき、メモリに対する書き込みデ
ータの良否を判定して、無駄な初期化処理を行わないよ
うにすることにより、プログラムの再開時間の短縮化を
図る。 【構成】データのリード／ライトが可能な記憶手段と、
前記記憶手段に対するリード／ライト処理を含むプログ
ラムを実行する命令実行手段と、前記命令実行手段でラ
イト処理が実行されているときにセットされるフラグ手
段と、を備え、前記命令実行手段による命令実行の中断
時に、前記フラグ手段の内容を点検して、前記ライト処
理の中断の有無を判定するように構成したことを特徴と
する。
Description
【０００１】
【産業上の利用分野】本発明は、データ処理装置に関
し、特に、電源変動時のリセット、暴走時のリセット、
リセットスイッチによるリセットといった各種のシステ
ムリセット又はスタンバイ（外部信号による一時的な処
理中断）要求等によって命令実行が中断するデータ処理
装置に関する。
し、特に、電源変動時のリセット、暴走時のリセット、
リセットスイッチによるリセットといった各種のシステ
ムリセット又はスタンバイ（外部信号による一時的な処
理中断）要求等によって命令実行が中断するデータ処理
装置に関する。
【０００２】
【従来の技術】図６は従来のデータ処理の概念フローチ
ャートである。処理をスタートすると、レジスタやメモ
リの初期化処理を行った後に所望のプログラムを実行す
るが、プログラム実行中にシステムリセットやスタンバ
イ要求等があると、メモリのデータ信頼性確保のため
に、命令実行を中断して所定の初期化処理を行うように
なっている。
ャートである。処理をスタートすると、レジスタやメモ
リの初期化処理を行った後に所望のプログラムを実行す
るが、プログラム実行中にシステムリセットやスタンバ
イ要求等があると、メモリのデータ信頼性確保のため
に、命令実行を中断して所定の初期化処理を行うように
なっている。
【０００３】この理由は、メモリに対してデータの書き
込動作を行っている途中にシステムリセットやスタンバ
イ要求があると、その書き込み動作が正常に終了しない
ことがあり（従って、書き込みデータが破壊されている
ことがあり）、そのままプログラムを再開しても信頼性
のある処理結果が得られないからである。
込動作を行っている途中にシステムリセットやスタンバ
イ要求があると、その書き込み動作が正常に終了しない
ことがあり（従って、書き込みデータが破壊されている
ことがあり）、そのままプログラムを再開しても信頼性
のある処理結果が得られないからである。
【０００４】
【発明が解決しようとする課題】しかしながら、かかる
従来のデータ処理装置にあっては、マイクロコントロー
ラ内の動作と非同期にシステムリセットやスタンバイ要
求が発生すると、例外なく初期化処理を実行するように
なっていたため、例えば、書き込み動作が正常に終了し
た（従って、書き込みデータが破壊されていない）にも
かかわらず、初期化処理が無駄に行われ、プログラムの
再開に時間がかかるといった問題点があった。 ［目的］そこで、本発明は、システムリセットやスタン
バイ要求等によって命令実行が中断されたとき、メモリ
に対する書き込みデータの良否を判定して、無駄な初期
化処理を行わないようにすることにより、プログラムの
再開時間の短縮化を図ることを目的とする。
従来のデータ処理装置にあっては、マイクロコントロー
ラ内の動作と非同期にシステムリセットやスタンバイ要
求が発生すると、例外なく初期化処理を実行するように
なっていたため、例えば、書き込み動作が正常に終了し
た（従って、書き込みデータが破壊されていない）にも
かかわらず、初期化処理が無駄に行われ、プログラムの
再開に時間がかかるといった問題点があった。 ［目的］そこで、本発明は、システムリセットやスタン
バイ要求等によって命令実行が中断されたとき、メモリ
に対する書き込みデータの良否を判定して、無駄な初期
化処理を行わないようにすることにより、プログラムの
再開時間の短縮化を図ることを目的とする。
【０００５】
【課題を解決するための手段】本発明は、上記目的を達
成するために、データのリード／ライトが可能な記憶手
段と、前記記憶手段に対するリード／ライト処理を含む
プログラムを実行する命令実行手段と、前記命令実行手
段でライト処理が実行されているときにセットされるフ
ラグ手段と、を備え、前記命令実行手段による命令実行
の中断時に、前記フラグ手段の内容を点検して、前記ラ
イト処理の中断の有無を判定するように構成したことを
特徴とする。
成するために、データのリード／ライトが可能な記憶手
段と、前記記憶手段に対するリード／ライト処理を含む
プログラムを実行する命令実行手段と、前記命令実行手
段でライト処理が実行されているときにセットされるフ
ラグ手段と、を備え、前記命令実行手段による命令実行
の中断時に、前記フラグ手段の内容を点検して、前記ラ
イト処理の中断の有無を判定するように構成したことを
特徴とする。
【０００６】
【作用】本発明では、命令実行手段でライト処理が実行
されているときにセットされるフラグ手段を備えたの
で、システムリセットやスタンバイ要求が発生したとき
は、このフラグ手段の内容を点検するだけでメモリに対
する書き込みデータの良否（データ破壊の有無）を判定
でき、データ破壊の場合だけに限定して初期化処理を実
行できる。従って、無駄な初期化処理の実行を回避で
き、プログラム再開時間の短縮化を図ることができる。
されているときにセットされるフラグ手段を備えたの
で、システムリセットやスタンバイ要求が発生したとき
は、このフラグ手段の内容を点検するだけでメモリに対
する書き込みデータの良否（データ破壊の有無）を判定
でき、データ破壊の場合だけに限定して初期化処理を実
行できる。従って、無駄な初期化処理の実行を回避で
き、プログラム再開時間の短縮化を図ることができる。
【０００７】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１〜図５は本発明に係るデータ処理装置の一実
施例を示す図である。まず、図１の概念フローチャート
に従って本実施例の処理の流れを説明する。フローチャ
ートは、スタート直後に実行されるレジスタ及びメモリ
の初期化処理（以下、単に「初期化処理」と言う）と、
この初期化処理の後に実行される任意のプログラム（初
期化処理を除く各種アプリケーションプログラムの本
体：以下、単に「プログラム」と言う）とからなってい
る。
する。図１〜図５は本発明に係るデータ処理装置の一実
施例を示す図である。まず、図１の概念フローチャート
に従って本実施例の処理の流れを説明する。フローチャ
ートは、スタート直後に実行されるレジスタ及びメモリ
の初期化処理（以下、単に「初期化処理」と言う）と、
この初期化処理の後に実行される任意のプログラム（初
期化処理を除く各種アプリケーションプログラムの本
体：以下、単に「プログラム」と言う）とからなってい
る。
【０００８】プログラムは、その機能を実現するための
様々なルーチン（例えばＩ／Ｏ等の周辺回路やメモリの
アクセス）を含むが、本実施例では、メモリに対するア
クセス処理のうちライト処理（すなわちメモリに対する
データの書き込み処理）が行われている期間、セット状
態に置かれるフラグ手段（ＦＬＧ）を備えることを「第
１のポイント」とする。以下、便宜的にセット状態を
“１”、リセット状態を“０”とする。また、プログラ
ムの実行中にシステムリセットやスタンバイ（以下、単
に「システムリセット」と言う）がかけられた場合に
は、その後の復旧時に、フラグ手段（ＦＬＧ）の内容を
点検し、ＦＬＧ＝“１”（すなわちシステムリセットに
よるライト処理の中断）であれば、メモリへの書き込み
データが破壊されているものとして初期化処理を実行す
る一方、ＦＬＧ＝“０”であれば、メモリへの書き込み
データの破壊は発生していないものとしてプログラムを
再実行する（言い替えれば初期化処理をパスする）こと
を「第２のポイント」とするものである。
様々なルーチン（例えばＩ／Ｏ等の周辺回路やメモリの
アクセス）を含むが、本実施例では、メモリに対するア
クセス処理のうちライト処理（すなわちメモリに対する
データの書き込み処理）が行われている期間、セット状
態に置かれるフラグ手段（ＦＬＧ）を備えることを「第
１のポイント」とする。以下、便宜的にセット状態を
“１”、リセット状態を“０”とする。また、プログラ
ムの実行中にシステムリセットやスタンバイ（以下、単
に「システムリセット」と言う）がかけられた場合に
は、その後の復旧時に、フラグ手段（ＦＬＧ）の内容を
点検し、ＦＬＧ＝“１”（すなわちシステムリセットに
よるライト処理の中断）であれば、メモリへの書き込み
データが破壊されているものとして初期化処理を実行す
る一方、ＦＬＧ＝“０”であれば、メモリへの書き込み
データの破壊は発生していないものとしてプログラムを
再実行する（言い替えれば初期化処理をパスする）こと
を「第２のポイント」とするものである。
【０００９】従って、本実施例では、システムリセット
発生時にフラグ手段（ＦＬＧ）の内容を点検するだけ
で、メモリへの書き込みデータの破壊の有無を知ること
ができ、データ破壊有りの場合だけに限定して初期化処
理を実行することができるから、無用な初期化処理の実
行を回避してプログラム再開時間の短縮化を図ることが
できるのである。
発生時にフラグ手段（ＦＬＧ）の内容を点検するだけ
で、メモリへの書き込みデータの破壊の有無を知ること
ができ、データ破壊有りの場合だけに限定して初期化処
理を実行することができるから、無用な初期化処理の実
行を回避してプログラム再開時間の短縮化を図ることが
できるのである。
【００１０】図２は本実施例を適用した１チップマイク
ロコントローラのハードウエア構成図である。１は命令
実行手段としてのＣＰＵ（central processing uni
t）、２は記憶手段としてのメモリ例えばＲＡＭ（rando
m access memory）、３はＩ／Ｏ等の周辺回路群、４は
フラグ手段、５はデータバス、６はアドレスバスであ
り、これらは１チップ内に収められている。ＲＡＭ２、
周辺回路３及びフラグ手段４にはそれぞれ固有のアドレ
スが割り当てられており、アドレスバス６を介して伝達
されるＣＰＵ１からのアドレス信号に一致するアドレス
を有するＲＡＭ２、周辺回路３又はフラグ手段４が、デ
ータバス５を介してＣＰＵ１からアクセスされるように
なっている。例えば、アドレスバス６上のアドレス信号
がＲＡＭ２の割当アドレスに一致すると、ＣＰＵ１によ
ってＲＡＭ２のリード（リード信号がアクティブのと
き）又はライト（ライト信号がアクティブのとき）が可
能となり、あるいは、アドレス信号がフラグ手段４の割
当アドレスに一致すると、ＣＰＵ１によってフラグ手段
４のリード（リード信号がアクティブのとき）が可能と
なる。
ロコントローラのハードウエア構成図である。１は命令
実行手段としてのＣＰＵ（central processing uni
t）、２は記憶手段としてのメモリ例えばＲＡＭ（rando
m access memory）、３はＩ／Ｏ等の周辺回路群、４は
フラグ手段、５はデータバス、６はアドレスバスであ
り、これらは１チップ内に収められている。ＲＡＭ２、
周辺回路３及びフラグ手段４にはそれぞれ固有のアドレ
スが割り当てられており、アドレスバス６を介して伝達
されるＣＰＵ１からのアドレス信号に一致するアドレス
を有するＲＡＭ２、周辺回路３又はフラグ手段４が、デ
ータバス５を介してＣＰＵ１からアクセスされるように
なっている。例えば、アドレスバス６上のアドレス信号
がＲＡＭ２の割当アドレスに一致すると、ＣＰＵ１によ
ってＲＡＭ２のリード（リード信号がアクティブのと
き）又はライト（ライト信号がアクティブのとき）が可
能となり、あるいは、アドレス信号がフラグ手段４の割
当アドレスに一致すると、ＣＰＵ１によってフラグ手段
４のリード（リード信号がアクティブのとき）が可能と
なる。
【００１１】ここで、ＣＰＵ１は、ＲＡＭ２に対してラ
イト動作を開始する時にライトサイクル開始パルス（以
下、単に「開始パルス」と言う）を出力し、ライト動作
を終了する時にライトサイクル終了パルス（以下、単に
「終了パルス」と言う）を出力する。開始パルスに応答
してフラグ手段４がセット（ＦＬＧ＝“１”）され、終
了パルスに応答してフラグ手段４がリセット（ＦＬＧ＝
“０”）される。
イト動作を開始する時にライトサイクル開始パルス（以
下、単に「開始パルス」と言う）を出力し、ライト動作
を終了する時にライトサイクル終了パルス（以下、単に
「終了パルス」と言う）を出力する。開始パルスに応答
してフラグ手段４がセット（ＦＬＧ＝“１”）され、終
了パルスに応答してフラグ手段４がリセット（ＦＬＧ＝
“０”）される。
【００１２】従って、図２のハードウェア構成によれ
ば、ＲＡＭ２にデータが書き込まれている間は、フラグ
手段４が常にセット状態（ＦＬＧ＝“１”）となり、そ
れ以外では常にリセット状態（ＦＬＧ＝“０”）となる
から、例えば、ＣＰＵ１に対してシステムリセットがか
けられた場合には、その後の復旧時に、ＣＰＵ１からフ
ラグ手段４をアクセスしてその内容を点検し、ＦＬＧ＝
“１”であれば、メモリへの書き込みデータが破壊され
ているものとして初期化処理を実行する一方、ＦＬＧ＝
“０”であれば、メモリへの書き込みデータの破壊は発
生していないものとしてプログラムを再実行することが
できる。
ば、ＲＡＭ２にデータが書き込まれている間は、フラグ
手段４が常にセット状態（ＦＬＧ＝“１”）となり、そ
れ以外では常にリセット状態（ＦＬＧ＝“０”）となる
から、例えば、ＣＰＵ１に対してシステムリセットがか
けられた場合には、その後の復旧時に、ＣＰＵ１からフ
ラグ手段４をアクセスしてその内容を点検し、ＦＬＧ＝
“１”であれば、メモリへの書き込みデータが破壊され
ているものとして初期化処理を実行する一方、ＦＬＧ＝
“０”であれば、メモリへの書き込みデータの破壊は発
生していないものとしてプログラムを再実行することが
できる。
【００１３】図３は具体的なハードウェア構成図であ
る。この図において、１０はＣＰＵ、１１は上位側アド
レス信号（Ａ08〜Ａ15）用のアドレスバス、１２は下位
側アドレス信号（Ａ00〜Ａ07）用のアドレスバス、１３
は下位側アドレス信号（Ａ00〜Ａ07）とデータ信号（Ｄ
00〜Ｄ07）との兼用バス、１４はデータバス、１５ａは
ラッチ、１５ｂはトライステート・トランシーバ、１６
はアドレスデコーダである。ラッチ１５ａは、ＣＰＵ１
０からのＡＬＥ（アドレス・ラッチ・イネーブル）信号
がＨレベルのときに兼用バス１３上の下位側アドレス信
号（Ａ00〜Ａ07）を取り込んで下位側アドレスバス１２
に出力するもの、１５ｂは兼用バス１３とデータバス１
４との競合を制御するもので、少なくとも、ＣＰＵから
のＢＵＦＣ（バッファ・コントロール）信号がＬレベル
のときに、データバス１４上のデータを兼用バス１３へ
と転送することができるもの、アドレスデコーダ１６は
フラグ手段（後述のフリップフロップ２２）の割り当て
アドレスとアドレスバス１１、１２上のアドレス信号と
が一致したときにＨレベルとなるアドレス一致信号ＡＣ
ＭＰを出力するものである。
る。この図において、１０はＣＰＵ、１１は上位側アド
レス信号（Ａ08〜Ａ15）用のアドレスバス、１２は下位
側アドレス信号（Ａ00〜Ａ07）用のアドレスバス、１３
は下位側アドレス信号（Ａ00〜Ａ07）とデータ信号（Ｄ
00〜Ｄ07）との兼用バス、１４はデータバス、１５ａは
ラッチ、１５ｂはトライステート・トランシーバ、１６
はアドレスデコーダである。ラッチ１５ａは、ＣＰＵ１
０からのＡＬＥ（アドレス・ラッチ・イネーブル）信号
がＨレベルのときに兼用バス１３上の下位側アドレス信
号（Ａ00〜Ａ07）を取り込んで下位側アドレスバス１２
に出力するもの、１５ｂは兼用バス１３とデータバス１
４との競合を制御するもので、少なくとも、ＣＰＵから
のＢＵＦＣ（バッファ・コントロール）信号がＬレベル
のときに、データバス１４上のデータを兼用バス１３へ
と転送することができるもの、アドレスデコーダ１６は
フラグ手段（後述のフリップフロップ２２）の割り当て
アドレスとアドレスバス１１、１２上のアドレス信号と
が一致したときにＨレベルとなるアドレス一致信号ＡＣ
ＭＰを出力するものである。
【００１４】また、１７はライト信号生成回路、１８は
エッジ検出回路、１９はリセット信号生成回路、２０は
リセットイネーブル信号生成回路、２１はフラグ手段と
してのフリップフロップ（以下「フラグ手段」と呼
称）、２２はフラグ情報出力回路である。ライト信号生
成回路１７は、ＣＰＵ１０からのＣＬＫ（クロック）信
号を反転した信号ＣＬＫＸを出力するインバータゲート
１７ａと、ＣＰＵ１０からのＷＲ信号がＨレベルのとき
にはＨレベル固定の信号を出力する一方、ＷＲ信号がＬ
レベルのとき（ライトサイクル）には出力にＣＬＫＸの
反転信号（すなわちＣＬＫ信号）を出力するノアゲート
１７ｂと、ノアゲート１７ｂの出力を反転するインバー
タゲート１７ｃとを備え、結局、ライト信号生成回路１
７は、ＷＲ信号がＨレベルの間はＨレベル固定、ＷＲ信
号がＬレベルの間はＣＬＫ信号と逆相となる信号Ｓ17を
出力する。
エッジ検出回路、１９はリセット信号生成回路、２０は
リセットイネーブル信号生成回路、２１はフラグ手段と
してのフリップフロップ（以下「フラグ手段」と呼
称）、２２はフラグ情報出力回路である。ライト信号生
成回路１７は、ＣＰＵ１０からのＣＬＫ（クロック）信
号を反転した信号ＣＬＫＸを出力するインバータゲート
１７ａと、ＣＰＵ１０からのＷＲ信号がＨレベルのとき
にはＨレベル固定の信号を出力する一方、ＷＲ信号がＬ
レベルのとき（ライトサイクル）には出力にＣＬＫＸの
反転信号（すなわちＣＬＫ信号）を出力するノアゲート
１７ｂと、ノアゲート１７ｂの出力を反転するインバー
タゲート１７ｃとを備え、結局、ライト信号生成回路１
７は、ＷＲ信号がＨレベルの間はＨレベル固定、ＷＲ信
号がＬレベルの間はＣＬＫ信号と逆相となる信号Ｓ17を
出力する。
【００１５】エッジ検出回路１８は、インバータゲート
１８ａ〜１８ｃとＲＣ回路１８ｄからなる遅延回路でＷ
Ｒ信号を微小に遅らせるとともに、ノアゲート１８ｅで
この遅延ＷＲ信号と非遅延ＷＲ信号との論理和をとり、
ＷＲ信号の立ち下がりエッジのタイミングでＨレベルに
立ち上がる微小パルス幅の信号Ｓ18を出力する。リセッ
ト信号生成回路１９は、リセットイネーブル信号Ｓ20が
ＨレベルのときにＡＬＥ信号と逆相の信号を出力するナ
ンドゲート１９ａと、その逆相信号を反転して出力する
インバータゲート１９ｂとを備え、結局、リセット信号
生成回路１９は、リセットイネーブル信号Ｓ20がＨレベ
ルのときにＡＬＥ信号と同相の信号Ｓ19をフラグ手段２
１のリセット端子（Ｒ）に出力する。
１８ａ〜１８ｃとＲＣ回路１８ｄからなる遅延回路でＷ
Ｒ信号を微小に遅らせるとともに、ノアゲート１８ｅで
この遅延ＷＲ信号と非遅延ＷＲ信号との論理和をとり、
ＷＲ信号の立ち下がりエッジのタイミングでＨレベルに
立ち上がる微小パルス幅の信号Ｓ18を出力する。リセッ
ト信号生成回路１９は、リセットイネーブル信号Ｓ20が
ＨレベルのときにＡＬＥ信号と逆相の信号を出力するナ
ンドゲート１９ａと、その逆相信号を反転して出力する
インバータゲート１９ｂとを備え、結局、リセット信号
生成回路１９は、リセットイネーブル信号Ｓ20がＨレベ
ルのときにＡＬＥ信号と同相の信号Ｓ19をフラグ手段２
１のリセット端子（Ｒ）に出力する。
【００１６】リセットイネーブル信号生成回路２０は、
２個のノアゲート２０ａ、２０ｂをたすき掛けに接続し
て構成したセット・リセット・フリップフロップのリセ
ット入力側に負論理のシステムリセット信号ＲＳＴ（又
はスタンバイ信号）を与え、そのセット入力側にノアゲ
ート２０ｃの出力、すなわちアドレス一致信号ＡＣＭＰ
の逆相信号ＡＣＭＰＸと信号Ｓ17との論理和信号を与え
る。初期状態とシステムリセット（又はスタンバイ）が
かけられたときにはその出力信号Ｓ20（リセットイネー
ブル信号）がＬレベル（フラグ手段２１のリセット禁
止）となり、一方、アドレス一致で且つＣＬＫ信号が立
ち上がったときにはその出力信号Ｓ20がＨレベル（フラ
グ手段２１のリセット許容）となる。
２個のノアゲート２０ａ、２０ｂをたすき掛けに接続し
て構成したセット・リセット・フリップフロップのリセ
ット入力側に負論理のシステムリセット信号ＲＳＴ（又
はスタンバイ信号）を与え、そのセット入力側にノアゲ
ート２０ｃの出力、すなわちアドレス一致信号ＡＣＭＰ
の逆相信号ＡＣＭＰＸと信号Ｓ17との論理和信号を与え
る。初期状態とシステムリセット（又はスタンバイ）が
かけられたときにはその出力信号Ｓ20（リセットイネー
ブル信号）がＬレベル（フラグ手段２１のリセット禁
止）となり、一方、アドレス一致で且つＣＬＫ信号が立
ち上がったときにはその出力信号Ｓ20がＨレベル（フラ
グ手段２１のリセット許容）となる。
【００１７】フラグ手段２１は、リセット端子（Ｒ）に
入力する信号Ｓ19の立上りエッジでリセット状態（出力
Ｑ＝Ｈレベル）となり、セット端子（Ｓ）に入力する信
号Ｓ 18の立上りエッジでセット状態（出力Ｑ＝Ｌレベ
ル）となるものである。フラグ情報出力回路２２は、ア
ドレス一致信号ＡＣＭＰの反転信号ＡＣＭＰＸを出力す
るインバータゲート２２ａと、ＲＤ信号（リード信号）
がアクティブ（Ｌレベル）のときに信号ＡＣＭＰＸの反
転信号（すなわちアドレス一致信号ＡＣＭＰ）を出力す
るノアゲート２２ｂと、アドレス一致信号ＡＣＭＰがＨ
レベルのとき（すなわちアドレス一致のとき）にフラグ
手段２１の出力Ｑをフラグ（ＦＬＧ）情報としてデータ
バス１４の任意ビットに送出するバッファ２２ｃとを備
える。
入力する信号Ｓ19の立上りエッジでリセット状態（出力
Ｑ＝Ｈレベル）となり、セット端子（Ｓ）に入力する信
号Ｓ 18の立上りエッジでセット状態（出力Ｑ＝Ｌレベ
ル）となるものである。フラグ情報出力回路２２は、ア
ドレス一致信号ＡＣＭＰの反転信号ＡＣＭＰＸを出力す
るインバータゲート２２ａと、ＲＤ信号（リード信号）
がアクティブ（Ｌレベル）のときに信号ＡＣＭＰＸの反
転信号（すなわちアドレス一致信号ＡＣＭＰ）を出力す
るノアゲート２２ｂと、アドレス一致信号ＡＣＭＰがＨ
レベルのとき（すなわちアドレス一致のとき）にフラグ
手段２１の出力Ｑをフラグ（ＦＬＧ）情報としてデータ
バス１４の任意ビットに送出するバッファ２２ｃとを備
える。
【００１８】なお、２３は内部ＲＡＭ、２４はタイマ、
２５は外部回路とのインターフェイスを入出力する入出
力ポート、２６は外部ＲＡＭとのアクセス用のインター
フェイス回路、Ｐ1 〜Ｐ6 は代表的に示すパッドであ
る。次に、作用を説明する。図４は上記構成の動作タイ
ミングチャートである。期間「イ」において、今、リセ
ットイネーブル信号Ｓ20はＨレベルであり、フラグ手段
２１のリセットが許容されている。このため、ＡＬＥ信
号のＨレベル期間と同じ幅のリセット信号Ｓ 19が生成さ
れてフラグ手段２１がリセットされ、Ｑ＝Ｌレベル、す
なわちＦＬＧ＝“０”となる。その後、ＷＲ信号がＬレ
ベルに立ち下がると、アドレス信号Ａ 00〜Ａ07、Ａ08〜
Ａ15によって指定された例えばＲＡＭ（図２のＲＡＭ２
参照）に対するデータＤ00〜Ｄ07の書き込み動作が開始
され、このＷＲ信号の立ち下がりで作られるセット信号
Ｓ18に応答してフラグ手段２１がセットされ、Ｑ＝Ｈレ
ベル、すなわちＦＬＧ＝“１”となる。ＦＬＧ＝“１”
の状態は、次の期間「ロ」でＡＬＥ信号が立ち上がるま
で続き、ＡＬＥ信号の立上りでリセットされた後、同期
間「ロ」のＷＲ信号の立ち下がり時点で再びセットされ
る。
２５は外部回路とのインターフェイスを入出力する入出
力ポート、２６は外部ＲＡＭとのアクセス用のインター
フェイス回路、Ｐ1 〜Ｐ6 は代表的に示すパッドであ
る。次に、作用を説明する。図４は上記構成の動作タイ
ミングチャートである。期間「イ」において、今、リセ
ットイネーブル信号Ｓ20はＨレベルであり、フラグ手段
２１のリセットが許容されている。このため、ＡＬＥ信
号のＨレベル期間と同じ幅のリセット信号Ｓ 19が生成さ
れてフラグ手段２１がリセットされ、Ｑ＝Ｌレベル、す
なわちＦＬＧ＝“０”となる。その後、ＷＲ信号がＬレ
ベルに立ち下がると、アドレス信号Ａ 00〜Ａ07、Ａ08〜
Ａ15によって指定された例えばＲＡＭ（図２のＲＡＭ２
参照）に対するデータＤ00〜Ｄ07の書き込み動作が開始
され、このＷＲ信号の立ち下がりで作られるセット信号
Ｓ18に応答してフラグ手段２１がセットされ、Ｑ＝Ｈレ
ベル、すなわちＦＬＧ＝“１”となる。ＦＬＧ＝“１”
の状態は、次の期間「ロ」でＡＬＥ信号が立ち上がるま
で続き、ＡＬＥ信号の立上りでリセットされた後、同期
間「ロ」のＷＲ信号の立ち下がり時点で再びセットされ
る。
【００１９】ここで、期間「ロ」において、ＷＲ信号の
Ｌレベル期間中（言い替えればメモリに対するデータ書
き込みの途中）の任意時点ｔx で、システムリセット信
号ＲＳＴがＬレベルに変化したと考えると、この時点ｔ
x で、リセットイネーブル信号Ｓ20がＬレベルに変化す
るから、リセットシーケンス期間を含む以降のいくつか
の期間ではリセット信号Ｓ19が発生せず、フラグ手段２
１は、システムリセット発生直前の状態（ＦＬＧ＝
“１”）を保持することとなる。
Ｌレベル期間中（言い替えればメモリに対するデータ書
き込みの途中）の任意時点ｔx で、システムリセット信
号ＲＳＴがＬレベルに変化したと考えると、この時点ｔ
x で、リセットイネーブル信号Ｓ20がＬレベルに変化す
るから、リセットシーケンス期間を含む以降のいくつか
の期間ではリセット信号Ｓ19が発生せず、フラグ手段２
１は、システムリセット発生直前の状態（ＦＬＧ＝
“１”）を保持することとなる。
【００２０】従って、例えばリセットシーケンス後の期
期「ハ」において、フラグ手段２１をアドレス指定し、
さらに、ＲＤ信号をＬレベルにするとともにＢＵＦＣ信
号をＬレベルにすれば、アドレスバス１４を介してフラ
グ手段２１とＣＰＵ１０とを接続することができ、ＣＰ
Ｕ１０によってフラグ手段２１の状態を点検することが
できる。今、フラグ手段２１の状態は“１”であり、こ
れは、ＲＡＭに対するデータ書き込みの途中にシステム
リセットが発生したことを示し、データ破壊の可能性が
大であることを意味しているから、この場合、信頼性の
点で初期化処理まで戻ってシステムを再立上げすべきで
ある。
期「ハ」において、フラグ手段２１をアドレス指定し、
さらに、ＲＤ信号をＬレベルにするとともにＢＵＦＣ信
号をＬレベルにすれば、アドレスバス１４を介してフラ
グ手段２１とＣＰＵ１０とを接続することができ、ＣＰ
Ｕ１０によってフラグ手段２１の状態を点検することが
できる。今、フラグ手段２１の状態は“１”であり、こ
れは、ＲＡＭに対するデータ書き込みの途中にシステム
リセットが発生したことを示し、データ破壊の可能性が
大であることを意味しているから、この場合、信頼性の
点で初期化処理まで戻ってシステムを再立上げすべきで
ある。
【００２１】しかし、フラグ手段２１の状態が“１”で
ない場合は、書き込みサイクル以外でシステムリセット
が発生したことを示し、データ破壊の恐れは全くないか
ら、この場合、初期化処理を実行する必然性はなく、プ
ログラムだけを再立上げすればよい。初期化処理に要す
る時間だけ再開時間の短縮化を図ることができる。な
お、リセットイネーブル信号Ｓ20のＨレベルへの復帰
は、期間「ニ」において、ＷＲ信号がＬレベルのときの
ＣＬＫ信号の立上りタイミングとなる。
ない場合は、書き込みサイクル以外でシステムリセット
が発生したことを示し、データ破壊の恐れは全くないか
ら、この場合、初期化処理を実行する必然性はなく、プ
ログラムだけを再立上げすればよい。初期化処理に要す
る時間だけ再開時間の短縮化を図ることができる。な
お、リセットイネーブル信号Ｓ20のＨレベルへの復帰
は、期間「ニ」において、ＷＲ信号がＬレベルのときの
ＣＬＫ信号の立上りタイミングとなる。
【００２２】図５は他の具体的なハードウェア構成図で
ある。なお、図３と共通する構成要素には同一の符号を
付すとともにその説明を省略する。この構成例では、１
個のフリップフロップ３０ａと１個のラッチ３０ｂでフ
ラグ手段３０を構成し、フリップフロップ３０ａのリセ
ット端子（Ｒ）にＡＬＥ信号を直接与えるとともに、ラ
ッチ３０ｂのクロック端子にインバータゲート３０ｃで
反転したシステムリセット信号ＲＳＴ（又はスタンバイ
信号）を与えている。システムリセット発生時に、フリ
ップフロップ３０ａの状態がラッチ３０ｂに取り込ま
れ、このラッチ３０ｂの内容がＣＰＵ１０に転送され
る。図３の構成例のリセットイネーブル信号生成回路２
０やリセット信号生成回路１９が不要になり、回路構成
を簡素化できる。
ある。なお、図３と共通する構成要素には同一の符号を
付すとともにその説明を省略する。この構成例では、１
個のフリップフロップ３０ａと１個のラッチ３０ｂでフ
ラグ手段３０を構成し、フリップフロップ３０ａのリセ
ット端子（Ｒ）にＡＬＥ信号を直接与えるとともに、ラ
ッチ３０ｂのクロック端子にインバータゲート３０ｃで
反転したシステムリセット信号ＲＳＴ（又はスタンバイ
信号）を与えている。システムリセット発生時に、フリ
ップフロップ３０ａの状態がラッチ３０ｂに取り込ま
れ、このラッチ３０ｂの内容がＣＰＵ１０に転送され
る。図３の構成例のリセットイネーブル信号生成回路２
０やリセット信号生成回路１９が不要になり、回路構成
を簡素化できる。
【００２３】なお、本発明では、周辺回路、ＣＰＵ、フ
ラグ、ＲＡＭ等を必ずしも１チップ内に設けなくてもよ
い。
ラグ、ＲＡＭ等を必ずしも１チップ内に設けなくてもよ
い。
【００２４】
【発明の効果】本発明によれば、システムリセットやス
タンバイ要求等によって命令実行が中断されたとき、メ
モリに対する書き込みデータの良否を判定でき、無駄な
初期化処理を行わないようにしてプログラムの再開時間
の短縮化を図ることができる。
タンバイ要求等によって命令実行が中断されたとき、メ
モリに対する書き込みデータの良否を判定でき、無駄な
初期化処理を行わないようにしてプログラムの再開時間
の短縮化を図ることができる。
【図１】一実施例の概念フローチャートである。
【図２】一実施例のハードウェア構成図である。
【図３】一実施例の具体的なハードウェア図である。
【図４】図３の動作タイミングチャートである。
【図５】一実施例の他の具体的なハードウェア構成図で
ある。
ある。
【図６】従来のデータ処理の概念フローチャートであ
る。
る。
２：ＲＡＭ（記憶手段） １、１０：ＣＰＵ（命令実行手段） ４、２１、３０：フラグ手段
Claims (3)
- 【請求項１】データのリード／ライトが可能な記憶手段
と、 前記記憶手段に対するリード／ライト処理を含むプログ
ラムを実行する命令実行手段と、 前記命令実行手段でライト処理が実行されているときに
セットされるフラグ手段と、を備え、 前記命令実行手段による命令実行の中断時に、前記フラ
グ手段の内容を点検して、前記ライト処理の中断の有無
を判定するように構成したことを特徴とするデータ処理
装置。 - 【請求項２】前記命令実行手段による命令実行の中断の
タイミングで前記フラグ手段の内容を取り込み、且つ、
前記命令実行手段から任意に読み出すことのできるレジ
スタを備え、命令実行の再開後に前記フラグ手段がクリ
アされてもライト処理の中断の有無を判定可能としたこ
とを特徴とする請求項１記載のデータ処理装置。 - 【請求項３】前記命令実行手段からのライト処理により
セットされ、且つ、命令実行を中断する信号によりクリ
アされるフラグクリア許可手段を備え、該フラグクリア
許可手段によって前記フラグ手段のクリアを禁止するこ
とにより、命令実行が再開されても前記フラグクリア許
可手段をクリアするまでの間は、ライト処理の中断の有
無を判定可能としたことを特徴とする請求項１記載のデ
ータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5112521A JPH06324956A (ja) | 1993-05-14 | 1993-05-14 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5112521A JPH06324956A (ja) | 1993-05-14 | 1993-05-14 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06324956A true JPH06324956A (ja) | 1994-11-25 |
Family
ID=14588730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5112521A Pending JPH06324956A (ja) | 1993-05-14 | 1993-05-14 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06324956A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1324198A2 (en) * | 2001-12-26 | 2003-07-02 | Fujitsu Limited | Processor and method of booting same |
| US7134126B2 (en) | 2002-07-16 | 2006-11-07 | Samsung Electronics Co., Ltd. | Apparatus and method for reducing program selection time in multi-changer of optical disk player |
-
1993
- 1993-05-14 JP JP5112521A patent/JPH06324956A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1324198A2 (en) * | 2001-12-26 | 2003-07-02 | Fujitsu Limited | Processor and method of booting same |
| EP1324198A3 (en) * | 2001-12-26 | 2005-06-29 | Fujitsu Limited | Processor and method of booting same |
| US7134126B2 (en) | 2002-07-16 | 2006-11-07 | Samsung Electronics Co., Ltd. | Apparatus and method for reducing program selection time in multi-changer of optical disk player |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010703 |