JPH08147184A - エミュレータ - Google Patents
エミュレータInfo
- Publication number
- JPH08147184A JPH08147184A JP6286378A JP28637894A JPH08147184A JP H08147184 A JPH08147184 A JP H08147184A JP 6286378 A JP6286378 A JP 6286378A JP 28637894 A JP28637894 A JP 28637894A JP H08147184 A JPH08147184 A JP H08147184A
- Authority
- JP
- Japan
- Prior art keywords
- evaluation chip
- memory
- signal
- access
- parallel access
- Prior art date
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- Test And Diagnosis Of Digital Computers (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【目的】 メモリの高速制御に対応したパラレルアクセ
ス機能を実現し、高速なマイクロコンピュータに対応す
る評価チップにおいても、ユーザプログラムの実動作で
のメモリアクセスが可能なエミュレータを提供する。 【構成】 パラレルアクセス時の同期用信号として、／
ＰＲＥＱ信号８と／ＰＡＣＫ信号９を有する評価チップ
と、ホストＣＰＵがアクセス可能なパラレルアクセス制
御部１８などから構成されるエミュレータであって、こ
のパラレルアクセス制御部１８には、システムバスイン
タフェース１９から転送される情報をもとに、／ＰＲＥ
Ｑ信号８と／ＰＡＣＫ信号９により評価チップとの同期
を行い、パラレルアクセス開始タイミングを、メモリ、
エミュレーションメモリインタフェース制御部２０に／
ＳＴＡＲＴ信号２２をアクティブにして通知する制御を
行うパラレルアクセス動作制御部２３が備えられてい
る。
ス機能を実現し、高速なマイクロコンピュータに対応す
る評価チップにおいても、ユーザプログラムの実動作で
のメモリアクセスが可能なエミュレータを提供する。 【構成】 パラレルアクセス時の同期用信号として、／
ＰＲＥＱ信号８と／ＰＡＣＫ信号９を有する評価チップ
と、ホストＣＰＵがアクセス可能なパラレルアクセス制
御部１８などから構成されるエミュレータであって、こ
のパラレルアクセス制御部１８には、システムバスイン
タフェース１９から転送される情報をもとに、／ＰＲＥ
Ｑ信号８と／ＰＡＣＫ信号９により評価チップとの同期
を行い、パラレルアクセス開始タイミングを、メモリ、
エミュレーションメモリインタフェース制御部２０に／
ＳＴＡＲＴ信号２２をアクティブにして通知する制御を
行うパラレルアクセス動作制御部２３が備えられてい
る。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロコンピュータ
応用機器およびソフトウェアの開発支援を行うエミュレ
ータに関し、特にエミュレータに搭載されたマイクロコ
ンピュータ内蔵メモリ、およびユーザメモリを代行する
エミュレーションメモリに対し、エミュレータに搭載さ
れたユーザシステムのマイクロコンピュータの機能を代
行するマイクロコンピュータ評価チップ以外からのアク
セスを行える機能（以降パラレルアクセス機能と呼ぶ）
を有するエミュレータに適用して有効な技術に関する。
応用機器およびソフトウェアの開発支援を行うエミュレ
ータに関し、特にエミュレータに搭載されたマイクロコ
ンピュータ内蔵メモリ、およびユーザメモリを代行する
エミュレーションメモリに対し、エミュレータに搭載さ
れたユーザシステムのマイクロコンピュータの機能を代
行するマイクロコンピュータ評価チップ以外からのアク
セスを行える機能（以降パラレルアクセス機能と呼ぶ）
を有するエミュレータに適用して有効な技術に関する。
【０００２】
【従来の技術】たとえば、マイクロコンピュータ応用機
器およびソフトウェアの開発支援を行うエミュレータに
おいて、パラレルアクセス機能とは、ユーザプログラム
の実行中、ユーザプログラムを中断することなくエミュ
レーションメモリなどに格納されたデータを参照、変更
する場合に用いられる機能である。一般に、エミュレー
タでは、ユーザプログラムの実行状態において、メモリ
の内容の表示、変更が可能である。
器およびソフトウェアの開発支援を行うエミュレータに
おいて、パラレルアクセス機能とは、ユーザプログラム
の実行中、ユーザプログラムを中断することなくエミュ
レーションメモリなどに格納されたデータを参照、変更
する場合に用いられる機能である。一般に、エミュレー
タでは、ユーザプログラムの実行状態において、メモリ
の内容の表示、変更が可能である。
【０００３】ここで、図４に示す機能ブロック図によ
り、パラレルアクセス機能の概要を説明する。
り、パラレルアクセス機能の概要を説明する。
【０００４】すなわち、このパラレルアクセス機能にお
いては、評価チップによるユーザプログラムの実行中、
他のＣＰＵなどからのエミュレーションメモリへのアク
セス要求に対して、パラレル制御ブロックは評価チップ
のエミュレーションメモリなどへのアクセスサイクルを
止めずに応答することが可能である。
いては、評価チップによるユーザプログラムの実行中、
他のＣＰＵなどからのエミュレーションメモリへのアク
セス要求に対して、パラレル制御ブロックは評価チップ
のエミュレーションメモリなどへのアクセスサイクルを
止めずに応答することが可能である。
【０００５】また、評価チップとエミュレーションメモ
リとの代表的な２ステートのアクセスサイクルにおいて
は、図５に示すように従来のほとんどの評価チップはシ
ステムクロックが２クロックで１回のバスサイクルが終
了する。
リとの代表的な２ステートのアクセスサイクルにおいて
は、図５に示すように従来のほとんどの評価チップはシ
ステムクロックが２クロックで１回のバスサイクルが終
了する。
【０００６】従って、図６のパラレルアクセスサイクル
に示すように、評価チップのバスサイクル内に、他のＣ
ＰＵとエミュレーションメモリとの間のデータ転送を行
うバス分割によりパラレルアクセス機能を実現してい
る。
に示すように、評価チップのバスサイクル内に、他のＣ
ＰＵとエミュレーションメモリとの間のデータ転送を行
うバス分割によりパラレルアクセス機能を実現してい
る。
【０００７】
【発明が解決しようとする課題】ところで、前記のよう
なパラレルアクセス方式においては、評価チップのバス
サイクル内に２回のアクセスが行えるメモリのアクセス
スピード、データバスバッファの高速制御が必要となる
が、このバス分割によるパラレルアクセス機能では対応
できなくなってきている。
なパラレルアクセス方式においては、評価チップのバス
サイクル内に２回のアクセスが行えるメモリのアクセス
スピード、データバスバッファの高速制御が必要となる
が、このバス分割によるパラレルアクセス機能では対応
できなくなってきている。
【０００８】すなわち、年々、評価チップの動作クロッ
クが高速化し、またバスサイクルが１クロックで動作す
る評価チップなども多くなってきたことから、バス分割
方式によるパラレルアクセス機能ではメモリのアクセス
スピードなどが追従できなくなっている。
クが高速化し、またバスサイクルが１クロックで動作す
る評価チップなども多くなってきたことから、バス分割
方式によるパラレルアクセス機能ではメモリのアクセス
スピードなどが追従できなくなっている。
【０００９】従って、現状のパラレルアクセス方式にお
いては、一旦ユーザプログラムを停止してメモリのアク
セスを行っており、ユーザプログラムの実動作でのメモ
リのアクセスができないという問題が生じてきている。
いては、一旦ユーザプログラムを停止してメモリのアク
セスを行っており、ユーザプログラムの実動作でのメモ
リのアクセスができないという問題が生じてきている。
【００１０】そこで、本発明の目的は、メモリの高速制
御によるアクセススピードに対応したパラレルアクセス
機能を実現し、高速なマイクロコンピュータに対応する
評価チップにおいても、ユーザプログラムの実動作での
メモリアクセスを行うことができるエミュレータを提供
することにある。
御によるアクセススピードに対応したパラレルアクセス
機能を実現し、高速なマイクロコンピュータに対応する
評価チップにおいても、ユーザプログラムの実動作での
メモリアクセスを行うことができるエミュレータを提供
することにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１３】すなわち、本発明のエミュレータは、プロ
グラム命令の流れによっては外部アクセスのない空サイ
クルが存在する評価チップを搭載したマイクロコンピュ
ータの機能を代行し、マイクロコンピュータ応用システ
ムのデバッグを可能とするものであり、特にパラレルア
クセス制御のために、評価チップに入力信号と出力信号
を設け、さらにこの入力信号がアクティブ期間中に発生
した空サイクル期間は評価チップに有するアドレス、デ
ータバス信号をハイインピーダンス状態にすると同時
に、出力信号をアクティブにするパラレルアクセス動作
制御手段を備えるものである。
グラム命令の流れによっては外部アクセスのない空サイ
クルが存在する評価チップを搭載したマイクロコンピュ
ータの機能を代行し、マイクロコンピュータ応用システ
ムのデバッグを可能とするものであり、特にパラレルア
クセス制御のために、評価チップに入力信号と出力信号
を設け、さらにこの入力信号がアクティブ期間中に発生
した空サイクル期間は評価チップに有するアドレス、デ
ータバス信号をハイインピーダンス状態にすると同時
に、出力信号をアクティブにするパラレルアクセス動作
制御手段を備えるものである。
【００１４】また、評価チップに入力信号を設けること
なく、評価チップは、常に空サイクル期間は評価チップ
に有するアドレス、データバス信号をハイインピーダン
ス状態にすると同時に、出力信号をアクティブにするよ
うにしたものである。
なく、評価チップは、常に空サイクル期間は評価チップ
に有するアドレス、データバス信号をハイインピーダン
ス状態にすると同時に、出力信号をアクティブにするよ
うにしたものである。
【００１５】さらに、エミュレータに搭載されたマイク
ロコンピュータ内蔵メモリ、およびユーザ側のシステム
メモリを代行するエミュレーションメモリへの評価チッ
プ以外からのアクセス要求に対して、アドレス、データ
バス信号がハイインピーダンス状態になる空サイクル期
間にアクセス先アドレス、データ、コントロール信号を
出力するようにしたものである。
ロコンピュータ内蔵メモリ、およびユーザ側のシステム
メモリを代行するエミュレーションメモリへの評価チッ
プ以外からのアクセス要求に対して、アドレス、データ
バス信号がハイインピーダンス状態になる空サイクル期
間にアクセス先アドレス、データ、コントロール信号を
出力するようにしたものである。
【００１６】
【作用】前記したエミュレータによれば、パラレルアク
セス機能として、入力信号と出力信号が評価チップに設
けられ、さらにパラレルアクセス動作制御手段が備えら
れることにより、まずエミュレータは評価チップ以外か
らのアクセス要求に対し、評価チップに対して入力信号
をアクティブにする。
セス機能として、入力信号と出力信号が評価チップに設
けられ、さらにパラレルアクセス動作制御手段が備えら
れることにより、まずエミュレータは評価チップ以外か
らのアクセス要求に対し、評価チップに対して入力信号
をアクティブにする。
【００１７】さらに、評価チップは、入力信号がアクテ
ィブ期間中の空サイクル時にアドレス、データバス信号
をハイインピーダンス状態にすると同時に、その間出力
信号をアクティブにする。
ィブ期間中の空サイクル時にアドレス、データバス信号
をハイインピーダンス状態にすると同時に、その間出力
信号をアクティブにする。
【００１８】そして、エミュレータは、出力信号がアク
ティブ状態であることを確認した後、アクセス先アドレ
スをアドレスバスに出力し、評価チップ以外からのアク
セス要求データがリード要求であればデータを取り込
み、ライト要求であればデータバスにデータを出力す
る。
ティブ状態であることを確認した後、アクセス先アドレ
スをアドレスバスに出力し、評価チップ以外からのアク
セス要求データがリード要求であればデータを取り込
み、ライト要求であればデータバスにデータを出力す
る。
【００１９】これにより、評価チップを一時停止するこ
となくアクセスを可能とすることができ、メモリの高速
制御によるアクセススピードに対応したパラレルアクセ
ス機能を実現し、高速なマイクロコンピュータに対応す
る評価チップにおいても、ユーザプログラムの実動作で
のメモリのアクセスを行うことができる。
となくアクセスを可能とすることができ、メモリの高速
制御によるアクセススピードに対応したパラレルアクセ
ス機能を実現し、高速なマイクロコンピュータに対応す
る評価チップにおいても、ユーザプログラムの実動作で
のメモリのアクセスを行うことができる。
【００２０】なお、評価チップに入力信号を設けること
なく、常に空サイクル期間は評価チップに有するアドレ
ス、データバス信号をハイインピーダンスにすることに
よっても、前記同様に評価チップを一時停止することな
くパラレルアクセスを可能とすることができる。
なく、常に空サイクル期間は評価チップに有するアドレ
ス、データバス信号をハイインピーダンスにすることに
よっても、前記同様に評価チップを一時停止することな
くパラレルアクセスを可能とすることができる。
【００２１】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【００２２】図１は本発明の一実施例であるエミュレー
タを示す機能ブロック図、図２は本実施例におけるパラ
レルアクセス制御部を示す構成図、図３はパラレルアク
セス時の動作シーケンスを示す説明図である。
タを示す機能ブロック図、図２は本実施例におけるパラ
レルアクセス制御部を示す構成図、図３はパラレルアク
セス時の動作シーケンスを示す説明図である。
【００２３】まず、図１により本実施例のエミュレータ
の構成を説明する。
の構成を説明する。
【００２４】本実施例のエミュレータは、たとえばプロ
グラム命令の流れによって外部アクセスのない空サイク
ルが存在する評価チップを搭載したマイクロコンピュー
タの機能を代行し、マイクロコンピュータ応用システム
のデバッグを可能とするエミュレータとされ、エミュレ
ーション対象マイクロコンピュータと同等の機能を有す
るエミュレーション用マイクロコンピュータの評価チッ
プ１などから構成されている。
グラム命令の流れによって外部アクセスのない空サイク
ルが存在する評価チップを搭載したマイクロコンピュー
タの機能を代行し、マイクロコンピュータ応用システム
のデバッグを可能とするエミュレータとされ、エミュレ
ーション対象マイクロコンピュータと同等の機能を有す
るエミュレーション用マイクロコンピュータの評価チッ
プ１などから構成されている。
【００２５】この評価チップ１は、エミュレーションバ
ス２を介して、エミュレーション動作を制御するエミュ
レーション制御部３、エミュレーション動作制御時に使
用するメモリ４、ユーザプログラム実行停止条件を検出
するブレーク検出回路５、エミュレーション実行結果を
取得するトレースメモリ６、ユーザシステムの任意のア
ドレスに割り付けて使用することができるエミュレーシ
ョンメモリ７に接続されている。
ス２を介して、エミュレーション動作を制御するエミュ
レーション制御部３、エミュレーション動作制御時に使
用するメモリ４、ユーザプログラム実行停止条件を検出
するブレーク検出回路５、エミュレーション実行結果を
取得するトレースメモリ６、ユーザシステムの任意のア
ドレスに割り付けて使用することができるエミュレーシ
ョンメモリ７に接続されている。
【００２６】また、このエミュレーション用マイクロコ
ンピュータの評価チップ１は、パラレルアクセス時の同
期用信号として、／ＰＲＥＱ信号（入力信号）８と／Ｐ
ＡＣＫ信号（出力信号）９を有する。
ンピュータの評価チップ１は、パラレルアクセス時の同
期用信号として、／ＰＲＥＱ信号（入力信号）８と／Ｐ
ＡＣＫ信号（出力信号）９を有する。
【００２７】エミュレーションバス２は、さらにユーザ
インタフェース部１０、ユーザインタフェースプローブ
１１を介して、図示しないユーザシステム上のマイクロ
コンピュータに接続されている。
インタフェース部１０、ユーザインタフェースプローブ
１１を介して、図示しないユーザシステム上のマイクロ
コンピュータに接続されている。
【００２８】ホストＣＰＵ１２は、エミュレータ全体を
制御するものであり、システムバス１３を介して、シス
テムメモリ１４、Ｉ／Ｏインタフェース部１５に接続さ
れている。このＩ／Ｏインタフェース部１５には、マン
マシンインタフェース用のＣＲＴ１６およびディスク１
７が接続されている。
制御するものであり、システムバス１３を介して、シス
テムメモリ１４、Ｉ／Ｏインタフェース部１５に接続さ
れている。このＩ／Ｏインタフェース部１５には、マン
マシンインタフェース用のＣＲＴ１６およびディスク１
７が接続されている。
【００２９】また、ホストＣＰＵ１２は、エミュレーシ
ョン制御部３、メモリ４、ブレーク検出回路５、トレー
スメモリ６、エミュレーションメモリ７、パラレルアク
セス制御部１８をアクセス可能であり、エミュレーショ
ン実行時、評価チップ１はユーザシステム上あるいはエ
ミュレーションメモリ７上のユーザプログラムを実行で
きるようになっている。
ョン制御部３、メモリ４、ブレーク検出回路５、トレー
スメモリ６、エミュレーションメモリ７、パラレルアク
セス制御部１８をアクセス可能であり、エミュレーショ
ン実行時、評価チップ１はユーザシステム上あるいはエ
ミュレーションメモリ７上のユーザプログラムを実行で
きるようになっている。
【００３０】パラレルアクセス制御部１８は、図２に示
すように、システムバス１３を介して、ホストＣＰＵ１
２から入出力を行う場合のインタフェース制御を行うシ
ステムバスインタフェース１９、エミュレーションバス
２とインタフェース制御を行い、特にエミュレーション
バス２上のメモリ４、エミュレーションメモリ７との入
出力制御を行うメモリ、エミュレーションメモリインタ
フェース制御部２０によるインタフェース機能から構成
されている。
すように、システムバス１３を介して、ホストＣＰＵ１
２から入出力を行う場合のインタフェース制御を行うシ
ステムバスインタフェース１９、エミュレーションバス
２とインタフェース制御を行い、特にエミュレーション
バス２上のメモリ４、エミュレーションメモリ７との入
出力制御を行うメモリ、エミュレーションメモリインタ
フェース制御部２０によるインタフェース機能から構成
されている。
【００３１】さらに、パラレルアクセス制御部１８に
は、システムバスインタフェース１９からパラレル制御
部内部バス２１を介して転送される情報をもとに、／Ｐ
ＲＥＱ信号８と／ＰＡＣＫ信号９により評価チップ１と
の同期を行い、パラレルアクセス開始タイミングを、メ
モリ、エミュレーションメモリインタフェース制御部２
０に／ＳＴＡＲＴ信号２２をアクティブにして通知する
制御を行うパラレルアクセス動作制御部（パラレルアク
セス動作制御手段）２３が備えられている。
は、システムバスインタフェース１９からパラレル制御
部内部バス２１を介して転送される情報をもとに、／Ｐ
ＲＥＱ信号８と／ＰＡＣＫ信号９により評価チップ１と
の同期を行い、パラレルアクセス開始タイミングを、メ
モリ、エミュレーションメモリインタフェース制御部２
０に／ＳＴＡＲＴ信号２２をアクティブにして通知する
制御を行うパラレルアクセス動作制御部（パラレルアク
セス動作制御手段）２３が備えられている。
【００３２】次に、本実施例の作用について、図３に基
づいてパラレルアクセスシーケンスを説明する。
づいてパラレルアクセスシーケンスを説明する。
【００３３】始めに、評価チップ１はシステムクロック
と同期して動作しており、評価チップステータスは評価
チップ１の動作状態を示している。また、エミュレーシ
ョンバス上のマスタとは、エミュレーションバス２のバ
スの権利を持っていることを示し、さらにエミュレーシ
ョンバス上のマスタ中の評価チップとは、エミュレーシ
ョンバス２のバス権を評価チップ１が持っていることを
示している。
と同期して動作しており、評価チップステータスは評価
チップ１の動作状態を示している。また、エミュレーシ
ョンバス上のマスタとは、エミュレーションバス２のバ
スの権利を持っていることを示し、さらにエミュレーシ
ョンバス上のマスタ中の評価チップとは、エミュレーシ
ョンバス２のバス権を評価チップ１が持っていることを
示している。
【００３４】まず、ホストＣＰＵ１２が、エミュレーシ
ョンメモリ７へのアクセス要求をパラレルアクセス制御
部１８に通知する。それを受けて、パラレルアクセス制
御部１８内のパラレルアクセス動作制御部２３は、評価
チップ１に対して／ＰＲＥＱ信号８をアクティブにす
る。
ョンメモリ７へのアクセス要求をパラレルアクセス制御
部１８に通知する。それを受けて、パラレルアクセス制
御部１８内のパラレルアクセス動作制御部２３は、評価
チップ１に対して／ＰＲＥＱ信号８をアクティブにす
る。
【００３５】ここで、評価チップ１は、／ＰＲＥＱ信号
８がアクティブ期間中の空サイクル時に、アドレス、デ
ータバス信号をハイインピーダンス状態にすると同時
に、その間、／ＰＡＣＫ信号９をアクティブにする。
８がアクティブ期間中の空サイクル時に、アドレス、デ
ータバス信号をハイインピーダンス状態にすると同時
に、その間、／ＰＡＣＫ信号９をアクティブにする。
【００３６】そして、パラレルアクセス動作制御部２３
は、／ＰＡＣＫ信号９がアクティブ状態であることを確
認した後、メモリ、エミュレーションメモリインタフェ
ース制御部２０に対してアクセス先アドレスをアドレス
バスに出力し、ホストＣＰＵ１２のアクセス要求がリー
ド要求であればデータを取り込む。一方、ライト要求で
あれば、エミュレーションバス２上にパラレルアクセス
期間中、データを出力する。
は、／ＰＡＣＫ信号９がアクティブ状態であることを確
認した後、メモリ、エミュレーションメモリインタフェ
ース制御部２０に対してアクセス先アドレスをアドレス
バスに出力し、ホストＣＰＵ１２のアクセス要求がリー
ド要求であればデータを取り込む。一方、ライト要求で
あれば、エミュレーションバス２上にパラレルアクセス
期間中、データを出力する。
【００３７】以上の動作により、従来のバス分割方式に
よるパラレルアクセス機能に要求されるメモリアクセス
の約１／２のアクセススピードでパラレルアクセス機能
を実現し、高速なマイクロコンピュータと同等の機能を
有する評価チップ１においても、ユーザプログラムを中
断することなくパラレルアクセスが実現できる。
よるパラレルアクセス機能に要求されるメモリアクセス
の約１／２のアクセススピードでパラレルアクセス機能
を実現し、高速なマイクロコンピュータと同等の機能を
有する評価チップ１においても、ユーザプログラムを中
断することなくパラレルアクセスが実現できる。
【００３８】従って、本実施例のエミュレータによれ
ば、評価チップ１に／ＰＲＥＱ信号８と／ＰＡＣＫ信号
９を有することにより、／ＰＲＥＱ信号８がアクティブ
期間中に存在する空サイクルに対して、評価チップ１に
有するアドレス、データバス信号を空サイクル期間はハ
イインピーダンス状態にし、その空サイクル期間に／Ｐ
ＡＣＫ信号９をアクティブにするとともに、メモリ、エ
ミュレーションメモリインタフェース制御部２０を通じ
てパラレルアクセス用アドレス、データをエミュレーシ
ョンバス２に反映することによって、評価チップ１を一
時停止することなくアクセスを可能とし、ユーザプログ
ラムの実動作でのメモリアクセスが行えるようになる。
ば、評価チップ１に／ＰＲＥＱ信号８と／ＰＡＣＫ信号
９を有することにより、／ＰＲＥＱ信号８がアクティブ
期間中に存在する空サイクルに対して、評価チップ１に
有するアドレス、データバス信号を空サイクル期間はハ
イインピーダンス状態にし、その空サイクル期間に／Ｐ
ＡＣＫ信号９をアクティブにするとともに、メモリ、エ
ミュレーションメモリインタフェース制御部２０を通じ
てパラレルアクセス用アドレス、データをエミュレーシ
ョンバス２に反映することによって、評価チップ１を一
時停止することなくアクセスを可能とし、ユーザプログ
ラムの実動作でのメモリアクセスが行えるようになる。
【００３９】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００４０】たとえば、本実施例のエミュレータについ
ては、エミュレーション用マイクロコンピュータの評価
チップ１に／ＰＲＥＱ信号８と／ＰＡＣＫ信号９を有す
る場合について説明したが、本発明は前記実施例に限定
されるものではなく、／ＰＲＥＱ信号を削除する場合に
ついても適用可能である。
ては、エミュレーション用マイクロコンピュータの評価
チップ１に／ＰＲＥＱ信号８と／ＰＡＣＫ信号９を有す
る場合について説明したが、本発明は前記実施例に限定
されるものではなく、／ＰＲＥＱ信号を削除する場合に
ついても適用可能である。
【００４１】この場合にも、評価チップは、常に空サイ
クル期間は／ＰＡＣＫ信号をアクティブにし、アドレ
ス、データ信号をハイインピーダンスにし、このような
評価チップの仕様でも同等のパラレルアクセス機能の実
現が可能である。
クル期間は／ＰＡＣＫ信号をアクティブにし、アドレ
ス、データ信号をハイインピーダンスにし、このような
評価チップの仕様でも同等のパラレルアクセス機能の実
現が可能である。
【００４２】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００４３】(1).評価チップに入力信号と出力信号を設
け、さらにこの入力信号がアクティブ期間中に発生した
空サイクル期間は評価チップに有するアドレス、データ
バス信号をハイインピーダンス状態にすると同時に、出
力信号をアクティブにするパラレルアクセス動作制御手
段を備えることにより、エミュレータは出力信号がアク
ティブ状態であることを確認した後、アクセス先アドレ
スをアドレスバスに出力し、評価チップ以外からのアク
セス要求データがリード要求であればデータを取り込
み、ライト要求であればデータバスにデータを出力する
ことができるので、評価チップを一時停止させることな
く、パラレルアクセスを可能とすることができる。
け、さらにこの入力信号がアクティブ期間中に発生した
空サイクル期間は評価チップに有するアドレス、データ
バス信号をハイインピーダンス状態にすると同時に、出
力信号をアクティブにするパラレルアクセス動作制御手
段を備えることにより、エミュレータは出力信号がアク
ティブ状態であることを確認した後、アクセス先アドレ
スをアドレスバスに出力し、評価チップ以外からのアク
セス要求データがリード要求であればデータを取り込
み、ライト要求であればデータバスにデータを出力する
ことができるので、評価チップを一時停止させることな
く、パラレルアクセスを可能とすることができる。
【００４４】(2).前記(1) において、評価チップに入力
信号を設けることなく、評価チップは、常に空サイクル
期間は評価チップに有するアドレス、データバス信号を
ハイインピーダンス状態にすると同時に、出力信号をア
クティブにすることによっても、前記(1) と同様に評価
チップを一時停止させることなく、パラレルアクセスの
実現が可能となる。
信号を設けることなく、評価チップは、常に空サイクル
期間は評価チップに有するアドレス、データバス信号を
ハイインピーダンス状態にすると同時に、出力信号をア
クティブにすることによっても、前記(1) と同様に評価
チップを一時停止させることなく、パラレルアクセスの
実現が可能となる。
【００４５】(3).前記(1) または(2) により、メモリの
高速制御によるアクセススピードに対応したパラレルア
クセス機能を実現し、高速なマイクロコンピュータに対
応する評価チップにおいても、ユーザプログラムを中断
することなく、ユーザプログラムの実動作でのメモリア
クセスを可能とすることができる。
高速制御によるアクセススピードに対応したパラレルア
クセス機能を実現し、高速なマイクロコンピュータに対
応する評価チップにおいても、ユーザプログラムを中断
することなく、ユーザプログラムの実動作でのメモリア
クセスを可能とすることができる。
【図面の簡単な説明】
【図１】本発明の一実施例であるエミュレータを示す機
能ブロック図である。
能ブロック図である。
【図２】本実施例におけるパラレルアクセス制御部を示
す構成図である。
す構成図である。
【図３】本実施例におけるパラレルアクセス時の動作シ
ーケンスを示す説明図である。
ーケンスを示す説明図である。
【図４】従来技術の一例であるエミュレータにおいて、
パラレルアクセス機能の概略を示す構成図である。
パラレルアクセス機能の概略を示す構成図である。
【図５】従来技術の一例であるエミュレータにおいて、
評価チップの一般的なバスサイクルシーケンスを示す説
明図である。
評価チップの一般的なバスサイクルシーケンスを示す説
明図である。
【図６】従来技術の一例であるエミュレータにおいて、
パラレルアクセス時のバスサイクルシーケンスを示す説
明図である。
パラレルアクセス時のバスサイクルシーケンスを示す説
明図である。
１ 評価チップ ２ エミュレーションバス ３ エミュレーション制御部 ４ メモリ ５ ブレーク検出回路 ６ トレースメモリ ７ エミュレーションメモリ ８ ／ＰＲＥＱ信号（入力信号） ９ ／ＰＡＣＫ信号（出力信号） １０ ユーザインタフェース部 １１ ユーザインタフェースプローブ １２ ホストＣＰＵ １３ システムバス １４ システムメモリ １５ Ｉ／Ｏインタフェース部 １６ ＣＲＴ １７ ディスク １８ パラレルアクセス制御部 １９ システムバスインタフェース ２０ メモリ、エミュレーションメモリインタフェース
制御部 ２１ パラレル制御部内部バス ２２ ／ＳＴＡＲＴ信号 ２３ パラレルアクセス動作制御部（パラレルアクセス
動作制御手段）
制御部 ２１ パラレル制御部内部バス ２２ ／ＳＴＡＲＴ信号 ２３ パラレルアクセス動作制御部（パラレルアクセス
動作制御手段）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 太田 祐二 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (3)
- 【請求項１】 システムに搭載するマイクロコンピュー
タと同等の機能を有し、プログラム命令の流れによって
外部アクセスのない空サイクルが存在する評価チップを
搭載したマイクロコンピュータの機能を代行し、マイク
ロコンピュータ応用システムのデバッグを可能とするエ
ミュレータであって、前記評価チップにパラレルアクセ
ス制御用の入力信号と出力信号とが設けられ、前記入力
信号がアクティブ期間中に発生した空サイクル期間は前
記評価チップに有するアドレス、データバス信号をハイ
インピーダンス状態にすると同時に、前記出力信号をア
クティブにするパラレルアクセス動作制御手段が備えら
れていることを特徴とするエミュレータ。 - 【請求項２】 前記評価チップに入力信号を設けること
なく、前記評価チップは、常に空サイクル期間は前記評
価チップに有するアドレス、データバス信号をハイイン
ピーダンス状態にすると同時に、前記出力信号をアクテ
ィブにすることを特徴とする請求項１記載のエミュレー
タ。 - 【請求項３】 前記エミュレータに搭載されたマイクロ
コンピュータ内蔵メモリ、およびユーザ側のシステムメ
モリを代行するエミュレーションメモリへの前記評価チ
ップ以外からのアクセス要求に対して、前記アドレス、
データバス信号がハイインピーダンス状態になる空サイ
クル期間にアクセス先アドレス、データ、コントロール
信号を出力することを特徴とする請求項１または２記載
のエミュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6286378A JPH08147184A (ja) | 1994-11-21 | 1994-11-21 | エミュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6286378A JPH08147184A (ja) | 1994-11-21 | 1994-11-21 | エミュレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08147184A true JPH08147184A (ja) | 1996-06-07 |
Family
ID=17703624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6286378A Withdrawn JPH08147184A (ja) | 1994-11-21 | 1994-11-21 | エミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08147184A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6742142B2 (en) | 1999-12-27 | 2004-05-25 | Kabushiki Kaisha Toshiba | Emulator, a data processing system including an emulator, and method of emulation for testing a system |
-
1994
- 1994-11-21 JP JP6286378A patent/JPH08147184A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6742142B2 (en) | 1999-12-27 | 2004-05-25 | Kabushiki Kaisha Toshiba | Emulator, a data processing system including an emulator, and method of emulation for testing a system |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020205 |