JPH0760401B2 - 評価用シングルチップマイクロコンピュータ - Google Patents
評価用シングルチップマイクロコンピュータInfo
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- JPH0760401B2 JPH0760401B2 JP62320511A JP32051187A JPH0760401B2 JP H0760401 B2 JPH0760401 B2 JP H0760401B2 JP 62320511 A JP62320511 A JP 62320511A JP 32051187 A JP32051187 A JP 32051187A JP H0760401 B2 JPH0760401 B2 JP H0760401B2
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- interrupt
- signal
- privileged
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は特権割込み入力端子を有する評価用シングルチ
ップマイクロコンピュータに関する。
ップマイクロコンピュータに関する。
評価用シングルチップマイクロコンピュータは、ユーザ
プログラム実行中に、ある特定の条件でユーザプログラ
ムを一時中断し、デバッグ用特権割込み処理を行うため
評価用特権割込み入力端子を持っている。つまり、この
評価用特権割込み入力端子に有効信号を入力すること
で、ユーザプログラムを中断し、割込み処理を行いデバ
ッグ用割込み処理プログラムを実行することができる。
プログラム実行中に、ある特定の条件でユーザプログラ
ムを一時中断し、デバッグ用特権割込み処理を行うため
評価用特権割込み入力端子を持っている。つまり、この
評価用特権割込み入力端子に有効信号を入力すること
で、ユーザプログラムを中断し、割込み処理を行いデバ
ッグ用割込み処理プログラムを実行することができる。
通常、デバッグ用割込み処理プログラムは、ユーザプロ
グラム空間とは別のデバッグ用メモリ空間にマッピング
されている。したがって、特権割込み要求が生じた場
合、その時点での実行中のユーザプログラムの処理が終
り、実際にCPU部でその割込み要求が受け付けられた時
点でメモリをユーザメモリからデバッグ用メモリへ切替
え、デバッグ用メモリ上の割込み処理プログラムを実行
する。このため、特権割込み要求受付け時および割込み
処理中アクティブレベルを保つ信号をチップ外部で作成
し、この信号を用いてユーザメモリとデバッグ用メモリ
の切替を行っている。
グラム空間とは別のデバッグ用メモリ空間にマッピング
されている。したがって、特権割込み要求が生じた場
合、その時点での実行中のユーザプログラムの処理が終
り、実際にCPU部でその割込み要求が受け付けられた時
点でメモリをユーザメモリからデバッグ用メモリへ切替
え、デバッグ用メモリ上の割込み処理プログラムを実行
する。このため、特権割込み要求受付け時および割込み
処理中アクティブレベルを保つ信号をチップ外部で作成
し、この信号を用いてユーザメモリとデバッグ用メモリ
の切替を行っている。
上述した従来の評価用シングルチップマイクロコンピュ
ータは、特権割込み要求に対して、実際にCPU部でその
割込み要求を受け付け、特権割込み処理状態にあること
を示すタイミング信号を持っていないので、チップ外部
で同機能を持つ信号を作成し、この信号を用いてユーザ
メモリとデバッグ用メモリとの切替えをしなければなら
ないという欠点がある。
ータは、特権割込み要求に対して、実際にCPU部でその
割込み要求を受け付け、特権割込み処理状態にあること
を示すタイミング信号を持っていないので、チップ外部
で同機能を持つ信号を作成し、この信号を用いてユーザ
メモリとデバッグ用メモリとの切替えをしなければなら
ないという欠点がある。
本発明の評価用シングルチップマイクロコンピュータ
は、プロセッサユニットが特権割込み処理中アクティブ
レベルを保つ信号あるいは特権割込み受付時および特権
割込み処理からの復帰後にそれぞれ１回、一定パルス幅
を持ったアクティブレベルのタイミング信号を発生し、
該評価用シングルチップマイクロコンピュータ外部に出
力する回路を有している。
は、プロセッサユニットが特権割込み処理中アクティブ
レベルを保つ信号あるいは特権割込み受付時および特権
割込み処理からの復帰後にそれぞれ１回、一定パルス幅
を持ったアクティブレベルのタイミング信号を発生し、
該評価用シングルチップマイクロコンピュータ外部に出
力する回路を有している。
前記信号を特権割込み用メモリバンク切替信号として使
用することで特権割込み時メモリをユーザメモリからデ
バッグ用メモリへ切替えることができるため、従来必要
だった外部回路を省略できる。
用することで特権割込み時メモリをユーザメモリからデ
バッグ用メモリへ切替えることができるため、従来必要
だった外部回路を省略できる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の評価用シングルチップマイクロコンピ
ュータの第１の実施例の一部分を示すブロック図、第２
図はその動作を示すタイミングチャートである。
ュータの第１の実施例の一部分を示すブロック図、第２
図はその動作を示すタイミングチャートである。
リセット信号１は、チップ外部より入力する負論理の内
部回路の初期化信号である。特権割込み入力信号２は、
外部より入力する負論理の特権割込み要求信号である。
特権割込み出力信号３は、特権割込み処理中に、負論理
アクティブレベルを示す外部への出力信号である。割込
みコントロールユニット６は割込みの優先判別を行い、
プロセッサユニット10に対して割込み要求信号の出力ま
たプロセッサユニット10からの割込み受付け信号の入
力、割込み受付信号８の出力などのコントロールを行う
ユニットである。割込み復帰命令終了信号７は、命令フ
ェッチユニット32から入力した割込み復帰命令を命令デ
コーダユニット31でデコードしプロセッサユニット10で
実行し、命令処理が終了したタイミングで出力する負論
理のタイミング信号である。Ｄ−FF4は特権割込み入力
信号２の反転信号をクロッカ入力、リセット信号１また
は書込み受付信号８をプリセットとし、Ｑ出力より割込
み要求信号９を出力する。Ｄ−FF5はＤ−FF4のＱ出力を
クロッカ入力、リセット信号１または割込み受付信号８
をプリセット入力とし、Ｑ出力より特権割込み出力信号
３を出力する。
部回路の初期化信号である。特権割込み入力信号２は、
外部より入力する負論理の特権割込み要求信号である。
特権割込み出力信号３は、特権割込み処理中に、負論理
アクティブレベルを示す外部への出力信号である。割込
みコントロールユニット６は割込みの優先判別を行い、
プロセッサユニット10に対して割込み要求信号の出力ま
たプロセッサユニット10からの割込み受付け信号の入
力、割込み受付信号８の出力などのコントロールを行う
ユニットである。割込み復帰命令終了信号７は、命令フ
ェッチユニット32から入力した割込み復帰命令を命令デ
コーダユニット31でデコードしプロセッサユニット10で
実行し、命令処理が終了したタイミングで出力する負論
理のタイミング信号である。Ｄ−FF4は特権割込み入力
信号２の反転信号をクロッカ入力、リセット信号１また
は書込み受付信号８をプリセットとし、Ｑ出力より割込
み要求信号９を出力する。Ｄ−FF5はＤ−FF4のＱ出力を
クロッカ入力、リセット信号１または割込み受付信号８
をプリセット入力とし、Ｑ出力より特権割込み出力信号
３を出力する。
次に、本実施例の動作について第２図のタイミングチャ
ートを参照して説明する。
ートを参照して説明する。
リセット信号１が、時刻t1に外部からのリセット動作に
よりアクティブ（ロウ）レベルとなると、Ｄ−FF4およ
びＤ−FF5がそれぞれ初期化され、Ｑ出力がハイレベル
となる。Ｄ−FF5の出力が特権割込み出力信号３となっ
ているので、特権割込み出力信号３はハイレベルに初期
化される。特権割込み入力信号２が時刻t2にアクティブ
（ロウ）レベルとなると、その前縁で、Ｄ−FF4は、ロ
ウレベルのデータをラッチしＱ出力に出力する。このＱ
出力は、割込みコントロールユニット６へ割込み要求信
号９として入力される。割込みコントロールユニット６
では、プロセッサユニット10に対して割込み要求信号を
出力し、適当なタイミング（時刻t3）で出力されるプロ
セッサユニット10からの割込み受付信号を割込み受付信
号８として出力する。割込みコントロールユニット６よ
り出力された割込み受付信号８は、Ｄ−FF4のプリセッ
ト端子PRTをアクティブとし、Ｑ出力を再びハイレベル
へ戻す。この時のＱ出力の立上がりエッヂで、Ｄ−FF5
はロウレベル信号をラッチし、Ｑ出力、即ち、特権割込
み出力信号３をアクティブロウレベルとする。
よりアクティブ（ロウ）レベルとなると、Ｄ−FF4およ
びＤ−FF5がそれぞれ初期化され、Ｑ出力がハイレベル
となる。Ｄ−FF5の出力が特権割込み出力信号３となっ
ているので、特権割込み出力信号３はハイレベルに初期
化される。特権割込み入力信号２が時刻t2にアクティブ
（ロウ）レベルとなると、その前縁で、Ｄ−FF4は、ロ
ウレベルのデータをラッチしＱ出力に出力する。このＱ
出力は、割込みコントロールユニット６へ割込み要求信
号９として入力される。割込みコントロールユニット６
では、プロセッサユニット10に対して割込み要求信号を
出力し、適当なタイミング（時刻t3）で出力されるプロ
セッサユニット10からの割込み受付信号を割込み受付信
号８として出力する。割込みコントロールユニット６よ
り出力された割込み受付信号８は、Ｄ−FF4のプリセッ
ト端子PRTをアクティブとし、Ｑ出力を再びハイレベル
へ戻す。この時のＱ出力の立上がりエッヂで、Ｄ−FF5
はロウレベル信号をラッチし、Ｑ出力、即ち、特権割込
み出力信号３をアクティブロウレベルとする。
次に、割込み処理中、割込み処理を終了するために、割
込み復帰命令をプロセッサユニット10が実行すると、そ
の命令の終了と同時に時刻t4に割込み復帰命令終了信号
７をアクティブ（ロウ）レベルとする。終了信号７はＤ
−FF5のプリセット端子PRTをアクティブとし、Ｑ出力、
即ち特権割込み出力信号３を再びハイレベルに戻す。
込み復帰命令をプロセッサユニット10が実行すると、そ
の命令の終了と同時に時刻t4に割込み復帰命令終了信号
７をアクティブ（ロウ）レベルとする。終了信号７はＤ
−FF5のプリセット端子PRTをアクティブとし、Ｑ出力、
即ち特権割込み出力信号３を再びハイレベルに戻す。
以上説明したように、本実施例による特権割込み出力信
号３は、プロセッサユニット10が特権割込み処理中アク
ティブ（ロウ）レベルを保つ機能を有する。
号３は、プロセッサユニット10が特権割込み処理中アク
ティブ（ロウ）レベルを保つ機能を有する。
次に、本特権割込み出力信号３を用いて、特権割込み処
理時、メモリをユーザメモリからデバッグ用メモリへ切
替える動作シーケンスについて説明する。
理時、メモリをユーザメモリからデバッグ用メモリへ切
替える動作シーケンスについて説明する。
第３図は第１図で示した評価用シングルチップマイクロ
コンピュータのメモリバンク切替動作を説明するための
図である。
コンピュータのメモリバンク切替動作を説明するための
図である。
評価用シングルチップマイクロコンピュータ11は、ユー
ザプログラム用メモリ12とデバッグプログラム用メモリ
13とアドレス／データマルチプレックスバスとステータ
スバスで接続され、さらに特権割込み要因発生回路16と
接続されている。ユーザプログラム用メモリ12、デバッ
グプログラム用メモリ13はそれぞれメモリチップセレク
ト端子19,20を有している。評価用シングルチップマイ
クロコンピュータ11は、評価用特権割込み入力端子15と
特権割込み信号出力端子14を持っており、通常、ユーザ
プログラム用メモリ12にマッピングされたユーザプログ
ラムを実行する。ユーザプログラム実行中、特権割込み
要因発生回路16より特権割込み入力信号２が出力され、
評価用特権割込み入力端子15に有効信号が入力される
と、評価用シングルチップマイクロコンピュータ11は、
現在、処理中のユーザ命令の終了後、適当なタイミング
で特権割込み処理を行う。ユーザプログラム実行状態か
ら特権割込み処理状態にCUP動作が切り替わるタイミン
グで、アクティブレベルロウの特権割込み出力信号３を
出力端子14から出力する。特権割込み出力信号３は前述
の様に特権割込み処理中は、アクティブレベルを保ち、
評価用シングルチップマイクロコンピュータ11が割込み
処理中割込み復帰命令を実行することにより、割込み処
理から復帰し、再びユーザプログラム実行状態へ切り替
わるタイミングで特権割込み出力信号３はインアクティ
ブ状態になる。このように評価用シングルチップマイク
ロコンピュータ11が特権割込み処理状態にある時のみ、
アクティブとなる特権割込み出力信号３を有することに
より、この信号をメモリのバンク切替信号として使用す
る。
ザプログラム用メモリ12とデバッグプログラム用メモリ
13とアドレス／データマルチプレックスバスとステータ
スバスで接続され、さらに特権割込み要因発生回路16と
接続されている。ユーザプログラム用メモリ12、デバッ
グプログラム用メモリ13はそれぞれメモリチップセレク
ト端子19,20を有している。評価用シングルチップマイ
クロコンピュータ11は、評価用特権割込み入力端子15と
特権割込み信号出力端子14を持っており、通常、ユーザ
プログラム用メモリ12にマッピングされたユーザプログ
ラムを実行する。ユーザプログラム実行中、特権割込み
要因発生回路16より特権割込み入力信号２が出力され、
評価用特権割込み入力端子15に有効信号が入力される
と、評価用シングルチップマイクロコンピュータ11は、
現在、処理中のユーザ命令の終了後、適当なタイミング
で特権割込み処理を行う。ユーザプログラム実行状態か
ら特権割込み処理状態にCUP動作が切り替わるタイミン
グで、アクティブレベルロウの特権割込み出力信号３を
出力端子14から出力する。特権割込み出力信号３は前述
の様に特権割込み処理中は、アクティブレベルを保ち、
評価用シングルチップマイクロコンピュータ11が割込み
処理中割込み復帰命令を実行することにより、割込み処
理から復帰し、再びユーザプログラム実行状態へ切り替
わるタイミングで特権割込み出力信号３はインアクティ
ブ状態になる。このように評価用シングルチップマイク
ロコンピュータ11が特権割込み処理状態にある時のみ、
アクティブとなる特権割込み出力信号３を有することに
より、この信号をメモリのバンク切替信号として使用す
る。
第４図は特権割込み入力信号２が評価用特権割込み入力
端子15に入力された後の前述の一連の動作シーケンスを
信号2,3およびプロセッサユニット10の動作、メモリマ
ップについて表わしたものである。特権割込み出力信号
３をユーザプログラム用メモリ12およびデバッグプログ
ラム用メモリ13のチップセレクト端子19および20に入力
することになり、ユーザプログラム実行時は、ユーザプ
ログラム用メモリ12を選択し、特権割込み処理時は、デ
バッグプログラム用メモリ13を選択することができる。
端子15に入力された後の前述の一連の動作シーケンスを
信号2,3およびプロセッサユニット10の動作、メモリマ
ップについて表わしたものである。特権割込み出力信号
３をユーザプログラム用メモリ12およびデバッグプログ
ラム用メモリ13のチップセレクト端子19および20に入力
することになり、ユーザプログラム実行時は、ユーザプ
ログラム用メモリ12を選択し、特権割込み処理時は、デ
バッグプログラム用メモリ13を選択することができる。
第５図は本発明の評価用シングルチップマイクロコンピ
ュータの第２の実施例の内部回路の一部分を示すブロッ
ク図、第６図は第５図中の各信号のタイミングチャート
である。
ュータの第２の実施例の内部回路の一部分を示すブロッ
ク図、第６図は第５図中の各信号のタイミングチャート
である。
リセット信号1,特権割込み入力信号2,割込みコントロー
ルユニット6,割込み復帰命令終了信号7,割込み受付信号
8,割込み要求信号９は、第１の実施例と同様の機能をも
つ。特権割込み出力信号21は、特権割込み受付け時に、
一定パルス幅をもった負論理のタイミング信号を１回出
力し、割込み処理からの復帰後、もう１回一定パルス幅
をもった負論理のタイミング信号を出力する機能を有す
る外部への信号である。割込み復帰後の最初の命令実行
信号25は、割込み復帰命令実行後、次の命令を実行する
際にプロセッサユニット26から出力される負論理の信号
である。Ｄ−FF22は特権割込み入力信号２の反転信号を
クロック入力、リセット信号１または割込み受付信号８
をプリセット入力とし、Ｑ出力を割込み要求信号９とし
ている。Ｄ−FF23は特権割込み入力信号２の反転信号を
クロック入力、リセット信号１または割込み復帰後の最
初の命令実行信号25をプリセット入力とし、Ｑ出力を出
力コントロール信号34としている。出力コントロールバ
ッファ24は、出力コントロール信号34がロウレベルにな
ると割込み受付信号８および割込み復帰命令終了７を出
力する。
ルユニット6,割込み復帰命令終了信号7,割込み受付信号
8,割込み要求信号９は、第１の実施例と同様の機能をも
つ。特権割込み出力信号21は、特権割込み受付け時に、
一定パルス幅をもった負論理のタイミング信号を１回出
力し、割込み処理からの復帰後、もう１回一定パルス幅
をもった負論理のタイミング信号を出力する機能を有す
る外部への信号である。割込み復帰後の最初の命令実行
信号25は、割込み復帰命令実行後、次の命令を実行する
際にプロセッサユニット26から出力される負論理の信号
である。Ｄ−FF22は特権割込み入力信号２の反転信号を
クロック入力、リセット信号１または割込み受付信号８
をプリセット入力とし、Ｑ出力を割込み要求信号９とし
ている。Ｄ−FF23は特権割込み入力信号２の反転信号を
クロック入力、リセット信号１または割込み復帰後の最
初の命令実行信号25をプリセット入力とし、Ｑ出力を出
力コントロール信号34としている。出力コントロールバ
ッファ24は、出力コントロール信号34がロウレベルにな
ると割込み受付信号８および割込み復帰命令終了７を出
力する。
次に、第５図の回路の動作について、第６図のタイミン
グチャートを参照して説明する。
グチャートを参照して説明する。
リセット信号１が外部からのリセット動作によりアクテ
ィブ（ロウ）レベルとなると、Ｄ−FF22およびＤ−FF23
がそれぞれ初期化され、Ｑ出力がいずれもハイレベルと
なる。Ｄ−FF22のＱ出力、即ち、割込み要求信号９はハ
イレベルのインアクティブ状態に初期化され、Ｄ−FF23
のＱ出力は出力コントロールバッファ24をインアクティ
ブとする。したがって、特権割込み出力信号21もハイレ
ベルに初期化される。特権割込み入力信号２が時刻t2に
アクティブ（ロウ）レベルとなるとその前縁でＤ−FF22
およびＤ−FF23はロウレベル信号をラッチし、Ｑ出力へ
それぞれ出力する。Ｄ−FF22のＱ出力は、割込みコント
ロールユニット６へ割込み要求信号９として入力され
る。一方、Ｄ−FF23のＱ出力は、出力コントロールバッ
ファ24をアクティブとする。割込みコントロールユニッ
ト６では、プロセッサユニット26に対して割込み要求信
号を出力し、また適当なタイミング（時刻t3）で割込み
受付信号８を出力する。割込みコントロールユニット６
より出力された割込み受付信号８は、Ｄ−FF22のプリセ
ット端子PRTをアクティブとしてＱ出力（割込み要求信
号９）を再びハイレベルに戻す。また、割込み受付信号
８は、アクティブ状態にある出力コントロールバッファ
24を経由して特権割込み出力信号21に１回のパルスを与
える。
ィブ（ロウ）レベルとなると、Ｄ−FF22およびＤ−FF23
がそれぞれ初期化され、Ｑ出力がいずれもハイレベルと
なる。Ｄ−FF22のＱ出力、即ち、割込み要求信号９はハ
イレベルのインアクティブ状態に初期化され、Ｄ−FF23
のＱ出力は出力コントロールバッファ24をインアクティ
ブとする。したがって、特権割込み出力信号21もハイレ
ベルに初期化される。特権割込み入力信号２が時刻t2に
アクティブ（ロウ）レベルとなるとその前縁でＤ−FF22
およびＤ−FF23はロウレベル信号をラッチし、Ｑ出力へ
それぞれ出力する。Ｄ−FF22のＱ出力は、割込みコント
ロールユニット６へ割込み要求信号９として入力され
る。一方、Ｄ−FF23のＱ出力は、出力コントロールバッ
ファ24をアクティブとする。割込みコントロールユニッ
ト６では、プロセッサユニット26に対して割込み要求信
号を出力し、また適当なタイミング（時刻t3）で割込み
受付信号８を出力する。割込みコントロールユニット６
より出力された割込み受付信号８は、Ｄ−FF22のプリセ
ット端子PRTをアクティブとしてＱ出力（割込み要求信
号９）を再びハイレベルに戻す。また、割込み受付信号
８は、アクティブ状態にある出力コントロールバッファ
24を経由して特権割込み出力信号21に１回のパルスを与
える。
次に、割込み処理を終了するために、割込み復帰命令を
プロセッサユニット26が実行すると、その命令の終了と
同時に時刻t4に割込み復帰命令終了信号７にアクティブ
レベルロウのパルスが出力され、同様に、特権割込み出
力信号21に２回目のパルスが与えられる。割込み復帰命
令実行終了後、次命令が命令フェッチユニット32から命
令デコーダユニット31へ転送され、プロセッサユニット
26で実行される際、割込み復帰後の最初の命令実行信号
25がアクティブ（ロウ）レベルとなり（時刻t5）、Ｄ−
FF23のプリセット端子PRTをアクティブとしＤ−FF23の
Ｑ出力がハイレベルに戻る。したがって、出力コントロ
ールバッファ24はインアクティブ状態となり、特権割込
み出力信号21は、次の特権割込み発生時までインアクテ
ィブ状態を保つ。
プロセッサユニット26が実行すると、その命令の終了と
同時に時刻t4に割込み復帰命令終了信号７にアクティブ
レベルロウのパルスが出力され、同様に、特権割込み出
力信号21に２回目のパルスが与えられる。割込み復帰命
令実行終了後、次命令が命令フェッチユニット32から命
令デコーダユニット31へ転送され、プロセッサユニット
26で実行される際、割込み復帰後の最初の命令実行信号
25がアクティブ（ロウ）レベルとなり（時刻t5）、Ｄ−
FF23のプリセット端子PRTをアクティブとしＤ−FF23の
Ｑ出力がハイレベルに戻る。したがって、出力コントロ
ールバッファ24はインアクティブ状態となり、特権割込
み出力信号21は、次の特権割込み発生時までインアクテ
ィブ状態を保つ。
以上説明したように、本実施例による特権割込み出力信
号21は特権割込み受付け時に１回、割込み処理から復帰
後に１回、一定パルス幅をもったアクティブ（ロウ）レ
ベルのタイミング信号を出力する機能を有する。
号21は特権割込み受付け時に１回、割込み処理から復帰
後に１回、一定パルス幅をもったアクティブ（ロウ）レ
ベルのタイミング信号を出力する機能を有する。
次に、第１の実施例と同様に本信号を用いた、メモリバ
ンクの切替動作シーケンスについて説明する。
ンクの切替動作シーケンスについて説明する。
第７図は第５図で示した回路を有する評価用シングルチ
ップマイクロコンピュータ27を用いてメモリバンクの切
替動作を説明するブロック図、第８図はそのメモリバン
ク切替のタイムチャートである。
ップマイクロコンピュータ27を用いてメモリバンクの切
替動作を説明するブロック図、第８図はそのメモリバン
ク切替のタイムチャートである。
評価用シングルチップマイクロコンピュータ27は、第１
の実施例と同様に、評価用特権割込み入力端子15と特権
割込み出力端子28を有し、アドレス／データマルチプレ
ックスバスおよびステータスバスを介してユーザプログ
ラム用メモリ12とデバッグプログラム用メモリ13と接続
され、さらにリセット信号出力端子29を有してメモリチ
ップセレクト信号33を発生するＤ−FF30が特権割込み信
号出力端子28とメモリチップセレクト端子19,20の間に
接続されている。
の実施例と同様に、評価用特権割込み入力端子15と特権
割込み出力端子28を有し、アドレス／データマルチプレ
ックスバスおよびステータスバスを介してユーザプログ
ラム用メモリ12とデバッグプログラム用メモリ13と接続
され、さらにリセット信号出力端子29を有してメモリチ
ップセレクト信号33を発生するＤ−FF30が特権割込み信
号出力端子28とメモリチップセレクト端子19,20の間に
接続されている。
第２の実施例では特権割込み出力信号21は以下の様に機
能する。評価用シングルチップマイクロコンピュータ27
がユーザプログラム実行中評価用特権割込み入力端子15
に有効信号が入力されると処理中のユーザ命令終了後適
当なタイミングで特権割込み処理を行う。評価用シング
ルチップマイクロコンピュータ27はユーザプログラム実
行状態から、特権割込み処理状態にCUP動作が切り替る
タイミングで前述のように一定パルス幅をもったタイミ
ング信号（アクティブレベルロウ）を端子28に出力する
（時刻t1）。また、評価用シングルチップマイクロコン
ピュータ27が割込み処理状態から再びユーザプログラム
実行状態へ切り替わるタイミングでもう一度一定パルス
幅をもったタイミング信号を端子28に出力する（時刻
t2）。
能する。評価用シングルチップマイクロコンピュータ27
がユーザプログラム実行中評価用特権割込み入力端子15
に有効信号が入力されると処理中のユーザ命令終了後適
当なタイミングで特権割込み処理を行う。評価用シング
ルチップマイクロコンピュータ27はユーザプログラム実
行状態から、特権割込み処理状態にCUP動作が切り替る
タイミングで前述のように一定パルス幅をもったタイミ
ング信号（アクティブレベルロウ）を端子28に出力する
（時刻t1）。また、評価用シングルチップマイクロコン
ピュータ27が割込み処理状態から再びユーザプログラム
実行状態へ切り替わるタイミングでもう一度一定パルス
幅をもったタイミング信号を端子28に出力する（時刻
t2）。
このようにして、評価用シングルチップマイクロコンピ
ュータ27が特権割込み受付時に１回パルスを出力し、割
込み処理からの復帰後、再び１回パルスを出力する機能
を有することにより、この信号を使用して以下のように
してメモリバンク切替信号を作成する。評価用シングル
チップマイクロコンピュータ27にリセットがかかると、
リセット出力端子29よりロウレベルの信号が出力され、
Ｄ−FF30の出力はハイレベルとなる。評価用シングル
チップマイクロコンピュータ27のリセットが解除される
と、評価用シングルチップマイクロコンピュータ27は
出力（メモリチップセレクト信号33）によりセレクトさ
れたユーザプログラム用メモリ12上のプログラムを実行
する。
ュータ27が特権割込み受付時に１回パルスを出力し、割
込み処理からの復帰後、再び１回パルスを出力する機能
を有することにより、この信号を使用して以下のように
してメモリバンク切替信号を作成する。評価用シングル
チップマイクロコンピュータ27にリセットがかかると、
リセット出力端子29よりロウレベルの信号が出力され、
Ｄ−FF30の出力はハイレベルとなる。評価用シングル
チップマイクロコンピュータ27のリセットが解除される
と、評価用シングルチップマイクロコンピュータ27は
出力（メモリチップセレクト信号33）によりセレクトさ
れたユーザプログラム用メモリ12上のプログラムを実行
する。
次に、評価用シングルチップマイクロコンピュータ27が
特権割込み状態に切り替わる時に、端子28に出力される
タイミング信号の前縁でＤ−FF30の出力が反転する
（第８図メモリチップセレクト信号33参照）。この時は
デバッグプログラム用メモリ13が選択されるため評価用
シングルチップマイクロコンピュータ27はデバッグプロ
グラム用メモリ13上のデバッグ用プログラムを実行する
（第８図メモリマップ参照）。また、割込み処理からの
復帰時特権割込み信号出力端子28に出力される２回目の
タイミング信号出力端子28に出力される２回目のタイミ
ング信号の前縁で再びＤ−FF30の出力が反転し、ユー
ザプログラム用メモリ12を選択することにより、評価用
シングルチップマイクロコンピュータ27は割込み処理か
らの復帰後、ユーザプログラムを実行する（第８図メモ
リマップ参照）。
特権割込み状態に切り替わる時に、端子28に出力される
タイミング信号の前縁でＤ−FF30の出力が反転する
（第８図メモリチップセレクト信号33参照）。この時は
デバッグプログラム用メモリ13が選択されるため評価用
シングルチップマイクロコンピュータ27はデバッグプロ
グラム用メモリ13上のデバッグ用プログラムを実行する
（第８図メモリマップ参照）。また、割込み処理からの
復帰時特権割込み信号出力端子28に出力される２回目の
タイミング信号出力端子28に出力される２回目のタイミ
ング信号の前縁で再びＤ−FF30の出力が反転し、ユー
ザプログラム用メモリ12を選択することにより、評価用
シングルチップマイクロコンピュータ27は割込み処理か
らの復帰後、ユーザプログラムを実行する（第８図メモ
リマップ参照）。
このようにして生成されるメモリチップセレクト信号33
を使用することで、特権割込み処理時のメモリバンクの
切替を行うことができる。
を使用することで、特権割込み処理時のメモリバンクの
切替を行うことができる。
以上説明したように本発明は、プロセッサユニットが特
権割込み処理中アクティブレベルを保つ信号あるいは特
権割込み受付時および特権割込み処理からの復帰後にそ
れぞれ１回、一定パルス幅を持ったアクティブレベルの
タイミング信号を発生し、評価用シングルチップマイク
ロコンピュータ外部に出力する回路を有することによ
り、この信号を特権割込み用メモリバンク切替信号とし
て使用することで特権割込み時メモリを、ユーザメモリ
からデバッグ用メモリへ切替えるための外部回路を省略
できるという効果がある。
権割込み処理中アクティブレベルを保つ信号あるいは特
権割込み受付時および特権割込み処理からの復帰後にそ
れぞれ１回、一定パルス幅を持ったアクティブレベルの
タイミング信号を発生し、評価用シングルチップマイク
ロコンピュータ外部に出力する回路を有することによ
り、この信号を特権割込み用メモリバンク切替信号とし
て使用することで特権割込み時メモリを、ユーザメモリ
からデバッグ用メモリへ切替えるための外部回路を省略
できるという効果がある。
第１図は本発明の評価用シングルチップマイクロコンピ
ュータの第１の実施例の回路図、第２図は、第１図で使
用されている各信号のタイミングチャート、第３図，第
４図は第１図に示した回路を有する評価用シングルチッ
プマイクロコンピュータのメモリバンクの切替動作の説
明図、第５図は本発明の第２の実施例の回路図、第６図
は第５図で使用されている各信号のタイミングチャー
ト、第７図，第８図は、第５図に示した回路を有する評
価用シングルチップマイクロコンピュータのメモリバン
ク切替動作の説明図である。 １……リセット信号、２……特権割込み入力信号、3,21
……特権割込み出力信号、4,5,22,23,30……Ｄ−FF、６
……割込みコントロールユニット、７……割込み復帰命
令終了信号、８……割込み受付信号、９……割込み要求
信号、10,26……プロセッサユニット、11,27……評価用
シングルチップマイクロコンピュータ、12……ユーザプ
ログラム用メモリ、13……デバッグプログラム用メモ
リ、14,28……特権割込み信号出力端子、15……評価用
割込み入力端子、16……特権割込み要因発生回路、19,2
0……メモリチップセレクト端子、24……出力コントロ
ールバッファ、25……割込み復帰後の最初の命令実行信
号、29……リセット信号出力端子、31……命令デコーダ
ユニット、32……命令フェッチユニット、33……メモリ
チップセレクト信号、34……出力コントロール信号。
ュータの第１の実施例の回路図、第２図は、第１図で使
用されている各信号のタイミングチャート、第３図，第
４図は第１図に示した回路を有する評価用シングルチッ
プマイクロコンピュータのメモリバンクの切替動作の説
明図、第５図は本発明の第２の実施例の回路図、第６図
は第５図で使用されている各信号のタイミングチャー
ト、第７図，第８図は、第５図に示した回路を有する評
価用シングルチップマイクロコンピュータのメモリバン
ク切替動作の説明図である。 １……リセット信号、２……特権割込み入力信号、3,21
……特権割込み出力信号、4,5,22,23,30……Ｄ−FF、６
……割込みコントロールユニット、７……割込み復帰命
令終了信号、８……割込み受付信号、９……割込み要求
信号、10,26……プロセッサユニット、11,27……評価用
シングルチップマイクロコンピュータ、12……ユーザプ
ログラム用メモリ、13……デバッグプログラム用メモ
リ、14,28……特権割込み信号出力端子、15……評価用
割込み入力端子、16……特権割込み要因発生回路、19,2
0……メモリチップセレクト端子、24……出力コントロ
ールバッファ、25……割込み復帰後の最初の命令実行信
号、29……リセット信号出力端子、31……命令デコーダ
ユニット、32……命令フェッチユニット、33……メモリ
チップセレクト信号、34……出力コントロール信号。
Claims (3)
- 【請求項１】通常状態ではユーザプログラム用メモリに
格納されたユーザプログラムを実行し、特権割込み状態
ではデバッグプログラム用メモリに格納されたデバッグ
プログラムを実行する評価用シングルチップマイクロコ
ンピュータにおいて、特権割込み入力信号を受ける入力
端子と、この入力端子に前記特権割込み入力信号が供給
されたことを検出し前記通常状態から前記特権割込み状
態に移行したことを示す特権割込み出力信号を発生する
手段と、前記特権割込み出力信号を外部に出力する出力
端子とを有し、前記出力端子から出力された前記特権割
込み出力信号を用いてアクセスすべきメモリを前記ユー
ザプログラム用メモリから前記デバッグ用メモリに切り
換えるように構成されることを特徴とする評価用シング
ルチップマイクロコンピュータ。 - 【請求項２】前記特権割込み出力信号は前記特権割込み
状態の間アクティブレベルに保持されており、かかるア
クティブレベルにより前記デバッグプログラム用メモリ
がアクセス状態に制御されるように構成されることを特
徴とする特許請求の範囲第１項記載の評価用シングルチ
ップマイクロコンピュータ。 - 【請求項３】前記特権割込み出力信号は前記通常状態か
ら前記特権割込み状態への移行時に一旦アクティブレベ
ルをとるとともに前記特権割込み状態から前記通常状態
への復帰時に再度アクティブレベルをとり、これら２回
のアクティブレベルの変化により前記ユーザプログラム
用メモリと前記デバッグプログラム用メモリとのアクセ
スが切り換わるように構成されることを特徴とする特許
請求の範囲第１項記載の評価用シングルチップマイクロ
コンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62320511A JPH0760401B2 (ja) | 1987-12-18 | 1987-12-18 | 評価用シングルチップマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62320511A JPH0760401B2 (ja) | 1987-12-18 | 1987-12-18 | 評価用シングルチップマイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01161541A JPH01161541A (ja) | 1989-06-26 |
| JPH0760401B2 true JPH0760401B2 (ja) | 1995-06-28 |
Family
ID=18122263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62320511A Expired - Fee Related JPH0760401B2 (ja) | 1987-12-18 | 1987-12-18 | 評価用シングルチップマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0760401B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07271608A (ja) * | 1994-03-30 | 1995-10-20 | Nec Corp | 割込み発生回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58107963A (ja) * | 1981-12-22 | 1983-06-27 | Nippon Signal Co Ltd:The | 割込処理装置 |
| JPS6145338A (ja) * | 1984-08-10 | 1986-03-05 | Nec Corp | 評価用マイクロコンピユ−タｌｓｉ |
| JPH087706B2 (ja) * | 1986-05-13 | 1996-01-29 | 日本電気株式会社 | 評価用シングルチツプマイクロコンピュータ |
-
1987
- 1987-12-18 JP JP62320511A patent/JPH0760401B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01161541A (ja) | 1989-06-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |