JP2002323995A - トレース回路 - Google Patents
トレース回路Info
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- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
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- H04B1/74—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission for increasing reliability, e.g. using redundant or spare channels or apparatus
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Abstract
(57)【要約】
【課題】 バスクロック周波数が高速化したり、バスビ
ット幅が大きくなっても、トレース元のデータ転送速度
に遅れることなく、デバッグ用のトレースデータを確実
に外部デバッガに受け渡す。 【解決手段】 ２つのトレースバッファメモリＡ，Ｂに
対して制御バス３６，アドレスバス３６，データバス３
８の何れかのデータを交互に格納するとともに、２つの
トレースバッファメモリＡ，Ｂからデータを交互に出力
する。
ット幅が大きくなっても、トレース元のデータ転送速度
に遅れることなく、デバッグ用のトレースデータを確実
に外部デバッガに受け渡す。 【解決手段】 ２つのトレースバッファメモリＡ，Ｂに
対して制御バス３６，アドレスバス３６，データバス３
８の何れかのデータを交互に格納するとともに、２つの
トレースバッファメモリＡ，Ｂからデータを交互に出力
する。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロコンピュ
ータ内蔵デバイスのマイクロコンピュータに内蔵された
デバッグ回路内のトレース回路に関するものである．
ータ内蔵デバイスのマイクロコンピュータに内蔵された
デバッグ回路内のトレース回路に関するものである．
【０００２】
【従来の技術】従来、マイクロコンピュータのプログラ
ムデバッグは、インサーキットエミュレータ（ＩＣＥ）
を用いるのが一般的であった。ＩＣＥの機能は、プログ
ラムデバッグを行うマイクロコンピュータの機能をエミ
ュレートするものであり、マイクロコンピュータのアド
レスバスやデータバス、制御バスをＩＣＥのメモリに接
続し、ＩＣＥを制御するホストコンピュータからプログ
ラムをＩＣＥのメモリにダウンロードしてＩＣＥがマイ
クロコンピュータを動作させていた。
ムデバッグは、インサーキットエミュレータ（ＩＣＥ）
を用いるのが一般的であった。ＩＣＥの機能は、プログ
ラムデバッグを行うマイクロコンピュータの機能をエミ
ュレートするものであり、マイクロコンピュータのアド
レスバスやデータバス、制御バスをＩＣＥのメモリに接
続し、ＩＣＥを制御するホストコンピュータからプログ
ラムをＩＣＥのメモリにダウンロードしてＩＣＥがマイ
クロコンピュータを動作させていた。
【０００３】そして、ＩＣＥのマイクロコンピュータ端
子をプログラムデバッグの対象となるマイクロコンピュ
ータを搭載したターゲットシステムのマイクロコンピュ
ータと置き換えてプログラムデバッグを行っていた。
子をプログラムデバッグの対象となるマイクロコンピュ
ータを搭載したターゲットシステムのマイクロコンピュ
ータと置き換えてプログラムデバッグを行っていた。
【０００４】通常、マイクロコンピュータ組み込み型の
ＬＳＩでは、プログラムはマイクロコンピュータに内蔵
されるメモリに格納されるため、ＩＣＥのメモリに接続
するためのアドレスバスやデータバスなどはＬＳＩ端子
には接続されない。このためＩＣＥ接続専用モードを設
けて、アドレスバスやデータバスをＬＳＩの外部端子に
引き出し、なおかつ、アドレスバス、データバスとして
使用した端子がもつ本来の機能はＩＣＥ内でエミュレー
トしていた。
ＬＳＩでは、プログラムはマイクロコンピュータに内蔵
されるメモリに格納されるため、ＩＣＥのメモリに接続
するためのアドレスバスやデータバスなどはＬＳＩ端子
には接続されない。このためＩＣＥ接続専用モードを設
けて、アドレスバスやデータバスをＬＳＩの外部端子に
引き出し、なおかつ、アドレスバス、データバスとして
使用した端子がもつ本来の機能はＩＣＥ内でエミュレー
トしていた。
【０００５】ところが、ＩＣＥとターゲットシステムと
の接続には、マイクロコンピュータの端子数分の接続が
必要なため、マイクロコンピュータの高速化や多ビット
バス化に伴い、ＩＣＥとターゲットシステムとの接続が
難しくなった。更に、マイクロコンピュータが内蔵され
るシステムＬＳＩでは、マイクロコンピュータの他、シ
ステム実現のための多様な機能がＬＳＩに内蔵されるた
め、ＩＣＥのメモリとの接続のために、アドレスバスや
データバスとして使用する端子が持つ本来の機能をＩＣ
Ｅでエミュレートすることが困難となった。
の接続には、マイクロコンピュータの端子数分の接続が
必要なため、マイクロコンピュータの高速化や多ビット
バス化に伴い、ＩＣＥとターゲットシステムとの接続が
難しくなった。更に、マイクロコンピュータが内蔵され
るシステムＬＳＩでは、マイクロコンピュータの他、シ
ステム実現のための多様な機能がＬＳＩに内蔵されるた
め、ＩＣＥのメモリとの接続のために、アドレスバスや
データバスとして使用する端子が持つ本来の機能をＩＣ
Ｅでエミュレートすることが困難となった。
【０００６】以上のような背景から、従来ＩＣＥが持つ
機能を補完するデバッグ回路をマイクロコンピュータに
内蔵して、デバッグ専用のＬＳＩ端子を介してホストコ
ンピュータと接続されるエミュレータ（デバッガ）と接
続するようにしたプログラム開発手法が採られるように
なった。
機能を補完するデバッグ回路をマイクロコンピュータに
内蔵して、デバッグ専用のＬＳＩ端子を介してホストコ
ンピュータと接続されるエミュレータ（デバッガ）と接
続するようにしたプログラム開発手法が採られるように
なった。
【０００７】図６は従来のマイクロコンピュータ組み込
み型のＬＳＩ１の内部回路構成を示すものである。図６
において、２はバスインターフェース、３はＣＰＵ、４
はメモリ、５はデバッグ回路、６はデバッグ回路の中の
トレース回路、７はイベント制御回路、８はトレースバ
ッファメモリ、９は出力ラッチ回路、１０は出力制御回
路、１１は制御バス、１２はアドレスバス、１３はデー
タバスである。また、制御バス１４、アドレスバス１
５、データバス１６はトレースバスである。トレース回
路６からデータが出力されるＬＳＩデータ出力端子ＤＡ
ＴＡは４ビットである。
み型のＬＳＩ１の内部回路構成を示すものである。図６
において、２はバスインターフェース、３はＣＰＵ、４
はメモリ、５はデバッグ回路、６はデバッグ回路の中の
トレース回路、７はイベント制御回路、８はトレースバ
ッファメモリ、９は出力ラッチ回路、１０は出力制御回
路、１１は制御バス、１２はアドレスバス、１３はデー
タバスである。また、制御バス１４、アドレスバス１
５、データバス１６はトレースバスである。トレース回
路６からデータが出力されるＬＳＩデータ出力端子ＤＡ
ＴＡは４ビットである。
【０００８】図７は、このトレース回路６内の各種信号
のタイミングチャートを示したものである。バスクロッ
ク信号ＣＫに同期したＷＲＩＴＥ信号によって制御バス
１４、アドレスバス１５、データバス１６の何れかのデ
ータ（８ビット）がイベント制御回路７を介してトレー
スバッファメモリ８に格納される。トレースバッファメ
モリ８で一旦格納されたデータは、その後のＲＥＡＤ信
号により、トレースバッファメモリ８から出力ラッチ回
路９に出力され、さらに出力制御回路１０に入力され
る。出力制御回路１０では、バスクロック信号ＣＫと同
じ周波数でかつ位相がπだけずれた出力制御信号Ｓｌ、
Ｓ２を用いて８ビットのデータを４ビットに変換し、該
変換した４ビットのデータをデータ出力端子ＤＡＴＡを
介して出力する。
のタイミングチャートを示したものである。バスクロッ
ク信号ＣＫに同期したＷＲＩＴＥ信号によって制御バス
１４、アドレスバス１５、データバス１６の何れかのデ
ータ（８ビット）がイベント制御回路７を介してトレー
スバッファメモリ８に格納される。トレースバッファメ
モリ８で一旦格納されたデータは、その後のＲＥＡＤ信
号により、トレースバッファメモリ８から出力ラッチ回
路９に出力され、さらに出力制御回路１０に入力され
る。出力制御回路１０では、バスクロック信号ＣＫと同
じ周波数でかつ位相がπだけずれた出力制御信号Ｓｌ、
Ｓ２を用いて８ビットのデータを４ビットに変換し、該
変換した４ビットのデータをデータ出力端子ＤＡＴＡを
介して出力する。
【０００９】
【発明が解決しようとする課題】しかしながら、近年の
システムＬＳＩは、内蔵されるマイクロコンピュータの
高速化が進み、バスクロック周波数が高速化してきてい
るために、１つのトレースバッファメモリしか持たない
上記従来技術では、バスクロック周波数に対応するトレ
ース元のデータ転送速度に対し、トレースバッファメモ
リへのアクセス速度が追いつかなくなり、入力データを
トレースバッファメモリに１バスサイクル内に格納した
りあるいはトレースバッファメモリから出力することが
困難となってきている。
システムＬＳＩは、内蔵されるマイクロコンピュータの
高速化が進み、バスクロック周波数が高速化してきてい
るために、１つのトレースバッファメモリしか持たない
上記従来技術では、バスクロック周波数に対応するトレ
ース元のデータ転送速度に対し、トレースバッファメモ
リへのアクセス速度が追いつかなくなり、入力データを
トレースバッファメモリに１バスサイクル内に格納した
りあるいはトレースバッファメモリから出力することが
困難となってきている。
【００１０】この発明は上記に鑑みてなされたもので、
バスクロック周波数が高速化しても、トレースバッファ
メモリを介してデータを確実にエミュレータに受け渡す
ことができるトレース回路を得ることを目的とする。
バスクロック周波数が高速化しても、トレースバッファ
メモリを介してデータを確実にエミュレータに受け渡す
ことができるトレース回路を得ることを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
この発明にかかるトレース回路は、マイクロコンピュー
タに内蔵されてプログラムデバッグを行うデバッグ回路
に内蔵され、マイクロコンピュータのバス上のデータを
バスクロック信号に従ってトレースし、トレース結果を
専用端子を介してエミュレータに出力するトレース回路
において、前記マイクロコンピュータのバス上のデータ
がバスクロック信号に従って格納される複数のトレース
バッファメモリと、前記複数のトレースバッファメモリ
に対して所定の順番にサイクリックに前記バス上のデー
タを格納するとともに前記複数のトレースバッファメモ
リの格納データを所定の順番にサイクリックに出力する
データの入出力制御を前記バスクロック信号に同期して
実行する制御回路とを備えることを特徴とする。
この発明にかかるトレース回路は、マイクロコンピュー
タに内蔵されてプログラムデバッグを行うデバッグ回路
に内蔵され、マイクロコンピュータのバス上のデータを
バスクロック信号に従ってトレースし、トレース結果を
専用端子を介してエミュレータに出力するトレース回路
において、前記マイクロコンピュータのバス上のデータ
がバスクロック信号に従って格納される複数のトレース
バッファメモリと、前記複数のトレースバッファメモリ
に対して所定の順番にサイクリックに前記バス上のデー
タを格納するとともに前記複数のトレースバッファメモ
リの格納データを所定の順番にサイクリックに出力する
データの入出力制御を前記バスクロック信号に同期して
実行する制御回路とを備えることを特徴とする。
【００１２】この発明によれば、トレースバッファメモ
リを複数個設け、これら複数のトレースバッファメモリ
へのデータ入出力をバスクロック信号に同期して制御す
るようにしている。また、複数のトレースバッファメモ
リに対して所定の順番にサイクリックに前記バス上のデ
ータを格納するとともに、前記複数のトレースバッファ
メモリからデータを所定の順番にサイクリックに出力す
る。
リを複数個設け、これら複数のトレースバッファメモリ
へのデータ入出力をバスクロック信号に同期して制御す
るようにしている。また、複数のトレースバッファメモ
リに対して所定の順番にサイクリックに前記バス上のデ
ータを格納するとともに、前記複数のトレースバッファ
メモリからデータを所定の順番にサイクリックに出力す
る。
【００１３】つぎの発明にかかるトレース回路は、上記
発明において、前記制御回路は、前記バス上のデータの
ビット数を判定し、該判定したビット数が予め設定され
たビット数よりも短い場合は、前記複数のトレースバッ
ファメモリのうちの一部のトレースバッファメモリにデ
ータを格納し、これら一部のトレースバッファメモリか
ら出力データを所定の順番にサイクリックに出力するこ
とを特徴とする。
発明において、前記制御回路は、前記バス上のデータの
ビット数を判定し、該判定したビット数が予め設定され
たビット数よりも短い場合は、前記複数のトレースバッ
ファメモリのうちの一部のトレースバッファメモリにデ
ータを格納し、これら一部のトレースバッファメモリか
ら出力データを所定の順番にサイクリックに出力するこ
とを特徴とする。
【００１４】この発明によれば、バス上のデータのビッ
ト数を判定し、該判定したビット数が予め設定されたビ
ット数よりも短い場合は、複数のトレースバッファメモ
リのうちの一部のトレースバッファメモリにデータを格
納し、これら一部のトレースバッファメモリからデータ
を所定の順番にサイクリックに出力する。
ト数を判定し、該判定したビット数が予め設定されたビ
ット数よりも短い場合は、複数のトレースバッファメモ
リのうちの一部のトレースバッファメモリにデータを格
納し、これら一部のトレースバッファメモリからデータ
を所定の順番にサイクリックに出力する。
【００１５】つぎの発明にかかるトレース回路は、上記
発明において、前記トレースバッファメモリを２つ備
え、前記制御回路は２つのトレースバッファメモリに前
記バス上のデータを交互に格納するとともに、前記２つ
のトレースバッファメモリからデータを交互に出力する
ことを特徴とする。
発明において、前記トレースバッファメモリを２つ備
え、前記制御回路は２つのトレースバッファメモリに前
記バス上のデータを交互に格納するとともに、前記２つ
のトレースバッファメモリからデータを交互に出力する
ことを特徴とする。
【００１６】この発明によれば、２つのトレースバッフ
ァメモリに対してバス上のデータを交互に格納するとと
もに、２つのトレースバッファメモリから出力データを
交互に出力するようにしている。
ァメモリに対してバス上のデータを交互に格納するとと
もに、２つのトレースバッファメモリから出力データを
交互に出力するようにしている。
【００１７】つぎの発明にかかるトレース回路は、上記
発明において、前記制御回路は、前記バス上のデータの
ビット数を判定し、該判定したビット数が予め設定され
たビット数よりも短い場合は、前記２つのトレースバッ
ファメモリのうちの一方のトレースバッファメモリにデ
ータを格納するとともに、この一方のトレースバッファ
メモリから出力データを出力することを特徴とする。
発明において、前記制御回路は、前記バス上のデータの
ビット数を判定し、該判定したビット数が予め設定され
たビット数よりも短い場合は、前記２つのトレースバッ
ファメモリのうちの一方のトレースバッファメモリにデ
ータを格納するとともに、この一方のトレースバッファ
メモリから出力データを出力することを特徴とする。
【００１８】この発明によれば、バス上のデータのビッ
ト数を判定し、該判定したビット数が予め設定されたビ
ット数よりも短い場合は、２つのトレースバッファメモ
リのうちの一方のトレースバッファメモリにデータを格
納するとともに、この一方のトレースバッファメモリか
らデータを出力するようにする。
ト数を判定し、該判定したビット数が予め設定されたビ
ット数よりも短い場合は、２つのトレースバッファメモ
リのうちの一方のトレースバッファメモリにデータを格
納するとともに、この一方のトレースバッファメモリか
らデータを出力するようにする。
【００１９】つぎの発明にかかるトレース回路は、上記
発明において、前記複数の出力ラッチ回路から出力され
るデータのビット幅を変換するビット幅変換回路を更に
備えることを特徴とする。
発明において、前記複数の出力ラッチ回路から出力され
るデータのビット幅を変換するビット幅変換回路を更に
備えることを特徴とする。
【００２０】この発明によれば、複数の出力ラッチ回路
から出力されるデータのビット幅を変換し、この変換し
たビット幅のデータを専用端子を介してエミュレータに
出力する。
から出力されるデータのビット幅を変換し、この変換し
たビット幅のデータを専用端子を介してエミュレータに
出力する。
【００２１】
【発明の実施の形態】以下に添付図面を参照して、この
発明にかかるトレース回路の好適な実施の形態を詳細に
説明する。
発明にかかるトレース回路の好適な実施の形態を詳細に
説明する。
【００２２】実施の形態１.図１は、この発明の実施の
形態１によるデバッグ回路内蔵マイクロコンピュータＬ
ＳＩを示すブロック図である。デバッグ回路にトレース
回路が内蔵されている。
形態１によるデバッグ回路内蔵マイクロコンピュータＬ
ＳＩを示すブロック図である。デバッグ回路にトレース
回路が内蔵されている。
【００２３】図１において、２１はマイクロコンピュー
タ（ＬＳＩ）、２５はマイクロコンピュータ２１に内蔵
されるデバッグ回路であり、２６はマイクロコンピュー
タ２１のバス上のデータをトレースするトレース回路で
あり、トレース回路２６は外部デバッガ（エミュレー
タ、図示せず）とデータの入出力を行う複数ビット（こ
の場合４ビット）のＤＡＴＡ端子を備えている。また、
２２はバスインターフェース、２３はＣＰＵ、２４はメ
モリ、３３は制御バス、３４はアドレスバス、３５はデ
ータバスである。また、３６、３７および３８はトレー
スバスであり、３６が制御バス、３７が８ビットのアド
レスバス、３８が８ビットのデータバスである。制御バ
ス３６には、書込み信号ＷＲＩＴＥ（以下ＷＲＩＴＥ信
号ともいう）、読み出し信号ＲＥＡＤ（以下ＲＥＡＤ信
号ともいう）およびバスクロック信号ＣＫが含まれてい
る。なお、外部デバッガはホストコンピュータに接続さ
れている。
タ（ＬＳＩ）、２５はマイクロコンピュータ２１に内蔵
されるデバッグ回路であり、２６はマイクロコンピュー
タ２１のバス上のデータをトレースするトレース回路で
あり、トレース回路２６は外部デバッガ（エミュレー
タ、図示せず）とデータの入出力を行う複数ビット（こ
の場合４ビット）のＤＡＴＡ端子を備えている。また、
２２はバスインターフェース、２３はＣＰＵ、２４はメ
モリ、３３は制御バス、３４はアドレスバス、３５はデ
ータバスである。また、３６、３７および３８はトレー
スバスであり、３６が制御バス、３７が８ビットのアド
レスバス、３８が８ビットのデータバスである。制御バ
ス３６には、書込み信号ＷＲＩＴＥ（以下ＷＲＩＴＥ信
号ともいう）、読み出し信号ＲＥＡＤ（以下ＲＥＡＤ信
号ともいう）およびバスクロック信号ＣＫが含まれてい
る。なお、外部デバッガはホストコンピュータに接続さ
れている。
【００２４】つぎに、トレース回路２６の内部構成を説
明する。トレース回路２６は、イベント制御回路２７、
２つのトレースバッファメモリＡ，Ｂ、２つの出力ラッ
チ回路３０，３１、出力制御回路４０を有している。こ
れらのイベント制御回路２７、２つのトレースバッファ
メモリＡ，Ｂ、２つの出力ラッチ回路３０，３１、出力
制御回路４０は、トレース元バスのバスサイクルに同期
したクロック信号ＣＫに同期して動作する。
明する。トレース回路２６は、イベント制御回路２７、
２つのトレースバッファメモリＡ，Ｂ、２つの出力ラッ
チ回路３０，３１、出力制御回路４０を有している。こ
れらのイベント制御回路２７、２つのトレースバッファ
メモリＡ，Ｂ、２つの出力ラッチ回路３０，３１、出力
制御回路４０は、トレース元バスのバスサイクルに同期
したクロック信号ＣＫに同期して動作する。
【００２５】イベント制御回路２７は、トレースイベン
トが発生すると、トレース用の制御バス３６、アドレス
バス３７およびデータバス３８の何れかからトレースデ
ータを取得し、該取得したトレースデータを制御バス３
６から取得した書込み信号ＷＲＩＴＥおよび読み出し信
号ＲＥＡＤを用いてトレースバッファメモリＡ，Ｂへ入
出力制御する。なお、書込み信号ＷＲＩＴＥおよび読み
出し信号ＲＥＡＤは、バスクロック信号ＣＫに同期した
同じ周波数の信号である。
トが発生すると、トレース用の制御バス３６、アドレス
バス３７およびデータバス３８の何れかからトレースデ
ータを取得し、該取得したトレースデータを制御バス３
６から取得した書込み信号ＷＲＩＴＥおよび読み出し信
号ＲＥＡＤを用いてトレースバッファメモリＡ，Ｂへ入
出力制御する。なお、書込み信号ＷＲＩＴＥおよび読み
出し信号ＲＥＡＤは、バスクロック信号ＣＫに同期した
同じ周波数の信号である。
【００２６】トレース回路２６には、書込み信号ＷＲＩ
ＴＥおよび読み出し信号ＲＥＡＤによって読み書き制御
される２つのトレースバッファメモリＡ，Ｂを有してい
る。トレースバッファメモリＡ，Ｂの入出力は、夫々８
ビットである。
ＴＥおよび読み出し信号ＲＥＡＤによって読み書き制御
される２つのトレースバッファメモリＡ，Ｂを有してい
る。トレースバッファメモリＡ，Ｂの入出力は、夫々８
ビットである。
【００２７】ここで、イベント制御回路２７は、制御バ
ス３６、アドレスバス３７およびデータバス３８の何れ
かから入力された８ビットのトレースデータを２つのト
レースバッファメモリＡ，Ｂに格納する際、トレースデ
ータをこれら２つのトレースバッファメモリＡ，Ｂに交
互に格納するようにしている。
ス３６、アドレスバス３７およびデータバス３８の何れ
かから入力された８ビットのトレースデータを２つのト
レースバッファメモリＡ，Ｂに格納する際、トレースデ
ータをこれら２つのトレースバッファメモリＡ，Ｂに交
互に格納するようにしている。
【００２８】出力ラッチ回路３０は、８ビット分のラッ
チ回路で構成され、トレースバッファメモリＡから読み
出されたトレースデータをＲＥＡＤ信号をトリガとして
ラッチする。出力ラッチ回路３１は、８ビット分のラッ
チ回路で構成され、トレースバッファメモリＢから読み
出されたトレースデータをＲＥＡＤ信号をトリガとして
ラッチする。これら出力ラッチ回路３０，３１の出力は
出力制御回路４０に入力されている。
チ回路で構成され、トレースバッファメモリＡから読み
出されたトレースデータをＲＥＡＤ信号をトリガとして
ラッチする。出力ラッチ回路３１は、８ビット分のラッ
チ回路で構成され、トレースバッファメモリＢから読み
出されたトレースデータをＲＥＡＤ信号をトリガとして
ラッチする。これら出力ラッチ回路３０，３１の出力は
出力制御回路４０に入力されている。
【００２９】出力制御回路４０は、πラジアンずつ位相
がずれかつクロック信号ＣＫの２倍の周期２Ｔをもつ出
力制御信号Ｓａ１，Ｓａ２，Ｓｂ１およびＳｂ２を用い
て、出力ラッチ回路３０の８ビット出力Ｄａおよび出力
ラッチ回路３１の８ビット出力Ｄｂを４ビットのビット
幅データに変換するビット幅変換処理を実行する。４ビ
ットに変換されたトレースデータは、端子ＤＡＴＡを介
して外部デバッガに出力される。
がずれかつクロック信号ＣＫの２倍の周期２Ｔをもつ出
力制御信号Ｓａ１，Ｓａ２，Ｓｂ１およびＳｂ２を用い
て、出力ラッチ回路３０の８ビット出力Ｄａおよび出力
ラッチ回路３１の８ビット出力Ｄｂを４ビットのビット
幅データに変換するビット幅変換処理を実行する。４ビ
ットに変換されたトレースデータは、端子ＤＡＴＡを介
して外部デバッガに出力される。
【００３０】つぎに、かかる図１に示した構成をもつト
レース回路２６の動作を図２に示すタイムチャートを参
照して説明する。
レース回路２６の動作を図２に示すタイムチャートを参
照して説明する。
【００３１】イベント制御回路２７は、制御バス３６、
アドレスバス３７、データバス３８のいずれかから取得
した最初のバスサイクルのトレースデータ（８ビット、
ＡＢh hは１６進）を、クロック信号ＣＫに同期したＷ
ＲＩＴＥ信号によってトレースバッファメモリＡ側に格
納する。
アドレスバス３７、データバス３８のいずれかから取得
した最初のバスサイクルのトレースデータ（８ビット、
ＡＢh hは１６進）を、クロック信号ＣＫに同期したＷ
ＲＩＴＥ信号によってトレースバッファメモリＡ側に格
納する。
【００３２】つぎのバスサイクルでは、イベント制御回
路２７は、制御バス３６、アドレスバス３７、データバ
ス３８のいずれかから取得したトレースデータ（ＣＤ
h）を、ＷＲＩＴＥ信号によってトレースバッファメモ
リＢ側に格納する。
路２７は、制御バス３６、アドレスバス３７、データバ
ス３８のいずれかから取得したトレースデータ（ＣＤ
h）を、ＷＲＩＴＥ信号によってトレースバッファメモ
リＢ側に格納する。
【００３３】つぎのバスサイクルでは、イベント制御回
路２７は、制御バス３６、アドレスバス３７、データバ
ス３８のいずれかから取得したトレースデータ（１２
h）を、ＷＲＩＴＥ信号によってトレースバッファメモ
リＡ側に格納する。
路２７は、制御バス３６、アドレスバス３７、データバ
ス３８のいずれかから取得したトレースデータ（１２
h）を、ＷＲＩＴＥ信号によってトレースバッファメモ
リＡ側に格納する。
【００３４】つぎのバスサイクルでは、イベント制御回
路２７は、制御バス３６、アドレスバス３７、データバ
ス３８のいずれかから取得したトレースデータ（３４
h）を、ＷＲＩＴＥ信号によってトレースバッファメモ
リＢ側に格納する。
路２７は、制御バス３６、アドレスバス３７、データバ
ス３８のいずれかから取得したトレースデータ（３４
h）を、ＷＲＩＴＥ信号によってトレースバッファメモ
リＢ側に格納する。
【００３５】このように、２つのトレースバッファメモ
リＡ，Ｂには、トレースデータは交互に書き込まれる。
したがって、各バスサイクルＴでのトレースバッファメ
モリヘのデータの格納は２バスサイクル２Ｔ以内に行う
ようにすればよい。
リＡ，Ｂには、トレースデータは交互に書き込まれる。
したがって、各バスサイクルＴでのトレースバッファメ
モリヘのデータの格納は２バスサイクル２Ｔ以内に行う
ようにすればよい。
【００３６】あるバスサイクルでは、イベント制御回路
２７は、バスクロック信号ＣＫに同期したＲＥＡＤ信号
によってトレースバッファメモリＡに格納されたデータ
（ＡＢh）を出力ラッチ回路３０に出力する。出力ラッ
チ回路３０は、トレースバッファメモリＡから読み出さ
れたデータをＲＥＡＤ信号をトリガとしてラッチする。
２７は、バスクロック信号ＣＫに同期したＲＥＡＤ信号
によってトレースバッファメモリＡに格納されたデータ
（ＡＢh）を出力ラッチ回路３０に出力する。出力ラッ
チ回路３０は、トレースバッファメモリＡから読み出さ
れたデータをＲＥＡＤ信号をトリガとしてラッチする。
【００３７】つぎのバスサイクルでは、イベント制御回
路２７は、ＲＥＡＤ信号によってトレースバッファメモ
リＢに格納されたデータ（ＣＤh）を出力ラッチ回路３
１に出力する。出力ラッチ回路３１は、トレースバッフ
ァメモリＢから読み出されたデータをＲＥＡＤ信号をト
リガとしてラッチする。
路２７は、ＲＥＡＤ信号によってトレースバッファメモ
リＢに格納されたデータ（ＣＤh）を出力ラッチ回路３
１に出力する。出力ラッチ回路３１は、トレースバッフ
ァメモリＢから読み出されたデータをＲＥＡＤ信号をト
リガとしてラッチする。
【００３８】つぎのバスサイクルでは、イベント制御回
路２７は、ＲＥＡＤ信号によってトレースバッファメモ
リＡに格納されたデータ（１２h）を出力ラッチ回路３
０に出力する。出力ラッチ回路３０は、トレースバッフ
ァメモリＡから読み出されたデータをＲＥＡＤ信号をト
リガとしてラッチする。
路２７は、ＲＥＡＤ信号によってトレースバッファメモ
リＡに格納されたデータ（１２h）を出力ラッチ回路３
０に出力する。出力ラッチ回路３０は、トレースバッフ
ァメモリＡから読み出されたデータをＲＥＡＤ信号をト
リガとしてラッチする。
【００３９】つぎのバスサイクルでは、イベント制御回
路２７は、ＲＥＡＤ信号によってトレースバッファメモ
リＢに格納されたデータ（３４h）を出力ラッチ回路３
１に出力する。出力ラッチ回路３１は、トレースバッフ
ァメモリＢから読み出されたデータをＲＥＡＤ信号をト
リガとしてラッチする。
路２７は、ＲＥＡＤ信号によってトレースバッファメモ
リＢに格納されたデータ（３４h）を出力ラッチ回路３
１に出力する。出力ラッチ回路３１は、トレースバッフ
ァメモリＢから読み出されたデータをＲＥＡＤ信号をト
リガとしてラッチする。
【００４０】このように、トレースデータは、２つのト
レースバッファメモリＡ，Ｂから交互に読み出される。
したがって、トレースバッファメモリからのデータの読
み出しは２バスサイクル２Ｔ以内に行うようにすればよ
い。
レースバッファメモリＡ，Ｂから交互に読み出される。
したがって、トレースバッファメモリからのデータの読
み出しは２バスサイクル２Ｔ以内に行うようにすればよ
い。
【００４１】出力制御回路４０は、πラジアンずつ位相
がずれかつクロック信号ＣＫの２倍の周期２Ｔをもつ出
力制御信号Ｓａ１，Ｓａ２を用いて出力ラッチ回路３０
の８ビットの出力Ｄａを４ビットの出力にビット幅変換
する。例えば、出力ラッチ回路３０から８ビットのデー
タ（ＡＢh）が入力された場合、４ビットのデータ（Ａ
h）および（Ｂh）に変換する。
がずれかつクロック信号ＣＫの２倍の周期２Ｔをもつ出
力制御信号Ｓａ１，Ｓａ２を用いて出力ラッチ回路３０
の８ビットの出力Ｄａを４ビットの出力にビット幅変換
する。例えば、出力ラッチ回路３０から８ビットのデー
タ（ＡＢh）が入力された場合、４ビットのデータ（Ａ
h）および（Ｂh）に変換する。
【００４２】また、出力制御回路４０は、πラジアンず
つ位相がずれかつクロック信号ＣＫの２倍の周期２Ｔを
もつ出力制御信号Ｓｂ１，Ｓｂ２を用いて出力ラッチ回
路３１の８ビットの出力Ｄｂを４ビットの出力にビット
幅変換する。例えば、出力ラッチ回路３１から８ビット
のデータ（ＣＤh）が入力された場合、４ビットのデー
タ（Ｃh）および（Ｄh）に変換する。出力制御回路４０
で４ビット幅に変換されたトレースデータは、４ビット
ずつＤＡＴＡ端子に出力される。
つ位相がずれかつクロック信号ＣＫの２倍の周期２Ｔを
もつ出力制御信号Ｓｂ１，Ｓｂ２を用いて出力ラッチ回
路３１の８ビットの出力Ｄｂを４ビットの出力にビット
幅変換する。例えば、出力ラッチ回路３１から８ビット
のデータ（ＣＤh）が入力された場合、４ビットのデー
タ（Ｃh）および（Ｄh）に変換する。出力制御回路４０
で４ビット幅に変換されたトレースデータは、４ビット
ずつＤＡＴＡ端子に出力される。
【００４３】このようにしてＤＡＴＡ端子から出力され
るトレースデータは、先の図６および図７に示した従来
技術と同様、１バスサイクルＴで１つのトレースバッフ
ァメモリヘデータの格納および出力を行った場合と同じ
結果を得るが、図２に示すように、各トレースバッファ
メモリＡ，Ｂおよび出力ラッチ回路３０，３１でのトレ
ースデータの保持期間は従来の２倍の２バスサイクル２
Ｔ分となっている。したがって、バスサイクルＴが高速
化され、トレース元のデータ転送速度が高速化されて
も、トレースバッファメモリへのアクセスに余裕ができ
るので、トレース元のデータ転送速度に遅れることなく
トレース先に確実にデータを出力することが可能とな
る。
るトレースデータは、先の図６および図７に示した従来
技術と同様、１バスサイクルＴで１つのトレースバッフ
ァメモリヘデータの格納および出力を行った場合と同じ
結果を得るが、図２に示すように、各トレースバッファ
メモリＡ，Ｂおよび出力ラッチ回路３０，３１でのトレ
ースデータの保持期間は従来の２倍の２バスサイクル２
Ｔ分となっている。したがって、バスサイクルＴが高速
化され、トレース元のデータ転送速度が高速化されて
も、トレースバッファメモリへのアクセスに余裕ができ
るので、トレース元のデータ転送速度に遅れることなく
トレース先に確実にデータを出力することが可能とな
る。
【００４４】実施の形態２．つぎに、この発明の実施の
形態２について説明する。この実施の形態２において
は、イベント制御回路２７は、トレースすべきトレース
データのビット数（ビット幅）を判定し、該判定したビ
ット数が予め設定されたビット数よりも短い場合は、２
つのトレースバッファメモリＡ，Ｂのうちの一方のトレ
ースバッファメモリにデータを格納するとともに、この
一方のトレースバッファメモリから出力データを出力す
るようにしている。
形態２について説明する。この実施の形態２において
は、イベント制御回路２７は、トレースすべきトレース
データのビット数（ビット幅）を判定し、該判定したビ
ット数が予め設定されたビット数よりも短い場合は、２
つのトレースバッファメモリＡ，Ｂのうちの一方のトレ
ースバッファメモリにデータを格納するとともに、この
一方のトレースバッファメモリから出力データを出力す
るようにしている。
【００４５】すなわち、制御バス３６、アドレスバス３
７、データバス３８のいずれかからトレース回路２６に
受け渡すデータのビット数が８ビットよりも小さく、１
バスサイクルＴ内にデータ受け渡しが行えるような場合
は、トレースバッファメモリへのデータの格納の順序を
実施の形態１のようなＡ１→Ｂｌ→Ａ２→Ｂ２の順では
なく、Ａ１→Ａ２→Ａ３→Ａ４の順で行うことにより、
格納先のバッファメモリＡ，Ｂと交互に変更する処理を
行わなくても良いようにしている。
７、データバス３８のいずれかからトレース回路２６に
受け渡すデータのビット数が８ビットよりも小さく、１
バスサイクルＴ内にデータ受け渡しが行えるような場合
は、トレースバッファメモリへのデータの格納の順序を
実施の形態１のようなＡ１→Ｂｌ→Ａ２→Ｂ２の順では
なく、Ａ１→Ａ２→Ａ３→Ａ４の順で行うことにより、
格納先のバッファメモリＡ，Ｂと交互に変更する処理を
行わなくても良いようにしている。
【００４６】なお、ビット長の判定には、データバス３
８もしくはアドレスバス３７を介して送られるデータの
ビット長を表す信号を制御バス３６を介してイベント制
御回路２７に送るとか、あるいはデータバス３８あるい
はアドレスバス３７のデータ内の１ビットを符号化ビッ
トとし、この符号化ビットによってビット長が長いか短
いかの二種類を識別させるなどの手法がある。
８もしくはアドレスバス３７を介して送られるデータの
ビット長を表す信号を制御バス３６を介してイベント制
御回路２７に送るとか、あるいはデータバス３８あるい
はアドレスバス３７のデータ内の１ビットを符号化ビッ
トとし、この符号化ビットによってビット長が長いか短
いかの二種類を識別させるなどの手法がある。
【００４７】図３は実施の形態２によるトレース回路２
６内の各種信号のタイミングチャートを示すものであ
る。この図３の場合は、トレースバッファメモリＡまた
はＢに格納されるデータ幅を、４ビット（Ａh、Ｂh、１
h、３h）としており、イベント制御回路２７は、クロッ
ク信号に同期したＷＲＩＴＥ信号によってこの４ビット
幅のトレースデータをトレースバッファメモリＡ側だけ
に格納する。イベント制御回路２７は、トレースバッフ
ァメモリＡ側のみに格納されたデータをＲＥＡＤ信号に
よって読み出し、出力ラッチ回路３０にラッチしてい
る。出力制御回路４０は、バスクロック信号と同じ周波
数の出力制御信号Ｓａ１およびＳａ２を用いて、出力ラ
ッチ回路３０から出力された４ビットのトレースデータ
を４ビットのトレースデータとしてＤＡＴＡ端子に出力
する。
６内の各種信号のタイミングチャートを示すものであ
る。この図３の場合は、トレースバッファメモリＡまた
はＢに格納されるデータ幅を、４ビット（Ａh、Ｂh、１
h、３h）としており、イベント制御回路２７は、クロッ
ク信号に同期したＷＲＩＴＥ信号によってこの４ビット
幅のトレースデータをトレースバッファメモリＡ側だけ
に格納する。イベント制御回路２７は、トレースバッフ
ァメモリＡ側のみに格納されたデータをＲＥＡＤ信号に
よって読み出し、出力ラッチ回路３０にラッチしてい
る。出力制御回路４０は、バスクロック信号と同じ周波
数の出力制御信号Ｓａ１およびＳａ２を用いて、出力ラ
ッチ回路３０から出力された４ビットのトレースデータ
を４ビットのトレースデータとしてＤＡＴＡ端子に出力
する。
【００４８】このように、この実施の形態２において
は、トレースすべきトレースデータのビット数（ビット
幅）を判定し、該判定したビット数が予め設定されたビ
ット数よりも短くて１サイクル内でのデータの受け渡し
を行うことができるような場合は、一方のトレースバッ
ファメモリのみを使用するようにしたので、格納先のト
レースバッファメモリを交互に切り替える処理を行う必
要がなくなり、高速にデータの格納、出力を行うことが
できる。
は、トレースすべきトレースデータのビット数（ビット
幅）を判定し、該判定したビット数が予め設定されたビ
ット数よりも短くて１サイクル内でのデータの受け渡し
を行うことができるような場合は、一方のトレースバッ
ファメモリのみを使用するようにしたので、格納先のト
レースバッファメモリを交互に切り替える処理を行う必
要がなくなり、高速にデータの格納、出力を行うことが
できる。
【００４９】実施の形態３．つぎに、図４および図５を
用いてこの発明の実施の形態３について説明する。この
実施の形態３においては、トレースバッファメモリの数
を３個以上の複数個備えることにより、クロックＣＫの
周波数がより高速になったり、制御バス３６、アドレス
バス３７、データバス３８のバスビット幅が大きくなっ
たような場合でも、１バスサイクル内でデータの格納、
出力を滞りなく行ってＤＡＴＡ端子へトレース出力を行
うことが可能としている。図１に示す構成要素と同じ機
能を有するものに関しては同一符号を付しており、重複
する説明は省略する。
用いてこの発明の実施の形態３について説明する。この
実施の形態３においては、トレースバッファメモリの数
を３個以上の複数個備えることにより、クロックＣＫの
周波数がより高速になったり、制御バス３６、アドレス
バス３７、データバス３８のバスビット幅が大きくなっ
たような場合でも、１バスサイクル内でデータの格納、
出力を滞りなく行ってＤＡＴＡ端子へトレース出力を行
うことが可能としている。図１に示す構成要素と同じ機
能を有するものに関しては同一符号を付しており、重複
する説明は省略する。
【００５０】トレース回路２６は、イベント制御回路２
７、３つのトレースバッファメモリＡ，Ｂ，Ｃ、３つの
出力ラッチ回路３０，３１，３２、出力制御回路４０を
有している。
７、３つのトレースバッファメモリＡ，Ｂ，Ｃ、３つの
出力ラッチ回路３０，３１，３２、出力制御回路４０を
有している。
【００５１】つぎに、かかる図４に示した構成をもつト
レース回路２６の動作を図５に示すタイムチャートを参
照して説明する。
レース回路２６の動作を図５に示すタイムチャートを参
照して説明する。
【００５２】イベント制御回路２７は、制御バス３６、
アドレスバス３７、データバス３８のいずれかから取得
した最初のバスサイクルのトレースデータ（８ビット、
ＡＢh hは１６進）を、クロック信号ＣＫに同期したＷ
ＲＩＴＥ信号によってトレースバッファメモリＡに格納
する。
アドレスバス３７、データバス３８のいずれかから取得
した最初のバスサイクルのトレースデータ（８ビット、
ＡＢh hは１６進）を、クロック信号ＣＫに同期したＷ
ＲＩＴＥ信号によってトレースバッファメモリＡに格納
する。
【００５３】つぎのバスサイクルでは、イベント制御回
路２７は、制御バス３６、アドレスバス３７、データバ
ス３８のいずれかから取得したトレースデータ（ＣＤ
h）を、ＷＲＩＴＥ信号によってトレースバッファメモ
リＢに格納する。
路２７は、制御バス３６、アドレスバス３７、データバ
ス３８のいずれかから取得したトレースデータ（ＣＤ
h）を、ＷＲＩＴＥ信号によってトレースバッファメモ
リＢに格納する。
【００５４】つぎのバスサイクルでは、イベント制御回
路２７は、制御バス３６、アドレスバス３７、データバ
ス３８のいずれかから取得したトレースデータ（１２
h）を、ＷＲＩＴＥ信号によってトレースバッファメモ
リＣに格納する。
路２７は、制御バス３６、アドレスバス３７、データバ
ス３８のいずれかから取得したトレースデータ（１２
h）を、ＷＲＩＴＥ信号によってトレースバッファメモ
リＣに格納する。
【００５５】つぎのバスサイクルでは、イベント制御回
路２７は、制御バス３６、アドレスバス３７、データバ
ス３８のいずれかから取得したトレースデータ（３４
h）を、ＷＲＩＴＥ信号によってトレースバッファメモ
リＡに格納する。
路２７は、制御バス３６、アドレスバス３７、データバ
ス３８のいずれかから取得したトレースデータ（３４
h）を、ＷＲＩＴＥ信号によってトレースバッファメモ
リＡに格納する。
【００５６】このように、３つのトレースバッファメモ
リＡ，Ｂ，Ｃには、トレースデータは所定の順番にサイ
クリックに書き込まれる（この場合はＡ→Ｂ→Ｃ→Ａ→
Ｂ…）。したがって、各バスサイクルＴでのトレースバ
ッファメモリヘのデータの格納は３バスサイクル３Ｔ以
内に行うようにすればよい。
リＡ，Ｂ，Ｃには、トレースデータは所定の順番にサイ
クリックに書き込まれる（この場合はＡ→Ｂ→Ｃ→Ａ→
Ｂ…）。したがって、各バスサイクルＴでのトレースバ
ッファメモリヘのデータの格納は３バスサイクル３Ｔ以
内に行うようにすればよい。
【００５７】あるバスサイクルでは、イベント制御回路
２７は、バスクロック信号ＣＫに同期したＲＥＡＤ信号
によってトレースバッファメモリＡに格納されたデータ
（ＡＢh）を出力ラッチ回路３０に出力する。出力ラッ
チ回路３０は、トレースバッファメモリＡから読み出さ
れたデータをＲＥＡＤ信号をトリガとしてラッチする。
２７は、バスクロック信号ＣＫに同期したＲＥＡＤ信号
によってトレースバッファメモリＡに格納されたデータ
（ＡＢh）を出力ラッチ回路３０に出力する。出力ラッ
チ回路３０は、トレースバッファメモリＡから読み出さ
れたデータをＲＥＡＤ信号をトリガとしてラッチする。
【００５８】つぎのバスサイクルでは、イベント制御回
路２７は、ＲＥＡＤ信号によってトレースバッファメモ
リＢに格納されたデータ（ＣＤh）を出力ラッチ回路３
１に出力する。出力ラッチ回路３１は、トレースバッフ
ァメモリＢから読み出されたデータをＲＥＡＤ信号をト
リガとしてラッチする。
路２７は、ＲＥＡＤ信号によってトレースバッファメモ
リＢに格納されたデータ（ＣＤh）を出力ラッチ回路３
１に出力する。出力ラッチ回路３１は、トレースバッフ
ァメモリＢから読み出されたデータをＲＥＡＤ信号をト
リガとしてラッチする。
【００５９】つぎのバスサイクルでは、イベント制御回
路２７は、ＲＥＡＤ信号によってトレースバッファメモ
リＣに格納されたデータ（１２h）を出力ラッチ回路３
２に出力する。出力ラッチ回路３２は、トレースバッフ
ァメモリＣから読み出されたデータをＲＥＡＤ信号をト
リガとしてラッチする。
路２７は、ＲＥＡＤ信号によってトレースバッファメモ
リＣに格納されたデータ（１２h）を出力ラッチ回路３
２に出力する。出力ラッチ回路３２は、トレースバッフ
ァメモリＣから読み出されたデータをＲＥＡＤ信号をト
リガとしてラッチする。
【００６０】つぎのバスサイクルでは、イベント制御回
路２７は、ＲＥＡＤ信号によってトレースバッファメモ
リＡに格納されたデータ（３４h）を出力ラッチ回路３
０に出力する。出力ラッチ回路３０は、トレースバッフ
ァメモリＡから読み出されたデータをＲＥＡＤ信号をト
リガとしてラッチする。
路２７は、ＲＥＡＤ信号によってトレースバッファメモ
リＡに格納されたデータ（３４h）を出力ラッチ回路３
０に出力する。出力ラッチ回路３０は、トレースバッフ
ァメモリＡから読み出されたデータをＲＥＡＤ信号をト
リガとしてラッチする。
【００６１】このように、トレースデータは、３つのト
レースバッファメモリＡ，Ｂ，Ｃから所定の順番にサイ
クリックに読み出される。したがって、各バスサイクル
Ｔでのトレースバッファメモリからのデータの読み出し
は３バスサイクル３Ｔ以内に行うようにすればよい。
レースバッファメモリＡ，Ｂ，Ｃから所定の順番にサイ
クリックに読み出される。したがって、各バスサイクル
Ｔでのトレースバッファメモリからのデータの読み出し
は３バスサイクル３Ｔ以内に行うようにすればよい。
【００６２】出力制御回路４０は、πラジアンずつ位相
がずれかつクロック信号ＣＫの３倍の周期３Ｔをもつ出
力制御信号Ｓａ１，Ｓａ２を用いて出力ラッチ回路３０
の８ビットの出力Ｄａを４ビットの出力にビット幅変換
する。また、出力制御回路４０は、πラジアンずつ位相
がずれかつクロック信号ＣＫの３倍の周期３Ｔをもつ出
力制御信号Ｓｂ１，Ｓｂ２を用いて出力ラッチ回路３１
の８ビットの出力Ｄｂを４ビットの出力にビット幅変換
する。また、出力制御回路４０は、πラジアンずつ位相
がずれかつクロック信号ＣＫの３倍の周期３Ｔをもつ出
力制御信号Ｓｃ１，Ｓｃ２を用いて出力ラッチ回路３２
の８ビットの出力Ｄｃを４ビットの出力にビット幅変換
する。出力制御回路４０で４ビット幅に変換されたトレ
ースデータは、４ビットずつＤＡＴＡ端子に出力され
る。
がずれかつクロック信号ＣＫの３倍の周期３Ｔをもつ出
力制御信号Ｓａ１，Ｓａ２を用いて出力ラッチ回路３０
の８ビットの出力Ｄａを４ビットの出力にビット幅変換
する。また、出力制御回路４０は、πラジアンずつ位相
がずれかつクロック信号ＣＫの３倍の周期３Ｔをもつ出
力制御信号Ｓｂ１，Ｓｂ２を用いて出力ラッチ回路３１
の８ビットの出力Ｄｂを４ビットの出力にビット幅変換
する。また、出力制御回路４０は、πラジアンずつ位相
がずれかつクロック信号ＣＫの３倍の周期３Ｔをもつ出
力制御信号Ｓｃ１，Ｓｃ２を用いて出力ラッチ回路３２
の８ビットの出力Ｄｃを４ビットの出力にビット幅変換
する。出力制御回路４０で４ビット幅に変換されたトレ
ースデータは、４ビットずつＤＡＴＡ端子に出力され
る。
【００６３】実施の形態３においては、各トレースバッ
ファメモリＡ，Ｂ，Ｃおよび出力ラッチ回路３０，３
１，３２でのトレースデータの保持期間は従来の３倍の
３バスサイクル３Ｔ分となっている。したがって、バス
サイクルＴがさらに高速化され、また制御バス３６、ア
ドレスバス３７、データバス３８のバスビット幅が大き
くなったような場合でも、１バスサイクル内でデータの
格納、出力を滞りなく行ってＤＡＴＡ端子へのトレース
出力を行うことが可能となる
ファメモリＡ，Ｂ，Ｃおよび出力ラッチ回路３０，３
１，３２でのトレースデータの保持期間は従来の３倍の
３バスサイクル３Ｔ分となっている。したがって、バス
サイクルＴがさらに高速化され、また制御バス３６、ア
ドレスバス３７、データバス３８のバスビット幅が大き
くなったような場合でも、１バスサイクル内でデータの
格納、出力を滞りなく行ってＤＡＴＡ端子へのトレース
出力を行うことが可能となる
【００６４】なお、この実施の形態３のように３個以上
の複数のトレースバッファメモリを備えるような場合に
おいても、実施の形態２の技術思想を採用するようにし
てもよい。すなわち、トレース用のバス３６，３７ある
いは３８上のデータのビット数が予め設定されたビット
数よりも短くて１サイクル内でのデータの受け渡しを行
うことができるような場合は、複数のトレースバッファ
メモリのうちの一部（例えば２個）のみを使用するよう
にしてもよい。
の複数のトレースバッファメモリを備えるような場合に
おいても、実施の形態２の技術思想を採用するようにし
てもよい。すなわち、トレース用のバス３６，３７ある
いは３８上のデータのビット数が予め設定されたビット
数よりも短くて１サイクル内でのデータの受け渡しを行
うことができるような場合は、複数のトレースバッファ
メモリのうちの一部（例えば２個）のみを使用するよう
にしてもよい。
【００６５】また、上記の各実施の形態においては、出
力制御回路４０によってビット幅変換を行うようにして
いるが、その必要のない入出力端子あるいは外部デバッ
ガを使用する場合は、ビット幅変換を省略するようにし
てもよい。
力制御回路４０によってビット幅変換を行うようにして
いるが、その必要のない入出力端子あるいは外部デバッ
ガを使用する場合は、ビット幅変換を省略するようにし
てもよい。
【００６６】
【発明の効果】以上説明したように、この発明にかかる
トレース回路によれば、トレースバッファメモリを複数
個設け、複数のトレースバッファメモリに対して所定の
順番にサイクリックに前記バス上のデータを格納すると
ともに、前記複数のトレースバッファメモリからデータ
を所定の順番にサイクリックに出力するようにしている
ので、バスクロック周波数が高速化されたり、バスビッ
ト幅が大きくなっても、トレース元のデータ転送速度に
遅れることなく、デバッグ用のトレースデータを確実に
外部デバッガに受け渡すことができる。
トレース回路によれば、トレースバッファメモリを複数
個設け、複数のトレースバッファメモリに対して所定の
順番にサイクリックに前記バス上のデータを格納すると
ともに、前記複数のトレースバッファメモリからデータ
を所定の順番にサイクリックに出力するようにしている
ので、バスクロック周波数が高速化されたり、バスビッ
ト幅が大きくなっても、トレース元のデータ転送速度に
遅れることなく、デバッグ用のトレースデータを確実に
外部デバッガに受け渡すことができる。
【００６７】つぎの発明にかかるトレース回路によれ
ば、バス上のデータのビット数を判定し、該判定したビ
ット数が予め設定されたビット数よりも短い場合は、複
数のトレースバッファメモリのうちの一部のトレースバ
ッファメモリにデータを格納し、これら一部のトレース
バッファメモリからデータを所定の順番にサイクリック
に出力するようにしているので、格納先のトレースバッ
ファメモリを交互に切り替える処理に要する時間が削減
され、高速にデータの格納、出力を行うことができる。
ば、バス上のデータのビット数を判定し、該判定したビ
ット数が予め設定されたビット数よりも短い場合は、複
数のトレースバッファメモリのうちの一部のトレースバ
ッファメモリにデータを格納し、これら一部のトレース
バッファメモリからデータを所定の順番にサイクリック
に出力するようにしているので、格納先のトレースバッ
ファメモリを交互に切り替える処理に要する時間が削減
され、高速にデータの格納、出力を行うことができる。
【００６８】つぎの発明にかかるトレース回路によれ
ば、２つのトレースバッファメモリに対してバス上のデ
ータを交互に格納するとともに、２つのトレースバッフ
ァメモリから出力データを交互に出力するようにしてい
るので、バスクロック周波数が高速化されたり、バスビ
ット幅が大きくなっても、トレース元のデータ転送速度
に遅れることなく、デバッグ用のトレースデータを確実
に外部デバッガに受け渡すことができる。
ば、２つのトレースバッファメモリに対してバス上のデ
ータを交互に格納するとともに、２つのトレースバッフ
ァメモリから出力データを交互に出力するようにしてい
るので、バスクロック周波数が高速化されたり、バスビ
ット幅が大きくなっても、トレース元のデータ転送速度
に遅れることなく、デバッグ用のトレースデータを確実
に外部デバッガに受け渡すことができる。
【００６９】つぎの発明にかかるトレース回路によれ
ば、バス上のデータのビット数を判定し、該判定したビ
ット数が予め設定されたビット数よりも短い場合は、２
つのトレースバッファメモリのうちの一方のトレースバ
ッファメモリにデータを格納するとともに、この一方の
トレースバッファメモリからデータを出力するようにし
ているので、格納先のトレースバッファメモリを交互に
切り替える必要がなくなり、高速にデータの格納、出力
を行うことができる。
ば、バス上のデータのビット数を判定し、該判定したビ
ット数が予め設定されたビット数よりも短い場合は、２
つのトレースバッファメモリのうちの一方のトレースバ
ッファメモリにデータを格納するとともに、この一方の
トレースバッファメモリからデータを出力するようにし
ているので、格納先のトレースバッファメモリを交互に
切り替える必要がなくなり、高速にデータの格納、出力
を行うことができる。
【００７０】つぎの発明にかかるトレース回路によれ
ば、複数の出力ラッチ回路から出力されるデータのビッ
ト幅を変換し、この変換したビット幅のデータを専用端
子を介してエミュレータに出力するようにしているの
で、各種ビット数の入出力端子をもつエミュレータに対
応できるようになる。
ば、複数の出力ラッチ回路から出力されるデータのビッ
ト幅を変換し、この変換したビット幅のデータを専用端
子を介してエミュレータに出力するようにしているの
で、各種ビット数の入出力端子をもつエミュレータに対
応できるようになる。
【図１】 この発明にかかるトレース回路の実施の形態
１の構成を示すブロック図である。
１の構成を示すブロック図である。
【図２】 実施の形態１の動作を説明するための各種信
号のタイムチャートである。
号のタイムチャートである。
【図３】 実施の形態２の動作を説明するための各種信
号のタイムチャートである。
号のタイムチャートである。
【図４】 この発明にかかるトレース回路の実施の形態
３の構成を示すブロック図である。
３の構成を示すブロック図である。
【図５】 実施の形態３の動作を説明するための各種信
号のタイムチャートである。
号のタイムチャートである。
【図６】 従来技術の構成を示すブロック図である。
【図７】 従来技術の動作を説明するための各種信号の
タイムチャートである。
タイムチャートである。
２１ マイクロコンピュータ、２３ ＣＰＵ、２４ メ
モリ、２５ デバッグ回路、２６ トレース回路、２７
イベント制御回路、３０，３１，３２ 出力ラッチ回
路、３３ 制御バス、３４ アドレスバス、３５ デー
タバス、３６制御バス、３７ アドレスバス、３８ デ
ータバス、４０ 出力制御回路、Ａ，Ｂ，Ｃ トレース
バッファメモリ、ＤＡＴＡ データ出力端子。
モリ、２５ デバッグ回路、２６ トレース回路、２７
イベント制御回路、３０，３１，３２ 出力ラッチ回
路、３３ 制御バス、３４ アドレスバス、３５ デー
タバス、３６制御バス、３７ アドレスバス、３８ デ
ータバス、４０ 出力制御回路、Ａ，Ｂ，Ｃ トレース
バッファメモリ、ＤＡＴＡ データ出力端子。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G132 AA03 AA08 AB01 AC12 AK00 AK02 AK13 AL06 AL09 5B042 GA13 HH03 HH30 5B048 AA12 BB02
Claims (5)
- 【請求項１】 マイクロコンピュータに内蔵されてプロ
グラムデバッグを行うデバッグ回路に内蔵され、マイク
ロコンピュータのバス上のデータをバスクロック信号に
従ってトレースし、トレース結果を専用端子を介してエ
ミュレータに出力するトレース回路において、 前記マイクロコンピュータのバス上のデータがバスクロ
ック信号に従って格納される複数のトレースバッファメ
モリと、 前記複数のトレースバッファメモリに対して所定の順番
にサイクリックに前記バス上のデータを格納するととも
に前記複数のトレースバッファメモリの格納データを所
定の順番にサイクリックに出力するデータの入出力制御
を前記バスクロック信号に同期して実行する制御回路
と、 を備えることを特徴とするトレース回路。 - 【請求項２】 前記制御回路は、前記バス上のデータの
ビット数を判定し、該判定したビット数が予め設定され
たビット数よりも短い場合は、前記複数のトレースバッ
ファメモリのうちの一部のトレースバッファメモリにデ
ータを格納し、これら一部のトレースバッファメモリか
ら出力データを所定の順番にサイクリックに出力するこ
とを特徴とする請求項１に記載のトレース回路。 - 【請求項３】 前記トレースバッファメモリを２つ備
え、 前記制御回路は２つのトレースバッファメモリに前記バ
ス上のデータを交互に格納するとともに、前記２つのト
レースバッファメモリからデータを交互に出力すること
を特徴とする請求項１に記載のトレース回路。 - 【請求項４】 前記制御回路は、前記バス上のデータの
ビット数を判定し、該判定したビット数が予め設定され
たビット数よりも短い場合は、前記２つのトレースバッ
ファメモリのうちの一方のトレースバッファメモリにデ
ータを格納するとともに、この一方のトレースバッファ
メモリから出力データを出力することを特徴とする請求
項３に記載のトレース回路。 - 【請求項５】 前記複数の出力ラッチ回路から出力され
るデータのビット幅を変換するビット幅変換回路を更に
備えることを特徴とする請求項１〜４の何れか１つに記
載のトレース回路。
Priority Applications (4)
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|---|---|---|---|
| JP2001128285A JP2002323995A (ja) | 2001-04-25 | 2001-04-25 | トレース回路 |
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| US09/920,930 US6813732B2 (en) | 2001-04-25 | 2001-08-03 | Trace circuit |
| DE10162507A DE10162507A1 (de) | 2001-04-25 | 2001-12-19 | Überwachungsschaltung |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001128285A JP2002323995A (ja) | 2001-04-25 | 2001-04-25 | トレース回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002323995A true JP2002323995A (ja) | 2002-11-08 |
Family
ID=18977009
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|---|---|---|---|
| JP2001128285A Pending JP2002323995A (ja) | 2001-04-25 | 2001-04-25 | トレース回路 |
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- 2001-07-31 TW TW090118590A patent/TW546562B/zh not_active IP Right Cessation
- 2001-08-03 US US09/920,930 patent/US6813732B2/en not_active Expired - Fee Related
- 2001-12-19 DE DE10162507A patent/DE10162507A1/de not_active Ceased
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