JP2001222443A

JP2001222443A - データ処理装置

Info

Publication number: JP2001222443A
Application number: JP2000400689A
Authority: JP
Inventors: Naomiki Mitsuishi; 直幹三ツ石; Hideya Fujita; 秀哉藤田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2000-12-28
Filing date: 2000-12-28
Publication date: 2001-08-17

Abstract

(57)【要約】【課題】従来のエミュレーション・システムでは、主
プログラムのデバッグか割込み処理プログラムのデバッ
グのいずれか一方しかできないため、マイクロコンピュ
ータのデバッグ効率が悪いという課題があった。【解決手段】主プログラムと、割り込み処理プログラ
ムと、該主プログラム又は該割り込み処理プログラムの
デバッグのためのエミュレーション用プログラムとを実
行するデータ処理装置において、該エミュレーション用
プログラムを実行後、上記主プログラムに復帰するか、
上記割り込み処理プログラムに復帰するかを選択するこ
とができるようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デバッグ技術さらには
半導体集積回路化されたデータ処理装置に適用して特に
有効な技術に関し、例えばシングルチップマイクロコン
ピュータのエミュレーション用プロセッサに利用して有
効な技術に関するものである。

【０００２】

【従来の技術】シングルチップマイクロコンピュータを
用いたシステムの開発を行うために、いわゆるインサー
キットエミュレータとよばれるマイクロコンピュータ開
発装置が用いられる。マイクロコンピュータ開発装置
は、パーソナルコンピュータなどからなるソフトウェア
開発用のシステム開発装置と、開発中の応用システムと
の間に接続され、その応用システムに装着されるべきシ
ングルチップマイクロコンピュータ（ターゲットマイク
ロコンピュータ）の機能を代行しつつ、デバッガーとし
ての機能を有し、ソフトウェアあるいは応用システムの
開発を支援するものである。

【０００３】このマイクロコンピュータ開発装置には上
記シングルチップマイクロコンピュータに対応した機能
を有するエバリュエーションチップとよばれる評価用の
エミュレーション用プロセッサが用いられる。かかるエ
ミュレーション用プロセッサにターゲットマイクロコン
ピュータの機能と、マイクロコンピュータの内部状態を
出力したりマイクロコンピュータの動作を制御するエミ
ュレーション専用の機能を持たせることにより、マイク
ロコンピュータ開発装置の開発が容易とされる。インサ
ーキットエミュレータについては、例えば、平成元年１
１月（株）日立製作所発行『Ｈ８／３３０ＡＳＥｍ
ｏｄｅｌＩ』に、またシングルチップマイクロコンピュ
ータについては、（株）日立製作所平成元年８月発行
『Ｈ８／３３０ＨＤ６４７３３０８ＨＤ６４３３３
０８ハードウェアマニュアル』に、また、エミュレー
ション用プロセッサについては、例えば、特開昭６３−
１０６８４０などに記載されている。

【０００４】かかるインサーキットエミュレータには、
詳細なデバッグを行なえるようにするために、いわゆる
シングルステップ機能が設けられる。シングルステップ
機能は、シングルチップマイクロコンピュータの中央処
理装置（ＣＰＵ）が、デバッグ対象のプログラム（ユー
ザプログラム）を１命令実行する毎に、ＣＰＵ内部の例
えばプログラムカウンタ・コンディションコードレジス
タ・汎用レジスタ等のレジスタの内容、あるいは実行し
た命令のアドレス、ニーモニック符号等をシステム開発
装置のＣＲＴ画面に表示するものである。しかるに、通
常ＣＰＵ内部のレジスタの内容は、エミュレーション用
プロセッサ外部から直接読み出すことができない。ＣＰ
Ｕの動作中にレジスタの内容を読み出すためには、レジ
スタの内容を出力するための信号線がレジスタのビット
数分だけ、例えばプログラムカウンタが１６ビット、コ
ンディションコードレジスタが８ビット、汎用レジスタ
が各１６ビット８本の場合、１５２本必要となってしま
う。

【０００５】そこで、ＣＰＵが前記１命令を実行した後
に、エミュレーション用プロセッサ外部から与えられる
エミュレーション用割込み（ブレーク割込み）によって
ＣＰＵにエミュレーション用プログラムを実行させ、こ
のエミュレーション用プログラムでＣＰＵの内部の汎用
レジスタの内容をエミュレーション用プロセッサ外部に
ライトさせ、このライトデータをシステム開発装置に表
示するようにしている。なお、プログラムカウンタ・コ
ンディションコードレジスタについては前記ブレーク割
込み処理時に退避されるため、この内容を表示すればよ
い。そして、エミュレーション用プログラムの最後に、
かかるエミュレーション用プログラムからユーザプログ
ラムに復帰するためのリターンフロームブレーク命令
（以下、ＲＴＢ命令と記する）を実行し、前記退避した
プログラムカウンタ・コンディションコードレジスタを
回復するようにしている。

【０００６】

【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よって明らかとされた。すなわち、前記表示内容をイン
サーキットエミュレータ使用者（ユーザ）が検査し、次
のコマンドを入力するまで、ＣＰＵはエミュレーション
用プログラム上で待機状態とされる。この待機時間、例
えば１秒間はシングルチップマイクロコンピュータある
いはエミュレーション用プロセッサの動作基本周期、例
えば１００ナノ秒間に比べて著しく長い。このため、シ
ングルチップマイクロコンピュータあるいはエミュレー
ション用プロセッサのタイマ・カウンタなどが動作して
いる場合、いわゆるタイマ割込みが要求されることがあ
る。この時、前記ブレーク割込み処理からＲＴＢ命令実
行までは、エミュレーション用プログラムの性質上、ユ
ーザの割込みは受付けられないようになっている。

【０００７】しかしながら、ＲＴＢ命令実行後に割込み
を受け付けるか受け付けないかはシステム設計者の自由
であり、受け付けるものとすると、割込みが発生してい
れば、この割込み処理を実行し、割込み処理プログラム
の先頭１命令を実行して、ブレーク割込み処理を実行し
た後、ＣＰＵ内部のレジスタの内容を表示することにな
る。この場合には、割込み処理プログラムのデバッグは
可能であるが、主プログラムのデバッグはできない。一
方、ＲＴＢ命令実行後に割込みを受付けないものとする
と、割込みが発生していてもその割込み処理は実行せ
ず、次の１命令を実行した後、ブレーク割込み処理を実
行して、ＣＰＵ内部のレジスタの内容を表示することに
なる。この場合には、主プログラムのデバッグは可能で
あるが、割込み処理プログラムのデバッグはできなくな
る。このような場合、ユーザが主プログラムと割込み処
理プログラムのいずれをデバッグするかは、使用状況な
どによって異なる。また、ある時点までは主プログラム
を、そのあとは割込み処理プログラムをデバッグするよ
うな場合も考えられる。しかしながら従来のシステムで
は、これらのいずれか一方しかできないため、マイクロ
コンピュータのデバッグ効率が低下していた。

【０００８】本発明の目的は、シングルステップ機能実
行中に割込みを受付けるか受付けないかをインサーキッ
トエミュレータ使用者が指定することができ、これによ
ってマイクロコンピュータのデバッグ効率を向上させる
ことができるインサーキットエミュレータを提供するこ
とにある。この発明の前記ならびにそのほかの目的と新
規な特徴については、本明細書の記述および添附図面か
ら明らかになるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、エミュレーション用プロセッサ
において、ＲＴＢ命令実行後に割込みを受付けるか受付
けないかをエミュレーション用プロセッサ外部から指定
する手段を設けるようにしたものである。また、前記指
定する手段は、システム開発装置に入力されたコマンド
または信号によって制御されるようにする。

【００１０】

【作用】上記した手段によれば、インサーキットエミュ
レータ使用者が、シングルステップ機能実行中に割込み
を受付けるか受付けないかを、システム開発装置を操作
することによって指定できるようになり、これによって
マイクロコンピュータのデバッグ効率を向上させるとい
う目的が達成される。

【００１１】

【実施例】図１には本発明にかかるエミュレーション用
プロセッサの一実施例を示すブロック図が示されてい
る。この実施例のエミュレーション用プロセッサ１は、
ＣＰＵ１１、３２ｋバイトのＲＯＭ（リードオンリメモ
リ）１２、１ｋバイトのＲＡＭ（ランダムアクセスメモ
リ）１３、タイマ１４、シリアルコミュニケーションイ
ンタフェース（ＳＣＩ）１５、外部バスインタフェース
１６、入出力ポート１７および割込み制御回路１８など
の機能ブロックからなるシングルチップマイクロコンピ
ュータ部１０、バッファ回路やラッチ回路などからなる
入力回路２１とエミュレーション用インタフェース２２
を含むエミュレーション用プロセッサ専用ブロック２０
とから構成され、公知の半導体製造技術によって１つの
半導体基板上に形成されている。

【００１２】上記エミュレーション用プロセッサは、外
部バスインタフェース１６を介してターゲットとなる応
用システムと接続され、信号の送受信を行なうととも
に、エミュレーションインタフェース２２を介して図示
しないマイクロコンピュータ開発装置と接続されてい
る。上記外部バスインタフェース１６には、例えばポー
トの入出力データ、タイマの入出力信号などが、また上
記エミュレーションインタフェース２２には、例えばＣ
ＰＵのリード動作またはライト動作を示す信号、命令フ
ェッチ動作を示す信号あるいはブレーク割込み信号など
が入出力される。この実施例のエミュレーション用プロ
セッサは、ターゲットとなるシングルチップマイクロコ
ンピュータと同一の機能ブロックを有し、特に制限はさ
れないものの、動作周波数なども同一とされている。か
かるエミュレーション用プロセッサを使用することによ
り、マイクロコンピュータ開発装置内部にＴＴＬ回路な
どによって、上記シングルチップマイクロコンピュータ
の動作を代行する論理ゲートを省くことができる。さら
に、この実施例のエミュレーション用プロセッサには、
ＲＴＢ命令実行後に割込みを受け付けるか受け付けない
かを指定するための制御入力端子２３が設けられてい
る。

【００１３】図２には、上記エミュレーション用プロセ
ッサを用いたマイクロコンピュータ開発装置の概略ブロ
ック図が示されている。図２において、４はターゲット
となる応用システムで、この応用システムにはターゲッ
トマイクロコンピュータが搭載されるソケット４１が設
けられており、このソケット４１にはマイクロコンピュ
ータ開発装置３のエミュレーション用プロセッサ１から
延設されたケーブル３１の先端のコネクタ部３０が装着
される。また、エミュレーション用プロセッサ１は上記
エミュレーションインタフェース２２を介してエミュレ
ーションバス３２に接続される。上記エミュレーション
バスを介して、エミュレーション用プロセッサ１の内部
状態に応じた情報などが出力され、また、エミュレーシ
ョン用プロセッサ１に対し、エミュレーションのための
各種制御信号が入力される。

【００１４】さらに、上記エミュレーションバスには、
特に制限はされないものの、応用システムまたはターゲ
ットマイクロコンピュータ内蔵のメモリを代行するため
のＲＡＭからなるエミュレーションメモリ３３と、エミ
ュレーション用プロセッサな制御状態やエミュレーショ
ンバスの状態を監視してその状態が予め設定された状態
に達したときに、上記エミュレータ専用割込みを入力し
て、エミュレーション用プロセッサによるプログラムの
実行を停止させる（ブレーク）ためのブレーク制御回路
３４と、上記ＣＰＵのリード動作またはライト動作を示
す信号、命令リード動作を示す信号などに基づき、エミ
ュレーションバス３２に与えられるアドレスやデータさ
らには制御情報を逐次蓄えるリアルタイムトレース回路
３５などが接続される。上記エミュレーションメモリ３
３、ブレーク制御回路３４、リアルタイムトレース回路
３５はコントロールバス３６を介してコントロールプロ
セッサ３７の制御を受けるようになっている。上記コン
トロールバス３６は、エミュレーション用プロセッサ制
御回路３８に接続されるとともに、ホストインタフェー
ス回路３９を介して、パーソナルコンピュータなどから
なるシステム開発装置５に接続される。

【００１５】上記マイクロコンピュータ開発装置３に
は、システム開発装置５のキーボード等からシングルス
テップ機能実行中に割込みを受け付けるか受け付けない
かの指令が入力される。この入力に対応した信号が、上
記ホストインタフェース回路３９およびコントロールバ
ス３６を介して上記コントロールプロセッサ３７に与え
られる。すると、コントロールプロセッサ３７は上記信
号に対応したデータをコントロールバス３６を介して、
上記エミュレーション用プロセッサ制御回路３８に与え
る。また、エミュレーション用プロセッサ制御回路３８
は上記データに基づいて、上記エミュレーション用プロ
セッサ１の制御信号入力端子２３（図１参照）に“０”
レベルまたは“１”レベルの割込み受付制御信号ＩＲＣ
を供給し、ＲＴＢ命令実行後に割込みを受け付けるか受
け付けないかを指定する。

【００１６】図３には、エミュレーション用プロセッサ
制御回路３８の１実施例のブロック図が示されている。
この実施例のエミュレーション用プロセッサ制御回路３
８は、図３に示されているようにフリップフロップＦＦ
１によって構成されている。このフリップフロップＦＦ
１のデータ入力端子に、コントロールバス３６上のデー
タ信号の０ビットＣＤ０が入力され、また、クリア端子
ＣＬＲにはエミュレータリセット信号Ｅ−ＲＳＴが、ク
ロック端子ＣＫにはコントロールアドレスバスを解読し
たコントロールアドレスデコード信号ＣＡＤとコントロ
ールバスライト信号ＣＢＷとの論理積が入力されてい
る。上記エミュレータリセット信号Ｅ−ＲＳＴは、特に
制限はされないものの、マイクロコンピュータ開発装置
３の外部から与えられるリセット信号にしたがってハイ
レベルとされるほか、電源投入時にもハイレベルとされ
る。上記コントロールアドレスデコード信号ＣＡＤは、
コントロールプロセッサ３７のアドレスマップ上で上記
エミュレーション用プロセッサ制御回路３８が存在する
所定のアドレスを、コントロールプロセッサ３７がリー
ド・ライトした時にハイレベルとされる。そして、上記
フリップフロップＦＦ１の出力が、割込み受付制御信号
ＩＲＣとしてエミュレーション用プロセッサ１に与えら
れる。

【００１７】なお、上記フリップフロップＦＦ１のライ
トはシングルステップ動作時にのみ可能とされるように
してもよい。すなわち、マイクロコンピュータ開発装置
３に電源を投入すると、上記フリップフロップＦＦ１が
クリアされ、割込み受付制御信号ＩＲＣが“０”レベル
とされ、エミュレーション用プロセッサ１は、ＲＴＢ命
令実行後も割込みを受け付けるものとして動作する。シ
ングルステップ機能を実行する場合に、割込みを許可し
たいときにはかかる状態でエミュレーション動作を行な
う。割込みを禁止したいときには、システム開発装置３
から所定の指示を与えて、コントロールプロセッサ３７
が上記コントロールバス３６を使用して上記フリップフ
ロップＦＦ１に“１”をライトした状態で、エミュレー
ション動作を行えばよい。

【００１８】システム開発装置３から与えられる所定の
指示は、入力されるべきコマンドとして割込み許可と割
込み禁止の２種類設けて行なってもよいし、シングルス
テップを指示するコマンドのあとに割込みを許可するか
禁止するかを選択する第２のコマンドを入力するもので
あってもよい。第２のコマンドを入力する方式の場合に
は、割込みを禁止した状態でシングルステップ動作で所
望の命令を実行させてから、前記第２のコマンドを入力
して、割込みを許可して割込み処理プログラムのシング
ルステップ動作を継続させるようにすることができる。
特に制限はされないものの、上記フリップフロップＦＦ
１はＴＴＬ回路を用いて構成することができる。

【００１９】図４には、上記制御回路３８から上記制御
信号入力端子２３に入力される割込み受付制御信号ＩＲ
Ｃを受ける入力回路２１の具体的回路構成例が示されて
いる。上記割込み受付制御信号ＩＲＣは、インバータＩ
１を介して直列接続された２個のフリップフロップＦＦ
２、ＦＦ３からなるラッチ回路ＬＴに入力されている。
これらのフリップフロップＦＦ２、ＦＦ３のクロックは
システムクロックφとその反転信号φ’によって動作さ
れる。特に制限はされないものの、ＣＰＵ１１の割込み
要求の検査はシステムクロックφが１レベルの期間に行
なわれるものとし、フリップフロップＦＦ３の出力信号
の割込み制御回路１８に到達するまでの遅延時間を考慮
して、フリップフロップＦＦ３はシステムクロックφが
ロウレベルの期間に変化するものとした。そして、フリ
ップフロップＦＦ３の出力が上記割込み制御回路１８に
対する制御信号ＩＭとして用いられる。

【００２０】なお、上記制御信号入力端子２３は、Ｎチ
ャネル型ＭＯＳトランジスタＱ４を介して接地レベルＧ
ＮＤに接続されている。トランジスタＱ４はゲート電圧
が電源レベルＶｃｃとされており、常に導通状態とされ
るが、その抵抗値を比較的大きく設定してある。例え
ば、いわゆるＴＴＬロジックの出力信号を、この専用入
力端子に入力する場合には、かかるＴＴＬロジックのハ
イレベル出力抵抗値よりも大きくしておけばよい。これ
によって、上記制御信号ＩＲＣを使用しないインサーキ
ットエミュレータにあっては、かかる専用端子２３を開
放状態としておけば、インバータＩ１の入力はトランジ
スタＱ４によってロウレベルとされて、割込みは許可状
態とされる。

【００２１】また、上記制御信号ＩＲＣを使用するイン
サーキットエミュレータにあっては、上記専用端子２３
にＴＴＬロジック等により所望の信号をあたえれば、イ
ンバータＩ１にはトランジスタＱ４によるプルダウンレ
ベルよりもＴＴＬロジックの出力値たるが制御信号ＩＲ
Ｃが優先されて入力され、制御信号ＩＲＣのレベルに応
じて割込みの許可／禁止が指定される。また、システム
クロックφに同期したフリップフロップＦＦ２、ＦＦ３
を介することによって、割込み制御回路１８やＣＰＵ１
１にシステムクロックφの基本周期より短い信号を与え
たり、しきい値レベル近傍の信号を与えることによって
割込み制御回路１８またはＣＰＵ１１が誤動作すること
を防ぐことができる。

【００２２】図５には、上記エミュレーション用プロセ
ッサ１内の割込み制御回路１８の一実施例のブロック図
が示されている。特に制限はされないものの、シングル
チップマイクロコンピュータあるいはエミュレーション
用プロセッサの外部から与えられる割込み要求信号や内
蔵の機能ブロックから与えられる割込み要求信号（ユー
ザ割込み要求信号）はこの割込み制御回路１８によって
調停される。割込みにはマスク可能な割込みＩＲＱｎ
（ＩＲＱ０，……）とマスク不可能な割込みＮＭＩがあ
る。割込み制御回路１８にはＣＰＵ１１内の割込みマス
クビットの状態を示す信号ＩＢが入力されており、割込
み制御回路１８はこれらの信号に基づいて、ＣＰＵ１１
に割込みを要求するかしないかを制御する。すなわち、
割込みマスクビットＩＢによって割込みが禁止されてい
る場合、ＮＭＩ割込み要求が存在すればＣＰＵ１１に割
込みを要求し、ＮＭＩ割込み要求が存在しなければ、そ
の他の割込みマスク可能な割込み要求が存在してもＣＰ
Ｕ１１には割込みを要求しない。また、割込みマスクビ
ットＩＢによって割込みが許可されている場合、いずれ
かの割込み要求が存在すればＣＰＵ１１に割込みを要求
するものである。

【００２３】なお、前記ブレーク割込みは、その性質
上、割込みマスクビットの状態によらず受け付けられ
る。ＣＰＵ１１は各命令の実行終了前に、割込み制御回
路１８からの割込み要求信号を検査して、割込みが要求
されていれば割込み処理を実行し、割込みが要求されて
いなければ次の命令を実行することを選択する。本実施
例においては、割込み制御回路１８への入力信号とし
て、前記入力回路２１から与えられる制御信号ＩＭと、
ＲＴＢ命令実行を示す信号ＲＢＥＸが追加されている。
マスク可能な割込み要求ＩＲＱｎはオアゲートＧ１に入
力されて、いずれか１つの割込みが要求されていればゲ
ートＧ１の出力は“１”レベルとなる。割込みマスクビ
ットＩＢはインバータＩ２により反転されて上記ゲート
Ｇ１の出力とともにアンドゲートＧ３に入力される。こ
のため、割込みマスクビットが割込み禁止状態すなわち
ＩＢビットが“１”レベルであればマスク可能な割込み
要求ＩＲＱｎが要求されていても、ゲートＧ３の出力は
“０”レベルとなる。割込みマスクビットが割込み許可
状態すなわちＩＢビットが“０”レベルであればマスク
可能な割込み要求ＩＲＱｎが要求されているかいないか
によって、ゲートＧ３の出力は“１”レベルまたは
“０”レベルとなる。

【００２４】そして、このアンドゲートＧ３の出力とＮ
ＭＩ割込み要求信号ＮＭＩがオアゲートＧ４に入力され
ている。ユーザ割込み要求が存在し、そのユーザ割込み
が許可されている場合にオアゲートＧ４は“１”レベル
になる。制御信号ＩＭとＲＴＢ命令の実行を示す信号Ｒ
ＢＥＸは、それぞれインバータＩ５、Ｉ６に入力されて
反転された後、オアゲートＧ７に入力される。このオア
ゲートＧ７と前記オアゲートＧ４の出力がアンドゲート
Ｇ８に入力される。これによって、ＲＴＢ命令実行中で
なければ、あるいはＲＴＢ命令実行中であっても制御信
号ＩＭが“０”レベルであれば、オアゲートＧ７の出力
が“１”レベルとなって、オアゲートＧ４の出力がアン
ドゲートＧ８の出力となり、ユーザ割込み要求をＣＰＵ
１１に与える。

【００２５】従ってＲＴＢ命令実行の次には、ユーザ割
込みが要求されていれば割込み処理を、ユーザ割込みが
要求されていなければ次の命令が実行される。しかし、
ＲＴＢ命令実行中であり、制御信号ＩＭが“１”レベル
であれば、ユーザ割込み要求の状態によらずアンドゲー
トＧ８の出力は“０”レベルとなり、ＣＰＵ１１にはユ
ーザ割込み要求が与えられないようになる。従って、Ｒ
ＴＢ命令実行の次には必ず次の命令が実行される。特に
制限はされないものの、前記アンドゲートＧ８の出力は
オアゲートＧ９を介してＣＰＵ１１に与えられ、オアゲ
ートＧ９の他方の入力にはブレーク割込み要求信号ＢＲ
Ｋが入力されている。すなわち、ブレーク割込みＢＲＫ
は、割込みマスクビットＩＢ、実行中の命令、制御信号
ＩＲＣの状態によらず、常に受け付けられる。なお、図
示しないが、割込み制御回路１８はベクタアドレス発生
回路を備え，ベクタアドレス信号をＣＰＵ１に与えて、
いずれの割込みが発生しているかを知らせる。

【００２６】図６には、上記エミュレーション用プロセ
ッサによるシングルステップ動作の一例のフローチャー
トが示されている。ＣＰＵ１１はユーザプログラムの１
命令を実行すると（ステップＳ１）、ブレーク割込みが
要求されているか判定し（ステップＳ２）、要求されて
いればＣＰＵ１１はブレーク割込み処理を行なってから
（ステップＳ３）、エミュレーションプログラムを実行
してレジスタの内容の表示などの所定の処理を行なう
（ステップＳ４）。エミュレーションプログラムを終了
すると、ＣＰＵ１１は待機状態（システム開発装置から
のコマンド待ち）となる（ステップＳ５）。システム開
発装置において例えばリターンキーが操作され、所定の
コマンドがエミュレーション用プロセッサ入力されると
待機状態は解除され、ＲＴＢ命令を実行する（ステップ
Ｓ６）。

【００２７】それから、再びブレーク割込みが要求され
ているか判定し（ステップＳ７）、要求されていればス
テップＳ３へ戻ってブレーク割込み処理を経て、エミュ
レーションプログラムを実行する。ＲＴＢ命令（ステッ
プＳ６）実行後、ブレーク割込み要求がなければステッ
プＳ８へ進む。ここで、上記割込み受付制御信号ＩＲＣ
により割込みが禁止されていればステップＳ１へ戻って
次の１命令を実行した後、再びブレーク割込み処理を経
て、エミュレーションプログラムを実行する。割込みが
許可されていれば、ユーザ割込み要求が存在するか検査
する（ステップＳ９）。そして、割込み要求がなければ
次の命令を、また、ユーザ割込み要求があれば、当該ユ
ーザ割込み処理（ステップＳ１０）を経てステップＳ１
へ戻り、ここで割込み処理プログラムの先頭の１命令を
実行してから、前記同様に、ブレーク割込み処理を経
て、エミュレーションプログラムを実行する。

【００２８】図７は本発明をエミュレーション用プロセ
ッサに適用した場合の第２の実施例を示すブロック図で
ある。この実施例のエミュレーション用プロセッサ１
は、入力回路２１の代わりにエミュレーション用プロセ
ッサ制御回路３８を内部に有している。このエミュレー
ション用プロセッサ制御回路３８はＣＰＵ１１によって
書き込みが可能とされる。エミュレーション用プログラ
ムは、ＲＴＢ命令を実行する以前に、割込み処理の実行
を許可するか禁止するかに応じて、所定の値を上記エミ
ュレーション用プロセッサ制御回路３８に書き込むよう
に構成される。

【００２９】図８に上記エミュレーション用プロセッサ
制御回路３８の構成例が示されている。第１実施例にお
けるエミュレーション用プロセッサ制御回路３８との違
いは、フリップフロップＦＦ１のクロック端子ＣＫに入
力されるエミュレーション用プロセッサ制御回路３８の
書込み信号が、ＣＰＵ１１のライト信号ＷＥとブレーク
アクノリッジ信号ＡＣＫと選択アドレスのデコード信号
ＤＥＣとの論理和をとるアンドゲートＧ１０を介して与
えられている点のみである。なお、クリア信号はエミュ
レーション用プロセッサ内部のリセット信号、データバ
スはエミュレーション用プロセッサ内部のデータバスＤ
０とされている。かかるブレークアクノリッジ信号ＡＣ
ＫはＣＰＵ１１がエミュレーションプログラム実行中で
あることを示し、ブレーク割込み処理を実行するとハイ
レベルとなり、ＲＴＢ命令を実行するとロウレベルとな
る。これによってエミュレーション用プロセッサ制御回
路３８はＣＰＵ１１がエミュレーションプログラムを実
行しているときのみ書き込み可能とされ、ユーザプログ
ラム実行中には書き込みが禁止される。その結果、開発
対象のユーザプログラムの不具合によって、誤ってエミ
ュレーション用プロセッサ制御回路３８を書き換えて、
エミュレーション用プロセッサ制御回路が誤動作するこ
とを防止することができる。本実施例においては、制御
回路３８がＣＰＵ１１の命令実行によって変化するた
め、図１の入力回路２１を除くことができる。

【００３０】また、ＣＰＵ１１がブレーク割込み処理を
行なう命令を有する場合、この命令によってもブレーク
アクノリッジ信号がハイレベルとなるものであってもよ
い。このようにエミュレーション用プロセッサ制御回路
３８をエミュレーション用プロセッサ１内部に有するこ
とにより、エミュレーション用プロセッサのインタフェ
ース信号の数を削減できる。上記実施例のエミュレーシ
ョン用プロセッサは、各々のシングルチップマイクロコ
ンピュータにのみ対応可能なエミュレーション用プロセ
ッサに比べて、そのハードウェア的な規模が増大するも
のの、エミュレーション用プロセッサはもともと生産数
が、シングルチップマイクロコンピュータなどに比べて
著しく少ないので問題は小さい。

【００３１】上記実施例では、いずれもシステム開発装
置５からの指令によってＲＴＢ命令実行後に割込みを受
付けるか受付けないかを外部から指定できるエミュレー
ション用プロセッサ制御回路３８を設け、ハードウェア
で実現した場合について説明したが、２種類のＲＴＢ命
令を用意することによりソフトウェアで実現することも
できる。すなわち、エミュレーションプログラムからの
復帰の際に割込みの有無をチェックし、割込みが存在す
れば割込み処理を実行し、なければ復帰先の命令を実行
する割込みチェック有りＲＴＢ命令（図９参照）と、割
込みの有無にかかわらず復帰先の命令を実行する割込み
チェックなしＲＴＢ命令（図１０参照）とを設けるとい
うものである。これら、２つのＲＴＢ命令は、図５のＩ
Ｍ信号をＣＰＵが出力するものとし、“０”レベルを出
力するか、“１”レベルを出力するかのみを相違させる
ことにより実現できる。エミュレーションプログラムか
らの復帰の際に、これら２つのＲＴＢ命令のいずれを実
行して復帰するかを制御すればよい。例えば図２いおい
て、コントロールプロセッサ３７が、エミュレーション
用プロセッサ１が実行すべきエミュレーションメモリ３
３へ前記２つのＲＴＢ命令のいずれかをライトすればよ
い。

【００３２】以上説明したように上記実施例は、エミュ
レーション用プロセッサにおいて、ＲＴＢ命令実行後に
割込みを受付けるか受付けないかをエミュレーション用
プロセッサ外部から指定する手段を設けるようにしたの
で、インサーキットエミュレータ使用者が、シングルス
テップ機能実行中に割込みを受付けるか受付けないか
を、システム開発装置を操作することによって指定でき
るようになり、これによってマイクロコンピュータのデ
バッグ効率を向上させることができるという効果があ
る。

【００３３】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、割
込みを禁止する命令の種類あるいは割込み制御の方法な
どについては何ら限定されない。割込みを許可してシン
グルステップ動作を行うか割込みを禁止してシングルス
テップ動作を行うかの指定は、システム開発装置によら
ず、たとえば、マイクロコンピュータ開発装置のスイッ
チ回路などから直接エミュレーション用プロセッサ、あ
るいはエミュレーション用プロセッサ制御回路に与えら
れるようにしてもよい。入力回路２１におけるラッチ回
路は制御信号入力が安定的に与えられる場合などは削除
して論理ゲート数を削減することもできる。

【００３４】以上の説明では主として本発明者等によっ
てなされた発明をその背景となった利用分野であるエミ
ュレーション用プロセッサに適用した場合について説明
したが、それに限定されるものではなく、その他の半導
体集積回路装置に適用可能であり、かかる半導体集積回
路装置の動作を外部から調べて、外部からその動作仕様
を変更することが必要な場合などに利用することができ
る。

【００３５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、外部からの指定によりその
動作仕様を変更することが可能な半導体集積回路装置を
実現することができる。また、エミュレーション用プロ
セッサに適用した場合、これを用いたマイクロコンピュ
ータ開発装置のデバッグ効率を向上させることができ
る。

【図面の簡単な説明】

【図１】本発明をエミュレーション用プロセッサに適用
した場合の一実施例を示すブロック図である。

【図２】上記エミュレーション用プロセッサを用いたマ
イクロコンピュータ開発装置の概略ブロック図である。

【図３】上記エミュレーション用プロセッサ制御回路３
８の一例を示すブロック図である。

【図４】割込み受付制御信号ＩＲＣを受ける入力回路２
１の具体的回路構成例を示すブロック図である。

【図５】上記エミュレーション用プロセッサ内の割込み
制御回路１８の一実施例のブロック図である。

【図６】上記エミュレーション用プロセッサによるシン
グルステップ動作の一例を示すフローチャートである。

【図７】本発明をエミュレーション用プロセッサに適用
した場合の第２の実施例を示すブロック図である。

【図８】第２の実施例におけるエミュレーション用プロ
セッサ制御回路３８の構成例を示すブロック図である。

【図９】第３の実施例における割込みチェック有りＲＴ
Ｂ命令の処理手順示すをフローチャートである。

【図１０】第３の実施例における割込みチェックなしＲ
ＴＢ命令の処理手順示すをフローチャートである。

【符号の説明】

１エミュレーション用プロセッサ３マイクロコンピュータ開発装置４応用システム５システム開発装置３１インタフェースケーブル３２エミュレーションバス３６コントロールバス３８エミュレーション用プロセッサ制御回路

Claims

【特許請求の範囲】

【請求項１】主プログラムと、割り込み処理プログラ
ムと、該主プログラム又は該割り込み処理プログラムの
デバッグのためのエミュレーション用プログラムとを実
行するデータ処理装置であって、該エミュレーション用
プログラムを実行後、上記主プログラムに復帰するか、
上記割り込み処理プログラムに復帰するかを選択するこ
とができることを特徴とするデータ処理装置。
【請求項２】上記エミュレーション用プログラムから
上記主プログラム又は割り込み処理プログラムへの復帰
命令を備え、該復帰命令を実行後に割り込みを受付ける
か受付けないか指定する指定手段と、該指定手段の内容
を判定する手段とを有することを特徴とする請求項１に
記載のデータ処理装置。
【請求項３】上記指定手段はラッチ回路により構成さ
れることを特徴とする請求項２に記載のデータ処理装
置。
【請求項４】上記主プログラムに復帰する復帰命令
と、上記割り込み処理プログラムに復帰する復帰命令と
を有することを特徴とする請求項１に記載のデータ処理
装置。