JP3097602B2 - データ処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデータ処理装置に関
し、特にパイプライン制御機能を備え、ソフトウェアの
デバグをするための専用機能を付加したデータ処埋装置
に関する。

【０００２】

【従来の技術】最近のマイクロコンピュータは、動作周
波数を高速化するためにパイプライン動作機構を備え
る、いわゆるＲＩＳＣ（Reduced Instruction Set Comp
uter）型のものが多く開発されてきている。一般に、Ｒ
ＩＳＣ型プロセッサにおけるパイプライン制御は、命令
フェッチ、命令デコード、オペランドフェッチ、演算実
行および結果格納の５つのステージに分かれている。

【０００３】従来のマイクロコンピュータにおけるソフ
トウェアのデバグの方法について説明する。通常、ソフ
トウェアのデバグをするためには、プログラム中の所定
の命令で動作を停止して、それまでにＣＰＵが実行した
命令アドレスをトレースしたり、ＣＰＵ内部のレジスタ
内容のダンプ、メモリ内容のダンプなどを行う。

【０００４】図３は、従来例におけるＲＩＳＣ型プロセ
ッサのデータ処理装置の構成を示すブロック図である。
図３に示したデータ処理装置は、５つのステージを実行
するユニットである命令フェッチ部１００、命令デコー
ド部１０１、オペランドフェッチ部１０２、演算部１０
３および結果格納部１０４と、退避レジスタ１０５〜１
０９と、パイプライン制御部１１０と、ブレークポイン
トレジスタ１１１と、プログラムカウンタ１１２と、プ
ログラムメモリ１１５と、退避レジスタ１１６とを有す
る構成となっている。ここで、命令フェッチ部１００、
命令デコード部１０１、オペランドフェッチ部１０２、
演算部１０３および結果格納部１０４のそれぞれには、
待避レジスタ１０５〜１０９が接続されている。パイプ
ライン制御部１１０には、ブレークポイントレジスタ１
１１およびプログラムカウンタ１１２が接続されてい
る。プログラムカウンタ１１２には、退避レジスタ１１
６が接続されている。通常の命令実行時には、プログラ
ムカウンタ１１２は１アドレスずつインクリメントされ
る。また、全体の処理の制御はパイプライン制御部１１
０で行う。

【０００５】ソフトウェアをデバグするときには、まず
ブレークポイントレジスタ１１１を設定する。ブレーク
ポイントレジスタ１１１は、通常のＩ／Ｏ設定命令を実
行することによって設定される。すなわち、命令デコー
ド部１０１がブレークポイントレジスタ１１１への書き
込み命令であることを検出すると、オペランドフェッチ
部１０２が書き込みデータを生成し、結果格納部１０４
からパイプライン制御部１１０を介して、ブレークポイ
ントレジスタ１１１の内容を書き換える。その後、パイ
プライン制御部１１０は、プログラムカウンタ１１２と
ブレークポイントレジスタ１１１とが一致するかどうか
を各命令ごとに比較する。一致する場合には、待避レジ
スタ１０５〜１０９に各ステージ１００〜１０４の実行
状態の待避を指示する信号２００をアクティブにする。

【０００６】これによって、待避レジスタ１０５には、
命令フェッチ部１００から現在フェッチした命令の情報
が退避される。待避レジスタ１０６には、命令デコード
部１０１から１つ前の命令のデコード情報が退避され
る。待避レジスタ１０７には、オペランドフェッチ部１
０２から２つ前の命令のオペランド情報が退避される。
待避レジスタ１０８には、演算部１０３から３つ前の命
令の演算情報が退避される。待避レジスタ１０９には、
結果格納部１０４から４つ前の命令の結果格納情報が待
避されることになる。同時に、プログラムカウンタ１１
２の内容は待避レジスタ１１６に格納される。

【０００７】そして、プログラムメモリ１１５では、あ
らかじめ決められたデバグ用のプログラムが格納されて
いるアドレスにジャンプすることによって、デバグプロ
グラムの実行が開始される。デバグプログラムは、レジ
スタやメモリの内容をダンプするプログラムを実行す
る。

【０００８】デバグプログラムからの復帰は、以下のよ
うにして行われる。デバグプログラムの最後に、専用の
復帰命令をプログラムしておく。この命令を実行する
と、パイプライン制御部１１０は、待避レジスタ１０５
〜１０９の内容を各ユニット１００〜１０４に戻し、さ
らに待避レジスタ１１６の内容をプログラムカウンタ１
１２に戻す。これによって、デバグプログラム実行前の
状態に完全に戻ることになる。

【０００９】

【発明が解決しようとする課題】以上説明した従来のデ
バグ方法は、各パイプラインステージの状態を待避する
ための待避レジスタのハードウェア規模が非常に大き
く、コストアップを伴うという欠点があった。例えば、
命令フェッチをするための待避レジスタ１０５は、３２
ビットの命令コードを格納するレジスタを必要とする。
命令デコードをするための待避レジスタ１０６は、デコ
ードされた１００種類余りの制御信号を格納するレジス
タを必要とする。待避レジスタ１０７は、３２ビットの
レジスタを識別する５本のアドレス情報を３組（第１オ
ペランド〜第３オペランド）またはイミディエイト値を
格納する必要がある。待避レジスタ１０８は、３２ビッ
トの演算入力を２本必要とする。待避レジスタ１０９
は、３２ビットの演算結果などを必要とする。このよう
に、後続して実行されるデバグプログラムによってＣＰ
Ｕの内部状態が壊れても復帰することができるようにす
るために、パイプラインの状態を保存する必要があっ
た。

【００１０】また、これらの待避レジスタは、通常の回
路とマルチプレクスされるので、動作周波数を制約する
いわゆるクリティカルパスとなる。このため、このよう
なデバグ機能のないＣＰＵと比較して、動作周波数が低
速になるという欠点があった。

【００１１】さらに、デバグプログラムを応用プログラ
ム空間と同一の空間にマッピングするので、ソフトウェ
ア設計において、メモリサイズやプログラムのリンク等
の制約があるという欠点があった。

【００１２】このような点に鑑み本発明は、ハードウェ
ア削減によるコスト削減および動作周波数の向上、なら
びにソフトウェア開発手順の単純化を図るデータ処理装
置を提供することを目的とする。

【００１３】

【課題を解決するための手段】上述の欠点を解決するた
めに本発明のデータ処理装置は、プログラムの命令を実
行中に該プログラムを停止させる指令を検出すると、該
プログラムの代わりにｎｏｐ命令を実行し、該プログラ
ムを復帰させる指令を検出すると、該ｎｏｐ命令の代わ
りに該プログラムの実行を再開する。

【００１４】上記本発明のデータ処理装置は、パイプラ
イン制御機構を備えるデータ処理装置であって、第１の
プログラム（応用プログラム）の命令をフェッチする第
１の命令フェッチ手段（１１５）と、該第１のプログラ
ム（応用プログラム）の命令の実行を停止するためにあ
らかじめ設定されている停止条件が成立したかどうかを
検出する検出手段（１）と、該停止条件が成立したと該
検出手段（１）が判定すると、実行すべき該第１のプロ
グラム（応用プログラム）の有効な命令に引き続いて自
動的にｎｏｐ命令をフェッチする第２の命令フェッチ手
段（４）と、第２のプログラム（デバグプログラム）の
命令をフェッチする第３の命令フェッチ手段（３）と、
該第１の命令フェッチ手段（１１５）と該第２の命令フ
ェッチ手段（４）と該第３の命令フェッチ手段（３）と
のうちのいずれか１つがフェッチする命令を選択する命
令選択手段（２）とを有し、該命令選択手段（２）が該
第１の命令フェッチ手段（１１５）を選択して該第１の
プログラム（応用プログラム）を実行しているときに、
該検出手段（１）が該停止条件が成立したと判定したと
きには、該命令選択手段（２）が該第２の命令フェッチ
手段（４）を選択して、該停止条件が成立したときの該
有効な命令の後に該ｎｏｐ命令をフェッチし、該有効な
命令の実行が完了した後に、該命令選択手段（２）が該
第３の命令フェッチ手段（３）を選択して該第２のプロ
グラム（デバグプログラム）を実行し、該第２のプログ
ラム（デバグプログラム）を実行しているときには、該
命令選択手段（２）が、該第２の命令フェッチ手段
（４）と該第３の命令フェッチ手段（３）とを交互に選
択し、該第２のプログラム（デバグプログラム）におい
て所定の復帰命令が実行されたときには、該命令選択手
段（２）が該第１の命令フェッチ手段（１１５）を選択
する。

【００１５】上記本発明のデータ処理装置は、前記第３
の命令フェッチ手段（３）が、シリアルインタフェース
を介して外部から前記第２のプログラム（デバグプログ
ラム）を入力する入力手段（５）を備えることができ
る。

【００１６】

【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を用いて説明する。

【００１７】［第１の実施の形態］本発明の第１の実施
の形態を図１を用いて説明する。図１は、本発明の第１
の実施の形態におけるデータ処理装置の構成を示すブロ
ック図である。

【００１８】図１に示したデータ処理装置は、パイプラ
イン制御部１と、マルチプレクサ２と、デバグプログラ
ムメモリ３と、ｎｏｐ挿入部４と、各パイプラインを実
行するユニットである命令フェッチ部１００、命令デコ
ード部１０１、オペランドフェッチ部１０２、演算部１
０３および結果格納部１０４と、ブレークポイントレジ
スタ１１１と、プログラムカウンタ１１２と、プログラ
ムメモリ１１５と、退避レジスタ１１６とを有する構成
となっている。ここで、命令フェッチ部１００、命令デ
コード部１０１、オペランドフェッチ部１０２、演算部
１０３および結果格納部１０４には、パイプライン制御
部１が接続されている。また、プログラムカウンタ１１
２には、退避レジスタ１１６が接続されている。

【００１９】このような構成において、各ユニット１０
０〜１０４、ブレークポイントレジスタ１１１およびプ
ログラムカウンタ１１２の通常の動作は、従来の技術で
説明したものと同様である。主な相違点は、待避レジス
タ１０５〜１０９がなく、各ユニット１００〜１０４が
パイプライン制御部１に直接接続されており、命令フェ
ッチをするためのマルチプレクサ２が、プログラムメモ
リ１１５、ｎｏｐ挿入部４およびデバグプログラムメモ
リ３を入力として、出力を命令フェッチ部１００に入力
していることである。

【００２０】ソフトウェアをデバグするときには、従来
の技術で説明したように、まずブレークポイントレジス
タ１１１を設定する。その後、パイプライン制御部１に
おいて、プログラムカウンタ１１２の内容とブレークポ
イントレジスタ１１１の内容とが一致するかどうかを各
命令ごとに比較する。一致する場合には、選択信号２０
をアクティブにして、マルチプレクサ２がｎｏｐ挿入部
４の出力を選択する。このように、ブレークポイントで
指定された命令の後にｎｏｐ命令が挿入されるだけなの
で、それ以前の命令は通常通りに全て実行される。した
がって、最短で５クロック後に、ブレークポイントで指
定された命令を含んだそれまでの命令の実行が完了する
ことになる。この間にパイプラインの動作が乱れて処理
時間が長くなるいわゆるパイプライン・ハザードが起き
たとしても、それが終了するまでｎｏｐ命令をフェッチ
し続ける。

【００２１】パイプライン制御部１においてブレークポ
イントよりも前の命令の実行が全て完了したことを確認
すると、選択信号２０を切り替えて、マルチプレクサ２
がデバグプログラムメモリ３の出力を選択する。このデ
バグプログラムメモリ３は、安価にするためにプログラ
ムメモリ１１５よりも低速なものを使用している。第１
の実施の形態においては、デバグプログラムメモリ３の
アクセスタイムがプログラムメモリ１１５のアクセスタ
イムの１／２となるように構成している。

【００２２】このように選択信号２０を制御することに
よって、マルチプレクサ２が、通常のプログラム実行時
にはプログラムメモリ１１５の出力を選択し、デバグを
行うときには、ブレークポイント以前の命令を終了する
までｎｏｐ挿入部４の出力であるｎｏｐ命令を選択し、
ブレークポイント以前の命令が全て完了した後に、デバ
グプログラムメモリ３の出力を選択し、デバグ中は、ｎ
ｏｐ挿入部４の出力とデバグプログラムメモリ３の出力
とを交互に選択する。これによって、デバグ中にパイプ
ライン制御を停止することなく、応用プログラムがｎｏ
ｐ命令を実行しながら、デバグプログラムを実行するこ
とができる。

【００２３】デバグプログラム終了時には、ブレークポ
インタの次の命令からフェッチするように、デバグプロ
グラムの最後で専用の復帰命令を実行する。これによっ
て、待避レジスタ１１６の内容をプログラムカウンタ１
１２に戻し、マルチプレクサ２はプログラムメモリ１１
５の出力を選択して出力する。

【００２４】本発明のデバグプログラムにおいては、い
わゆる内部状態を変化させないようにソフトウェア上の
配慮を行っている。これはデバグプログラムを設計する
上での制限にはなるが、デバグプログラムそのものは単
純であり、また応用プログラムに依存しないものである
ので、一旦設計を完了してしまえば、汎用的に利用する
ことができる。内部状態を変化させる要因としては、レ
ジスタの内容がある。メモリの内容をダンプする際には
レジスタを用いて間接アドレッシングをしなければなら
ないが、デバグプログラムの最初にこの値をデバグプロ
グラムメモリ３に待避しておき、復帰する直前にこの待
避した内容を書き戻す。

【００２５】また、ＲＩＳＣプロセッサの種類によって
は、ブレークポイントとして設定した命令が分岐命令の
場合には、直後の命令を必ず実行するように設計されて
いるものがある。この場合は、分岐命令にブレークポイ
ントを設定することができないという制限にはなるが、
使用上大きな問題になることはない。

【００２６】なお、第１の実施の形態においてはデバグ
プログラムメモリ３をプログラムメモリ１１５と独立し
た空間に設定した。これは、デバグプログラムを応用プ
ログラムと分離することによって、応用プログラム設計
におけるサイズの制限を回避することおよび両者のプロ
グラムのリンクを不要として開発効率をあげることを目
的とした。当然、デバグプログラムメモリ３をプログラ
ムメモリ１１５と同じメモリ空間にマッピングすること
によって、両者のメモリを物理的にひとつにすることは
可能であり容易である。この際には、マルチプレクサ２
の構成は３入力から２入力となるが、容易に実現するこ
とができるということは明白である。

【００２７】［第２の実施の形態］本発明の第２の実施
の形態を図２を用いて説明する。図２は、本発明の第２
の実施の形態におけるデータ処理装置の構成を示すブロ
ック図である。

【００２８】図２に示したデータ処理装置の構成は、図
１に示した第１の実施の形態におけるデータ処理装置の
構成とほぼ同様である。異なる点は、デバグプログラム
メモリ３の代わりにシリアルインタフェース５を有して
いる点である。シリアルインタフェース５は、出力をマ
ルチプレクサ２に入力し、シリアル制御信号１０および
受信完了信号１１を用いてパイプライン制御部１との間
で入出力を行い、結果格納部１０４の出力をデータバス
３０を介して入力している。このように、第２の実施の
形態においては、デバグプログラムメモリ３を使用せず
に、シリアルインタフェース５を介してデバグプログラ
ムをフェッチする。

【００２９】このような構成において、パイプライン制
御部１がブレークポイントを検出すると、選択信号２０
を切り替えて、マルチプレクサ２がｎｏｐ挿入部４の出
力を選択する。同時に、パイプライン制御部１はシリア
ル制御信号１０をアクティブにして、シリアルインタフ
ェース５の動作を開始させる。シリアルインタフェース
５は、調歩同期式の手順によって外部のホストコンピュ
ータ（不図示）と通信を行い、あらかじめ準備してある
デバグプログラムを１命令ずつ受信する。１命令の受信
を完了すると受信完了信号１１をアクティブにする。こ
れを受けて、パイプライン制御部１は、１クロック間だ
けマルチプレクサ２がシリアルインタフェース５の出力
を選択するように、選択信号２０を制御する。

【００３０】こうして１命令ずつデバグプログラムが実
行されるが、レジスタやメモリのダンプそのものは、次
のようにして行う。シリアルインタフェース５の内部に
送信レジスタ（不図示）があり、結果格納部１０４から
データバス３０を経由して、ダンプした内容を送信レジ
スタに格納する。この格納自体も、デバグプログラムの
中で実行する。受信と送信との切り替えは、全てホスト
コンピュータ側で制御する。デバグプログラムの進行に
伴い、ダンプデータを引き取るときには、シリアルイン
タフェース５に送信を要求してダンプデータをシリアル
通信でホストコンピュータ側に引き取る。

【００３１】デバグプログラムの最後には、専用の復帰
命令をプログラムしておく。これを実行することによっ
て、待避レジスタ１１６の内容がプログラムカウンタ１
１２に戻り、マルチプレクサ２はプログラムメモリ１１
５を選択する。

【００３２】

【発明の効果】以上説明したように本発明は、ブレーク
ポイントを検出したときにパイプライン動作を停止せず
にｎｏｐ命令を挿入することによって、デバグプログラ
ムを実行する際に、パイプラインの状態を保存するため
のハードウェアの追加を必要とせず、デバグプログラム
実行のために追加するハードウェアを削減することがで
きるという効果を有する。従来の技術においては５つの
待避レジスタが合計で最低２５０ビットのレジスタおよ
び相当の選択回路（約５ｋゲート）が必要であるのに対
して、本発明においては不要なので、全体のハードウェ
ア（約５０ｋゲート）の１０％程度を削減することがで
きるという効果を有する。また、各パイプラインにおけ
る最長のゲート段数は２０段程度であるが、待避レジス
タを復帰するための選択回路の１ゲートを削減すること
によって、動作周波数を約５％向上することができると
いう効果を有する。

【００３３】第１の実施の形態においては、プログラム
メモリとデバグプログラムメモリとを独立に備えて、応
用プログラム空間と独立した空間にデバグプログラムを
マッピングすることによって、応用プログラムの最大許
容サイズが実質的に拡大するという効果を有する。一般
に、デバグプログラムのサイズは１００Ｋバイト程度必
要なので、応用プログラムが１Ｍバイト程度の場合に
は、約１０％の有効利用をすることができる。また、応
用プログラムを作成する際にデバグプログラムとリンク
する必要がなくなり、ソフトウェアの開発手順を単純化
することができるという効果を有する。

【００３４】第２の実施の形態においては、デバグプロ
グラムメモリの代わりにシリアルインタフェースを採用
したことによって、ＲＩＳＣプロセッサとホストコンピ
ュータとの間の端子数を大幅に削減することができると
いう効果を有する。

【００３５】ここで、第１の実施の形態においては、実
行速度はデバグ時にも通常と変わらず高速であることが
優位点だが、３２ビット長のデータバス、３２ビット長
のアドレスバス、制御信号などを端子として備えなけれ
ばならないので高価になる。デバグプログラムを全てＲ
ＩＳＣプロセッサ内部に内蔵することができる場合には
端子数の問題はないが、チップサイズが大きくなり、コ
ストアップの要因になる。これに対して第２の実施の形
態においては、第１の実施の形態と比較してデバグプロ
グラムの実行速度は低速であるが、レジスタやメモリの
ダンプが多少低速であってもデバグをするためには大き
な問題とならず、シリアルインタフェースの回路規模が
小さいというメリットや端子数の削減によってコストを
大幅に低減することができるというメリットが大きい。

【００３６】このように本発明は、ハードウェア削減に
よるコスト削減および動作周波数の向上、ならびにソフ
トウェア開発手順の単純化を図ることができるという効
果を有する。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態におけるデータ処理
装置の構成を示すブロック図

【図２】本発明の第２の実施の形態におけるデータ処理
装置の構成を示すブロック図

【図３】従来例におけるＲＩＳＣ型プロセッサのデータ
処理装置の構成を示すブロック図

【符号の説明】

１，１１０ パイプライン制御部 ２ マルチプレクサ ３ デバグプログラムメモリ ４ ｎｏｐ挿入部 ５ シリアルインタフェース １００ 命令フェッチ部 １０１ 命令デコード部 １０２ オペランドフェッチ部 １０３ 演算部 １０４ 結果格納部 １０５〜１０９，１１６ 待避レジスタ １１１ ブレークポイントレジスタ １１２ プログラムカウンタ １１５ プログラムメモリ

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 パイプライン制御機構を備えるデータ処
   理装置において、 命令フェッチ部、命令デコード部、オペランドフェッチ
   部、演算部、及び結果格納部における動作の各ステージ
   を制御するパイプライン制御部と、実行プログラムを格
   納するプログラムメモリと、デバグ用プログラムメモリ
   を格納するデバグプログラムメモリと、ｎｏｐ命令を出
   力するｎｏｐ挿入部と、前記プログラムメモリ、デバグ
   プログラムメモリ、又はｎｏｐ挿入部の各出力のうち、
   いずれか１つを選択し前記命令フェッチ部へ出力するマ
   ルチプレクサと、前記実行プログラムに対してブレーク
   ポイントを保持するブレークポイントレジスタと、プロ
   グラムカウンタと、待避レジスタとを有し、 前記プログラムカウンタの値と前記ブレークポイントの
   値とが一致した時、前記待避レジスタは前記プログラム
   カウンタの値を保持するとともに、前記パイプライン制
   御部は、前記ブレークポイントで指定された命令を含ん
   だ命令が完了するまで前記マルチプレクサがｎｏｐ命令
   を出力し、前記ブレークポイントで指定された命令を含
   んだ命令が完了後には前記マルチプレクサが前記デバグ
   用プログラムを出力するように制御することを特徴とす
   る、 データ処理装置。
2. 【請求項２】 パイプライン制御機構を備えるデータ処
   理装置において、 第１のプログラムの命令をフェッチする第１の命令フェ
   ッチ手段と、 該第１のプログラムの命令の実行を停止するためにあら
   かじめ設定されている停止条件が成立したかどうかを検
   出する検出手段と、 該停止条件が成立したと該検出手段が判定すると、実行
   すべき該第１のプログラムの有効な命令に引き続いて自
   動的にｎｏｐ命令をフェッチする第２の命令フェッチ手
   段と、 第２のプログラムの命令をフェッチする第３の命令フェ
   ッチ手段と、 該第１の命令フェッチ手段と該第２の命令フェッチ手段
   と該第３の命令フェッチ手段とのうちのいずれか１つが
   フェッチする命令を選択する命令選択手段とを有し、 該命令選択手段が該第１の命令フェッチ手段を選択して
   該第１のプログラムを実行しているときに、該検出手段
   が該停止条件が成立したと判断したときには、該命令選
   択手段が該第２の命令フェッチ手段を選択して、該停止
   条件が成立したときの該有効な命令の後に該ｎｏｐ命令
   をフェッチし、 該有効な命令の実行が完了した後に、該命令選択手段が
   該第３の命令フェッチ手段を選択して該第２のプログラ
   ムを実行し、 該第２のプログラムを実行しているときには、該命令選
   択手段が、該第２の命令フェッチ手段と該第３の命令フ
   ェッチ手段とを交互に選択し、 該第２のプログラムにおいて所定の復帰命令が実行され
   たときには、該命令選択手段が該第１の命令フェッチ手
   段を選択することを特徴とする、データ処理装置。
3. 【請求項３】 前記第３の命令フェッチ手段が、シリア
   ルインタフェースを介して外部から前記第２のプログラ
   ムを入力する入力手段を備えることを特徴とする、請求
   項２に記載のデータ処理装置。