JP2001186112A - データ抽出回路およびデータ抽出システム - Google Patents
データ抽出回路およびデータ抽出システムInfo
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- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
- H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/002—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation
- H04L7/0025—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation interpolation of clock signal
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract
(57)【要約】
【課題】 従来よりも精度が高く、また応答の早いデー
タ抽出を実現できるデータ抽出回路を提供する。 【解決手段】 クロック転送部１０は入力されたクロッ
ク信号ＣＬＫを各単位遅延素子１１を介して伝搬させ
る。エッジ検出部２０は入力されたデータ信号ＤＡＴＡ
のエッジのタイミングで、クロック転送部１０における
クロック信号ＣＬＫのエッジの位置を検出する。クロッ
ク選択部３０はこの検出結果を示すエッジ検出信号ＳＥ
ＤＧに応じて、クロック転送部１０の各単位遅延素子１
１の出力のいずれか１つを選択し、ラッチ５０のクロッ
ク入力として与える。
タ抽出を実現できるデータ抽出回路を提供する。 【解決手段】 クロック転送部１０は入力されたクロッ
ク信号ＣＬＫを各単位遅延素子１１を介して伝搬させ
る。エッジ検出部２０は入力されたデータ信号ＤＡＴＡ
のエッジのタイミングで、クロック転送部１０における
クロック信号ＣＬＫのエッジの位置を検出する。クロッ
ク選択部３０はこの検出結果を示すエッジ検出信号ＳＥ
ＤＧに応じて、クロック転送部１０の各単位遅延素子１
１の出力のいずれか１つを選択し、ラッチ５０のクロッ
ク入力として与える。
Description
【０００１】
【発明の属する技術分野】本発明は、通信システムや記
録システムに用いられるデータ抽出技術の高性能化に関
するものである。
録システムに用いられるデータ抽出技術の高性能化に関
するものである。
【０００２】
【従来の技術】通信システムや記録システムに用いられ
る信号処理技術の１つに、データ抽出技術がある。デー
タ抽出とは、送信データや再生信号からデータを誤りな
く読み取ることを目的とする技術である。
る信号処理技術の１つに、データ抽出技術がある。デー
タ抽出とは、送信データや再生信号からデータを誤りな
く読み取ることを目的とする技術である。
【０００３】図１６に示すように、通信システムでは、
データ抽出回路１００は受信データからこれに同期した
再生クロックを抽出し、この再生クロックに同期した再
生データを出力する。また記録システムでは、データ抽
出回路１００は、受信データの代わりに記録デバイスか
らの再生信号から、再生データを得る。
データ抽出回路１００は受信データからこれに同期した
再生クロックを抽出し、この再生クロックに同期した再
生データを出力する。また記録システムでは、データ抽
出回路１００は、受信データの代わりに記録デバイスか
らの再生信号から、再生データを得る。
【０００４】送信データや再生信号の信号波形は、完全
な方形波であることが望ましい。ところが通常、信号経
路の状態変化や送信出力時のクロックジッタなどに起因
した，波形歪み、位相ノイズまたはフィルタ効果などに
よって、送信データや再生信号は方形波よりむしろ正弦
波に近い形で受信される。また、位相ノイズ等によっ
て、そのアイパターンは狭くなることが多く、特に、近
年のＱＡＭやＱＰＳＫシステム等では一層アイパターン
は狭くなる。
な方形波であることが望ましい。ところが通常、信号経
路の状態変化や送信出力時のクロックジッタなどに起因
した，波形歪み、位相ノイズまたはフィルタ効果などに
よって、送信データや再生信号は方形波よりむしろ正弦
波に近い形で受信される。また、位相ノイズ等によっ
て、そのアイパターンは狭くなることが多く、特に、近
年のＱＡＭやＱＰＳＫシステム等では一層アイパターン
は狭くなる。
【０００５】したがって、データ抽出技術では、受信デ
ータをそのアイパターンが大きく広がったタイミングで
確実にラッチし、データを再生することが必要である。
アイパターンが最も広がるタイミングは、一般には、受
信データの転送ビットレートの周期をＴとすると、受信
データの変化点からＴ／２ずれたタイミングである。
ータをそのアイパターンが大きく広がったタイミングで
確実にラッチし、データを再生することが必要である。
アイパターンが最も広がるタイミングは、一般には、受
信データの転送ビットレートの周期をＴとすると、受信
データの変化点からＴ／２ずれたタイミングである。
【０００６】図１７は従来のデータ抽出回路の概略構成
を示す図である。図１７に示すように、データ抽出を実
現するための回路技術として従来から位相同期ループ回
路すなわちＰＬＬ回路１１０が広く用いられてきた。Ｐ
ＬＬ回路１１０は位相比較器１１１、チャージポンプ回
路１１２、低域通過フィルタ（ＬＰＦ）１１３および電
圧制御発振器（ＶＣＯ）１１４を有し、ＶＣＯクロック
出力が再生クロックととして出力される。ラッチ１２０
は入力されたデータを再生クロックのエッジでラッチ
し、再生データとして出力する。現在の回路技術によっ
て、理論的には、ＰＬＬ回路１１０を入力データの変化
点からＴ／２ずれたタイミングで位相同期させることが
できる。
を示す図である。図１７に示すように、データ抽出を実
現するための回路技術として従来から位相同期ループ回
路すなわちＰＬＬ回路１１０が広く用いられてきた。Ｐ
ＬＬ回路１１０は位相比較器１１１、チャージポンプ回
路１１２、低域通過フィルタ（ＬＰＦ）１１３および電
圧制御発振器（ＶＣＯ）１１４を有し、ＶＣＯクロック
出力が再生クロックととして出力される。ラッチ１２０
は入力されたデータを再生クロックのエッジでラッチ
し、再生データとして出力する。現在の回路技術によっ
て、理論的には、ＰＬＬ回路１１０を入力データの変化
点からＴ／２ずれたタイミングで位相同期させることが
できる。
【０００７】
【発明が解決しようとする課題】しかしながら、現実に
は、チャージポンプ回路１１２にノイズ成分が混入する
ため、ＰＬＬ回路１１０をＴ／２ずれたタイミングで位
相同期させることは難しい。
は、チャージポンプ回路１１２にノイズ成分が混入する
ため、ＰＬＬ回路１１０をＴ／２ずれたタイミングで位
相同期させることは難しい。
【０００８】図１８を用いて、チャージポンプ回路１１
２の実際の動作について説明する。同図中、（ａ）はノ
イズの影響がない理想的な動作、（ｂ）はノイズの影響
がある現実の動作を示している。
２の実際の動作について説明する。同図中、（ａ）はノ
イズの影響がない理想的な動作、（ｂ）はノイズの影響
がある現実の動作を示している。
【０００９】ＰＬＬ回路１１０がロック状態のとき、位
相比較器１１１からパルス幅同一のパルスが電圧制御発
振器１１４のアップパルスおよびダウンパルスとして出
力される。このため、図１８（ａ）に示すように、理想
的な動作の場合には、チャージポンプ回路１１２の上下
の電流源の電流値が等しいので、出力電流量の積分値は
ゼロになり、したがって、位相同期時に位相オフセット
を生じない。
相比較器１１１からパルス幅同一のパルスが電圧制御発
振器１１４のアップパルスおよびダウンパルスとして出
力される。このため、図１８（ａ）に示すように、理想
的な動作の場合には、チャージポンプ回路１１２の上下
の電流源の電流値が等しいので、出力電流量の積分値は
ゼロになり、したがって、位相同期時に位相オフセット
を生じない。
【００１０】一方、図１８（ｂ）に示すように、実際に
は電源やグランドにノイズが重畳されており、このノイ
ズの影響によって、チャージポンプ回路１１２の上下の
電流源の電流値は等しくない。このため、ＰＬＬ回路１
１０がロック状態になり、位相比較器１１１からパルス
幅同一のアップパルスおよびダウンパルスが出力されて
も、チャージポンプ回路１１２の出力電流量の積分値は
ゼロにはならず、したがって、電圧制御発振器１１４の
発振周波数がずれてしまう。この結果、ノイズの影響を
キャンセルするようにアップパルスとダウンパルスの出
力期間がずれた状態で、位相同期が実現される。このこ
とは、ノイズによって位相オフセットが発生することを
意味する。この場合、データ抽出回路は、データの変化
点からＴ／２ずれた理想のタイミングで受信データをラ
ッチすることができず、その性能は劣化する。
は電源やグランドにノイズが重畳されており、このノイ
ズの影響によって、チャージポンプ回路１１２の上下の
電流源の電流値は等しくない。このため、ＰＬＬ回路１
１０がロック状態になり、位相比較器１１１からパルス
幅同一のアップパルスおよびダウンパルスが出力されて
も、チャージポンプ回路１１２の出力電流量の積分値は
ゼロにはならず、したがって、電圧制御発振器１１４の
発振周波数がずれてしまう。この結果、ノイズの影響を
キャンセルするようにアップパルスとダウンパルスの出
力期間がずれた状態で、位相同期が実現される。このこ
とは、ノイズによって位相オフセットが発生することを
意味する。この場合、データ抽出回路は、データの変化
点からＴ／２ずれた理想のタイミングで受信データをラ
ッチすることができず、その性能は劣化する。
【００１１】また、ＰＬＬ回路を用いる場合、ＰＬＬ回
路がフィードバック系の回路であることから、データ抽
出の応答時間がフィードバック系の応答時間によって制
限されてしまう。このため、迅速なデータ抽出が困難で
あるという問題もある。
路がフィードバック系の回路であることから、データ抽
出の応答時間がフィードバック系の応答時間によって制
限されてしまう。このため、迅速なデータ抽出が困難で
あるという問題もある。
【００１２】前記の問題に鑑み、本発明は、従来よりも
精度が高く、また、応答の早いデータ抽出を実現できる
データ抽出回路を提供することを課題とする。
精度が高く、また、応答の早いデータ抽出を実現できる
データ抽出回路を提供することを課題とする。
【００１３】
【課題を解決するための手段】前記の課題を解決するた
めに、請求項１の発明が講じた解決手段は、データ抽出
回路として、直列に接続された複数の単位遅延素子を有
し、入力されたクロック信号を前記各単位遅延手段を介
して伝搬させるクロック転送部と、入力されたデータ信
号のエッジのタイミングで、前記クロック転送部におけ
る前記クロック信号のエッジの位置を検出し、この検出
結果を示すエッジ検出信号を出力するエッジ検出部と、
前記エッジ検出信号に応じて、前記クロック転送部が有
する各単位遅延素子の出力のうちのいずれか１つを選択
するクロック選択部と、前記クロック選択部によって選
択された信号をクロック入力とし、前記データ信号をデ
ータ入力として、再生データを出力するラッチとを備え
たものである。
めに、請求項１の発明が講じた解決手段は、データ抽出
回路として、直列に接続された複数の単位遅延素子を有
し、入力されたクロック信号を前記各単位遅延手段を介
して伝搬させるクロック転送部と、入力されたデータ信
号のエッジのタイミングで、前記クロック転送部におけ
る前記クロック信号のエッジの位置を検出し、この検出
結果を示すエッジ検出信号を出力するエッジ検出部と、
前記エッジ検出信号に応じて、前記クロック転送部が有
する各単位遅延素子の出力のうちのいずれか１つを選択
するクロック選択部と、前記クロック選択部によって選
択された信号をクロック入力とし、前記データ信号をデ
ータ入力として、再生データを出力するラッチとを備え
たものである。
【００１４】請求項１の発明によると、クロック転送部
におけるクロック信号のエッジの位置が、エッジ検出部
によって、データ信号のエッジのタイミングで検出され
る。そして、この検出結果を示すエッジ検出信号に応じ
て、クロック選択部によって、クロック転送部の各単位
遅延素子の出力のいずれか１つが選択され、この選択さ
れた信号がラッチのクロック入力として与えられる。こ
のため、データ信号の変化に応答して、クロックのタイ
ミングを瞬時に変化させることができる。したがって、
応答性が極めて良いデータ抽出が実現される。
におけるクロック信号のエッジの位置が、エッジ検出部
によって、データ信号のエッジのタイミングで検出され
る。そして、この検出結果を示すエッジ検出信号に応じ
て、クロック選択部によって、クロック転送部の各単位
遅延素子の出力のいずれか１つが選択され、この選択さ
れた信号がラッチのクロック入力として与えられる。こ
のため、データ信号の変化に応答して、クロックのタイ
ミングを瞬時に変化させることができる。したがって、
応答性が極めて良いデータ抽出が実現される。
【００１５】そして、請求項２の発明では、前記請求項
１のデータ抽出回路は、前記データ信号を所定時間遅延
させて前記ラッチに供給する遅延付加手段を備えたもの
とする。
１のデータ抽出回路は、前記データ信号を所定時間遅延
させて前記ラッチに供給する遅延付加手段を備えたもの
とする。
【００１６】さらに、請求項３の発明では、前記請求項
２のデータ抽出回路における遅延付加手段は、前記デー
タ信号を、前記クロック選択部における遅延時間に相当
する時間だけ遅延させるものとする。
２のデータ抽出回路における遅延付加手段は、前記デー
タ信号を、前記クロック選択部における遅延時間に相当
する時間だけ遅延させるものとする。
【００１７】また、請求項４の発明では、前記請求項１
のデータ抽出回路におけるクロック選択部は、前記クロ
ック転送部が有する各単位遅延素子に対してそれぞれ設
けられ、前記エッジ選択信号に応じて前記各単位遅延素
子の出力のうちのいずれか１つを出力する複数の切替手
段と、複数のＯＲゲートがツリー状に接続されてなり、
前記各切替手段の出力を入力とするＯＲゲートツリーと
を備えたものとする。
のデータ抽出回路におけるクロック選択部は、前記クロ
ック転送部が有する各単位遅延素子に対してそれぞれ設
けられ、前記エッジ選択信号に応じて前記各単位遅延素
子の出力のうちのいずれか１つを出力する複数の切替手
段と、複数のＯＲゲートがツリー状に接続されてなり、
前記各切替手段の出力を入力とするＯＲゲートツリーと
を備えたものとする。
【００１８】また、請求項５の発明では、前記請求項１
のデータ抽出回路におけるクロック選択部は、前記各単
位遅延手段の出力を当該単位遅延手段の入力との間でそ
れぞれ補間する複数の補間手段を有し、この複数の補間
手段によって得られた補間信号のうちのいずれか１つを
選択するものとする。
のデータ抽出回路におけるクロック選択部は、前記各単
位遅延手段の出力を当該単位遅延手段の入力との間でそ
れぞれ補間する複数の補間手段を有し、この複数の補間
手段によって得られた補間信号のうちのいずれか１つを
選択するものとする。
【００１９】また、請求項６の発明が講じた解決手段
は、データ抽出回路として、直列に接続された複数の単
位遅延素子を有し、入力されたクロック信号を前記各単
位遅延手段を介して伝搬させるクロック転送部と、入力
されたデータ信号のエッジのタイミングで前記クロック
転送部における前記クロック信号のエッジの位置を検出
し、この検出結果を示すエッジ検出信号を出力するエッ
ジ検出部と、前記クロック転送部が有する各単位遅延素
子に対してそれぞれ設けられ、前記エッジ検出信号に応
じて前記各単位遅延素子の出力のうちのいずれか１つを
出力する複数の第１の切替手段と、直列に接続され、か
つ、前記各第１の切替手段の出力をそれぞれ入力とする
複数の単位転送ゲートを有する選択クロック転送部と、
直列に接続された複数の単位転送ゲートを有し、前記入
力されたデータ信号を前記各単位転送ゲートを介して伝
搬させる第１のデータ転送部と、前記第１のデータ転送
部の各単位転送ゲートに対してそれぞれ設けられ、前記
エッジ検出信号に応じて前記各単位転送ゲートの出力の
うちのいずれか１つを選択する複数の第２の切替手段
と、直列に接続され、かつ、前記各第２の切替手段の出
力をそれぞれ入力とする複数の単位転送ゲートを有する
第２のデータ転送部と、前記第２のデータ転送部の出力
をデータ入力とし、前記選択クロック転送部の出力をク
ロック入力として、再生データを出力するラッチとを備
えたものである。
は、データ抽出回路として、直列に接続された複数の単
位遅延素子を有し、入力されたクロック信号を前記各単
位遅延手段を介して伝搬させるクロック転送部と、入力
されたデータ信号のエッジのタイミングで前記クロック
転送部における前記クロック信号のエッジの位置を検出
し、この検出結果を示すエッジ検出信号を出力するエッ
ジ検出部と、前記クロック転送部が有する各単位遅延素
子に対してそれぞれ設けられ、前記エッジ検出信号に応
じて前記各単位遅延素子の出力のうちのいずれか１つを
出力する複数の第１の切替手段と、直列に接続され、か
つ、前記各第１の切替手段の出力をそれぞれ入力とする
複数の単位転送ゲートを有する選択クロック転送部と、
直列に接続された複数の単位転送ゲートを有し、前記入
力されたデータ信号を前記各単位転送ゲートを介して伝
搬させる第１のデータ転送部と、前記第１のデータ転送
部の各単位転送ゲートに対してそれぞれ設けられ、前記
エッジ検出信号に応じて前記各単位転送ゲートの出力の
うちのいずれか１つを選択する複数の第２の切替手段
と、直列に接続され、かつ、前記各第２の切替手段の出
力をそれぞれ入力とする複数の単位転送ゲートを有する
第２のデータ転送部と、前記第２のデータ転送部の出力
をデータ入力とし、前記選択クロック転送部の出力をク
ロック入力として、再生データを出力するラッチとを備
えたものである。
【００２０】そして、請求項７の発明では、前記請求項
６のデータ抽出回路における第１および第２のデータ転
送部が有する単位転送ゲートは、前記選択クロック転送
部が有する単位転送ゲートと構成が同一であるものとす
る。
６のデータ抽出回路における第１および第２のデータ転
送部が有する単位転送ゲートは、前記選択クロック転送
部が有する単位転送ゲートと構成が同一であるものとす
る。
【００２１】また、請求項８の発明では、前記請求項６
のデータ抽出回路は、前記選択クロック転送部の出力を
所定時間遅延させて前記ラッチに供給する第１の遅延付
加手段を備えたものとする。
のデータ抽出回路は、前記選択クロック転送部の出力を
所定時間遅延させて前記ラッチに供給する第１の遅延付
加手段を備えたものとする。
【００２２】また、請求項９の発明では、前記請求項６
のデータ抽出回路は、前記各第２の切替手段に対してそ
れぞれ設けられ、前記第１のデータ転送部の各単位転送
ゲートの出力を所定時間遅延させる複数の第２の遅延付
加手段を備えたものとする。
のデータ抽出回路は、前記各第２の切替手段に対してそ
れぞれ設けられ、前記第１のデータ転送部の各単位転送
ゲートの出力を所定時間遅延させる複数の第２の遅延付
加手段を備えたものとする。
【００２３】また、請求項１０の発明では、前記請求項
６のデータ抽出回路は、前記クロック転送部の各単位遅
延手段の出力を当該単位遅延手段の入力との間でそれぞ
れ補間する複数の補間手段を備えたものとし、前記複数
の第１の切替手段は、前記複数の補間手段によって得ら
れた補間信号のうちのいずれか１つを選択するものとす
る。
６のデータ抽出回路は、前記クロック転送部の各単位遅
延手段の出力を当該単位遅延手段の入力との間でそれぞ
れ補間する複数の補間手段を備えたものとし、前記複数
の第１の切替手段は、前記複数の補間手段によって得ら
れた補間信号のうちのいずれか１つを選択するものとす
る。
【００２４】また、請求項１１の発明では、前記請求項
１または６のデータ抽出回路は、前記クロック信号とし
てＰＬＬ回路によって生成されたクロック信号を用いる
ものとする。
１または６のデータ抽出回路は、前記クロック信号とし
てＰＬＬ回路によって生成されたクロック信号を用いる
ものとする。
【００２５】また、請求項１２の発明では、前記請求項
１または６のデータ抽出回路は、前記クロック信号とし
て、水晶発振器によって生成されたクロック信号を用い
るものとする。
１または６のデータ抽出回路は、前記クロック信号とし
て、水晶発振器によって生成されたクロック信号を用い
るものとする。
【００２６】また、請求項１３の発明が講じた解決手段
は、データ抽出システムとして、請求項１または６のデ
ータ抽出回路と、前記データ抽出回路に入力されるデー
タ信号を入力とし、クロック信号を生成して前記データ
抽出回路に供給するＰＬＬ回路と、前記データ抽出回路
の再生データを入力データとするとともに、前記データ
抽出回路の再生クロックを入力クロックとするＦＩＦＯ
メモリと、前記ＰＬＬ回路の位相ロック状態を監視し、
前記ＰＬＬ回路が位相ロック状態であるとき、前記ＦＩ
ＦＯメモリに、前記ＰＬＬ回路によって生成されたクロ
ック信号を出力クロックとして与える読み出し許可手段
とを備えたものである。
は、データ抽出システムとして、請求項１または６のデ
ータ抽出回路と、前記データ抽出回路に入力されるデー
タ信号を入力とし、クロック信号を生成して前記データ
抽出回路に供給するＰＬＬ回路と、前記データ抽出回路
の再生データを入力データとするとともに、前記データ
抽出回路の再生クロックを入力クロックとするＦＩＦＯ
メモリと、前記ＰＬＬ回路の位相ロック状態を監視し、
前記ＰＬＬ回路が位相ロック状態であるとき、前記ＦＩ
ＦＯメモリに、前記ＰＬＬ回路によって生成されたクロ
ック信号を出力クロックとして与える読み出し許可手段
とを備えたものである。
【００２７】また、請求項１４の発明が講じた解決手段
は、データ抽出システムとして、請求項１または６のデ
ータ抽出回路と、クロック信号を生成して前記データ抽
出回路に供給する水晶発振器と、前記データ抽出回路の
再生データを入力データとするとともに、前記データ抽
出回路の再生クロックを入力クロックとするＦＩＦＯメ
モリと、前記水晶発振器のクロック信号をカウントし、
カウント値が所定数になったとき、前記ＦＩＦＯメモリ
に、前記水晶発振器によって生成されたクロック信号を
出力クロックとして与える読み出し許可手段とを備えた
ものである。
は、データ抽出システムとして、請求項１または６のデ
ータ抽出回路と、クロック信号を生成して前記データ抽
出回路に供給する水晶発振器と、前記データ抽出回路の
再生データを入力データとするとともに、前記データ抽
出回路の再生クロックを入力クロックとするＦＩＦＯメ
モリと、前記水晶発振器のクロック信号をカウントし、
カウント値が所定数になったとき、前記ＦＩＦＯメモリ
に、前記水晶発振器によって生成されたクロック信号を
出力クロックとして与える読み出し許可手段とを備えた
ものである。
【００２８】
【発明の実施の形態】（第１の実施形態）図１は本発明
の第１の実施形態に係るデータ抽出回路の構成の概略を
示す図である。図１に示すデータ抽出回路は、直列に接
続された複数の単位遅延素子１１を有し、入力されたク
ロック信号ＣＬＫを各単位遅延素子１１を介して伝搬さ
せるクロック転送部１０と、クロック転送部１０の各単
位遅延素子１１の出力を入力とし、クロック転送部１０
におけるクロック信号ＣＬＫのエッジの位置を検出して
エッジ検出信号ＳＥＤＧを出力するエッジ検出部２０と
を備えている。クロック選択部３０はクロック転送部１
０の各単位遅延素子１１の出力のうちのいずれか１つを
エッジ検出信号ＳＥＤＧに応じて選択する。遅延付加手
段４０は入力されたデータ信号ＤＡＴＡを所定時間遅延
させる。ラッチ５０は遅延付加手段４０の出力をデータ
入力とするとともに、クロック選択部３０によって選択
された信号をクロック入力とする。ラッチ５０の出力デ
ータが再生データとして出力され、クロック選択部３０
の選択信号が再生クロックとして出力される。
の第１の実施形態に係るデータ抽出回路の構成の概略を
示す図である。図１に示すデータ抽出回路は、直列に接
続された複数の単位遅延素子１１を有し、入力されたク
ロック信号ＣＬＫを各単位遅延素子１１を介して伝搬さ
せるクロック転送部１０と、クロック転送部１０の各単
位遅延素子１１の出力を入力とし、クロック転送部１０
におけるクロック信号ＣＬＫのエッジの位置を検出して
エッジ検出信号ＳＥＤＧを出力するエッジ検出部２０と
を備えている。クロック選択部３０はクロック転送部１
０の各単位遅延素子１１の出力のうちのいずれか１つを
エッジ検出信号ＳＥＤＧに応じて選択する。遅延付加手
段４０は入力されたデータ信号ＤＡＴＡを所定時間遅延
させる。ラッチ５０は遅延付加手段４０の出力をデータ
入力とするとともに、クロック選択部３０によって選択
された信号をクロック入力とする。ラッチ５０の出力デ
ータが再生データとして出力され、クロック選択部３０
の選択信号が再生クロックとして出力される。
【００２９】従来のデータ抽出回路は、位相同期ループ
を用いたフィードバック系によって構成されていた。こ
のため、入力データの位相変化がフィードバック系の動
作よりも高速であるとき、従来のデータ抽出回路はその
動作を、この位相変化に必ずしも追従させることができ
なかった。すなわち、入力データを、その変化点から半
周期ずれたタイミングで常にラッチすることはできなか
った。
を用いたフィードバック系によって構成されていた。こ
のため、入力データの位相変化がフィードバック系の動
作よりも高速であるとき、従来のデータ抽出回路はその
動作を、この位相変化に必ずしも追従させることができ
なかった。すなわち、入力データを、その変化点から半
周期ずれたタイミングで常にラッチすることはできなか
った。
【００３０】本実施形態は、位相同期ループを用いたフ
ィードバック動作に代えて、フィードフォワード動作を
実現し、従来のデータ抽出回路ではなしえなかった瞬時
応答を実現するものである。すなわち、クロック信号Ｃ
ＬＫの変化パターンをクロック転送部１０に記憶させ、
クロック転送部１０におけるクロック信号ＣＬＫのエッ
ジの位置を瞬時に検出することによって、最適なタイミ
ング、すなわちデータ信号ＤＡＴＡのエッジから半周期
ずれたタイミングでデータ信号ＤＡＴＡをラッチするこ
とを可能にする。したがって、従来よりも早く確実に、
アイパターンが最も広がったタイミングでデータをラッ
チすることができる。もちろん本実施形態は、位相同期
ループを用いた構成と併せて実施してもかまわない。
ィードバック動作に代えて、フィードフォワード動作を
実現し、従来のデータ抽出回路ではなしえなかった瞬時
応答を実現するものである。すなわち、クロック信号Ｃ
ＬＫの変化パターンをクロック転送部１０に記憶させ、
クロック転送部１０におけるクロック信号ＣＬＫのエッ
ジの位置を瞬時に検出することによって、最適なタイミ
ング、すなわちデータ信号ＤＡＴＡのエッジから半周期
ずれたタイミングでデータ信号ＤＡＴＡをラッチするこ
とを可能にする。したがって、従来よりも早く確実に、
アイパターンが最も広がったタイミングでデータをラッ
チすることができる。もちろん本実施形態は、位相同期
ループを用いた構成と併せて実施してもかまわない。
【００３１】図２は本実施形態に係るデータ抽出回路の
動作を説明するための図である。図２において、クロッ
ク転送部１０は入力されたクロック信号ＣＬＫを少なく
ともデータ信号ＤＡＴＡのビットレートの周期分だけ遅
延させるように構成されているものとする。この場合、
クロック転送部１０の回路中にはクロック信号ＣＬＫの
立ち下がりエッジが必ず存在する。
動作を説明するための図である。図２において、クロッ
ク転送部１０は入力されたクロック信号ＣＬＫを少なく
ともデータ信号ＤＡＴＡのビットレートの周期分だけ遅
延させるように構成されているものとする。この場合、
クロック転送部１０の回路中にはクロック信号ＣＬＫの
立ち下がりエッジが必ず存在する。
【００３２】エッジ検出部２０は、データ信号ＤＡＴＡ
の立ち上がりエッジのタイミングでクロック転送部１０
におけるクロック信号ＣＬＫの立ち下がりエッジの位置
を検出する。クロック選択部３０は立ち下がりエッジが
検出された位置からクロック信号ＣＬＫを選択し、ラッ
チ５０に駆動クロックとして出力する。一方、データ信
号ＤＡＴＡは、クロック信号ＣＬＫがクロック転送部１
０の出力からラッチ５０の入力まで伝搬する時間に相当
する遅延を持つように、遅延付加手段４０を介してラッ
チ５０に入力される。遅延付加手段４０は、クロック選
択部３０が有する切替手段３１と同等の遅延を持つ切替
手段４１と、遅延手段４２とを有する。
の立ち上がりエッジのタイミングでクロック転送部１０
におけるクロック信号ＣＬＫの立ち下がりエッジの位置
を検出する。クロック選択部３０は立ち下がりエッジが
検出された位置からクロック信号ＣＬＫを選択し、ラッ
チ５０に駆動クロックとして出力する。一方、データ信
号ＤＡＴＡは、クロック信号ＣＬＫがクロック転送部１
０の出力からラッチ５０の入力まで伝搬する時間に相当
する遅延を持つように、遅延付加手段４０を介してラッ
チ５０に入力される。遅延付加手段４０は、クロック選
択部３０が有する切替手段３１と同等の遅延を持つ切替
手段４１と、遅延手段４２とを有する。
【００３３】ここで、ラッチ５０は駆動クロックの立ち
上がりエッジのタイミングでデータをラッチするものと
し、またクロック信号ＣＬＫのデューティー比は５０％
と仮定する。この場合、エッジ検出部２０がデータ信号
ＤＡＴＡの立ち上がりエッジでクロック信号ＣＬＫの立
ち下がりエッジを検出したときから、ラッチ５０のクロ
ック入力にクロック信号ＣＬＫの立ち上がりエッジが達
するまでの時間Ｔ１は、次式で表される。 Ｔ１＝Ｔ／２＋τ１＋τ２ …（１） なお、Ｔはクロック信号ＣＬＫの周期、τ１は切替手段
３１，４１の遅延時間、τ２は選択手段３２の遅延時間
である。
上がりエッジのタイミングでデータをラッチするものと
し、またクロック信号ＣＬＫのデューティー比は５０％
と仮定する。この場合、エッジ検出部２０がデータ信号
ＤＡＴＡの立ち上がりエッジでクロック信号ＣＬＫの立
ち下がりエッジを検出したときから、ラッチ５０のクロ
ック入力にクロック信号ＣＬＫの立ち上がりエッジが達
するまでの時間Ｔ１は、次式で表される。 Ｔ１＝Ｔ／２＋τ１＋τ２ …（１） なお、Ｔはクロック信号ＣＬＫの周期、τ１は切替手段
３１，４１の遅延時間、τ２は選択手段３２の遅延時間
である。
【００３４】また、エッジ検出部２０がデータ信号ＤＡ
ＴＡの立ち上がりエッジでクロック信号ＣＬＫの立ち下
がりエッジを検出したときから、ラッチ５０のデータ入
力にデータ信号ＤＡＴＡの立ち上がりエッジが達するま
での時間Ｔ２は、次式で表される。 Ｔ２＝τ１＋τ３ …（２） なお、τ３は遅延手段４２の遅延時間である。
ＴＡの立ち上がりエッジでクロック信号ＣＬＫの立ち下
がりエッジを検出したときから、ラッチ５０のデータ入
力にデータ信号ＤＡＴＡの立ち上がりエッジが達するま
での時間Ｔ２は、次式で表される。 Ｔ２＝τ１＋τ３ …（２） なお、τ３は遅延手段４２の遅延時間である。
【００３５】ここで、 τ２＝τ３ とすれば、時間Ｔ１と時間Ｔ２との差はＴ／２となる。
この場合、ラッチ５０のデータ入力にデータ信号ＤＡＴ
Ａの立ち上がりエッジが達してから、Ｔ／２経過したと
きにラッチ５０の駆動クロックが立ち上がる。すなわ
ち、データ信号ＤＡＴＡの変化に対しＴ／２だけずれた
最適のタイミングで、常に、データ信号ＤＡＴＡをラッ
チすることが可能となる。
この場合、ラッチ５０のデータ入力にデータ信号ＤＡＴ
Ａの立ち上がりエッジが達してから、Ｔ／２経過したと
きにラッチ５０の駆動クロックが立ち上がる。すなわ
ち、データ信号ＤＡＴＡの変化に対しＴ／２だけずれた
最適のタイミングで、常に、データ信号ＤＡＴＡをラッ
チすることが可能となる。
【００３６】しかも、Ｔ／２だけずれた最適なタイミン
グを、１クロック周期で確実にとらえて、データをラッ
チさせることができる。すなわち、本実施形態に係るデ
ータ抽出は、高速な位相変化に強く、位相ジッタなどに
対する耐性も高いといえる。このように本実施形態によ
ると、フィードフォワード応答の原理を採用することに
よって、データの位相変化に高速に追従でき、従来より
もビットエラーレートが改善されたデータ抽出回路を実
現することができる。
グを、１クロック周期で確実にとらえて、データをラッ
チさせることができる。すなわち、本実施形態に係るデ
ータ抽出は、高速な位相変化に強く、位相ジッタなどに
対する耐性も高いといえる。このように本実施形態によ
ると、フィードフォワード応答の原理を採用することに
よって、データの位相変化に高速に追従でき、従来より
もビットエラーレートが改善されたデータ抽出回路を実
現することができる。
【００３７】図３は本実施形態に係るデータ抽出回路の
具体的な回路構成例を示す図である。図３において、ク
ロック転送部１０を構成する単位遅延素子１１の回路構
成としては、インバータが２段接続された回路や差動イ
ンバータ回路などが考えられるが、いずれも容易に実現
が可能である。
具体的な回路構成例を示す図である。図３において、ク
ロック転送部１０を構成する単位遅延素子１１の回路構
成としては、インバータが２段接続された回路や差動イ
ンバータ回路などが考えられるが、いずれも容易に実現
が可能である。
【００３８】また、エッジ検出部２０は各単位遅延素子
１１に対してそれぞれ設けられた複数のエッジ検出回路
２１からなり、各エッジ検出回路２１は単位遅延素子１
１の入出力の状態をデータ信号ＤＡＴＡの立ち上がりエ
ッジのタイミングでラッチする。そして、ラッチした入
出力の状態が互いに異なるとき、クロック信号ＣＬＫの
エッジを検出したと判断する。
１１に対してそれぞれ設けられた複数のエッジ検出回路
２１からなり、各エッジ検出回路２１は単位遅延素子１
１の入出力の状態をデータ信号ＤＡＴＡの立ち上がりエ
ッジのタイミングでラッチする。そして、ラッチした入
出力の状態が互いに異なるとき、クロック信号ＣＬＫの
エッジを検出したと判断する。
【００３９】図４はエッジ検出回路２１の具体的な構成
例を示す図である。図４において、エッジ検出回路２１
の入力となる単位遅延素子１１の入力および出力信号、
並びにデータ信号ＤＡＴＡは、各インバータ２２ａ〜２
２ｆによってバッファされ、十分に鋭いエッジを持った
信号に波形整形される。Ｄフリップフロップ２３ａ，２
３ｂはそれぞれ、単位遅延素子１１の入力および出力信
号を、データ信号ＤＡＴＡをクロックとしてラッチす
る。Ｄフリップフロップ２３ａの逆相出力およびＤフリ
ップフロップ２３ｂの正相出力をＡＮＤゲート２４の入
力とし、その出力をエッジ検出信号ＳＥＤＧとして出力
する。図４のようなエッジ検出回路２１を各単位遅延素
子１１に対して設けることによって、クロック選択部３
０におけるクロック信号ＣＬＫの立ち下がりエッジの位
置を容易に検出することができる。
例を示す図である。図４において、エッジ検出回路２１
の入力となる単位遅延素子１１の入力および出力信号、
並びにデータ信号ＤＡＴＡは、各インバータ２２ａ〜２
２ｆによってバッファされ、十分に鋭いエッジを持った
信号に波形整形される。Ｄフリップフロップ２３ａ，２
３ｂはそれぞれ、単位遅延素子１１の入力および出力信
号を、データ信号ＤＡＴＡをクロックとしてラッチす
る。Ｄフリップフロップ２３ａの逆相出力およびＤフリ
ップフロップ２３ｂの正相出力をＡＮＤゲート２４の入
力とし、その出力をエッジ検出信号ＳＥＤＧとして出力
する。図４のようなエッジ検出回路２１を各単位遅延素
子１１に対して設けることによって、クロック選択部３
０におけるクロック信号ＣＬＫの立ち下がりエッジの位
置を容易に検出することができる。
【００４０】図３に戻り、クロック選択部３０は各単位
遅延素子１１に対してそれぞれ設けられた複数の切替手
段３１と、複数のＯＲゲートがツリー状に接続されてな
るＯＲゲートツリー３２Ａとを有している。もし、各切
替手段３１の出力端子からクロック選択部３０の出力端
子までの遅延時間が一定でないとすると、クロック信号
ＣＬＫの信号経路毎にデータ信号ＤＡＴＡのラッチタイ
ミングがずれてしまい、これにより、データ信号ＤＡＴ
Ａが位相変調されてしまうことになる。この問題を回避
するために、ＯＲゲートツリー３２Ａを設けて、各切替
手段３１の出力端子からクロック選択部３０の出力端子
までの遅延時間が、一定になるようにしている。
遅延素子１１に対してそれぞれ設けられた複数の切替手
段３１と、複数のＯＲゲートがツリー状に接続されてな
るＯＲゲートツリー３２Ａとを有している。もし、各切
替手段３１の出力端子からクロック選択部３０の出力端
子までの遅延時間が一定でないとすると、クロック信号
ＣＬＫの信号経路毎にデータ信号ＤＡＴＡのラッチタイ
ミングがずれてしまい、これにより、データ信号ＤＡＴ
Ａが位相変調されてしまうことになる。この問題を回避
するために、ＯＲゲートツリー３２Ａを設けて、各切替
手段３１の出力端子からクロック選択部３０の出力端子
までの遅延時間が、一定になるようにしている。
【００４１】また、補間手段としての信号補間回路３３
は単位遅延素子１１の入出力信号を補間して、入出力信
号の中間状態のタイミングのクロック信号を出力する。
切替手段３１には、信号補間回路３３によって補間され
た信号が入力される。また、エッジ検出回路２１から出
力されたエッジ検出信号ＳＥＤＧが切替制御信号として
与えられる。切替手段３１は、エッジ検出信号ＳＥＤＧ
がエッジを検出したことを示すとき、受けた補間信号を
ＯＲゲートツリー３２Ａに伝達可能な状態になる。
は単位遅延素子１１の入出力信号を補間して、入出力信
号の中間状態のタイミングのクロック信号を出力する。
切替手段３１には、信号補間回路３３によって補間され
た信号が入力される。また、エッジ検出回路２１から出
力されたエッジ検出信号ＳＥＤＧが切替制御信号として
与えられる。切替手段３１は、エッジ検出信号ＳＥＤＧ
がエッジを検出したことを示すとき、受けた補間信号を
ＯＲゲートツリー３２Ａに伝達可能な状態になる。
【００４２】図５は信号補間回路３３の構成例を示す図
である。図５に示すように、信号補間回路３３は３個の
インバータ３３ａ〜３３ｃを接続して簡易に構成でき
る。信号補間回路３３は本発明を実現するにあたって必
ずしも必要な回路ではない。ところが、エッジ検出回路
２１がエッジを検出したとき、クロック信号ＣＬＫの立
ち下がりエッジは単位遅延素子１１の入出力の中間にあ
るものと考えられる。このため、信号補間回路３３を設
けることによって、実際のクロック信号ＣＬＫの立ち下
がりエッジにより近い信号をラッチ５０の再生クロック
として利用できる。したがって、より確実にデータ抽出
を行うことができる。
である。図５に示すように、信号補間回路３３は３個の
インバータ３３ａ〜３３ｃを接続して簡易に構成でき
る。信号補間回路３３は本発明を実現するにあたって必
ずしも必要な回路ではない。ところが、エッジ検出回路
２１がエッジを検出したとき、クロック信号ＣＬＫの立
ち下がりエッジは単位遅延素子１１の入出力の中間にあ
るものと考えられる。このため、信号補間回路３３を設
けることによって、実際のクロック信号ＣＬＫの立ち下
がりエッジにより近い信号をラッチ５０の再生クロック
として利用できる。したがって、より確実にデータ抽出
を行うことができる。
【００４３】また、遅延付加手段４０は、図２で説明し
たように、クロック信号ＣＬＫがラッチ５０まで伝達さ
れる時間に相当する遅延、言い換えるとクロック選択部
３０における遅延時間に相当する遅延をデータ信号ＤＡ
ＴＡに付加できるように構成する必要がある。したがっ
て、図３に示す遅延付加手段４０では、切替手段３１と
同一構成の切替手段４１、ＯＲゲートツリー３２Ａと同
等のゲート構成からなるＯＲゲート列４２Ａ、および信
号補間回路３３と同一構成の信号補間回路４３が直列に
接続されている。
たように、クロック信号ＣＬＫがラッチ５０まで伝達さ
れる時間に相当する遅延、言い換えるとクロック選択部
３０における遅延時間に相当する遅延をデータ信号ＤＡ
ＴＡに付加できるように構成する必要がある。したがっ
て、図３に示す遅延付加手段４０では、切替手段３１と
同一構成の切替手段４１、ＯＲゲートツリー３２Ａと同
等のゲート構成からなるＯＲゲート列４２Ａ、および信
号補間回路３３と同一構成の信号補間回路４３が直列に
接続されている。
【００４４】図３〜図５に示すような回路構成によっ
て、本実施形態に係るデータ抽出回路が容易に実現でき
る。
て、本実施形態に係るデータ抽出回路が容易に実現でき
る。
【００４５】（第２の実施形態）第１の実施形態に係る
図３の回路構成では、クロック選択部３０に、各切替手
段３１の出力からクロック選択部３０の出力までの遅延
がばらつかないように、ＯＲゲートをツリー状に配置し
たＯＲゲートツリー３２を設けている。ところが、ＯＲ
ゲートツリー３２のレイアウト面積は信号数の２乗にほ
ぼ比例して大きくなると考えられるので、図３の回路構
成によって、より細かな時間分解能を持つデータ抽出回
路を実現しようとすると、回路面積が大幅に増大すると
いう問題が生じる。
図３の回路構成では、クロック選択部３０に、各切替手
段３１の出力からクロック選択部３０の出力までの遅延
がばらつかないように、ＯＲゲートをツリー状に配置し
たＯＲゲートツリー３２を設けている。ところが、ＯＲ
ゲートツリー３２のレイアウト面積は信号数の２乗にほ
ぼ比例して大きくなると考えられるので、図３の回路構
成によって、より細かな時間分解能を持つデータ抽出回
路を実現しようとすると、回路面積が大幅に増大すると
いう問題が生じる。
【００４６】図６は本発明の第２の実施形態に係るデー
タ抽出回路の構成を示す回路図である。図６の構成で
は、クロック転送部１０から選択されたクロック信号Ｃ
ＬＫの転送を、ＯＲゲートツリー３２ではなく、直列に
接続された複数の単位信号転送ゲート３４からなる選択
クロック転送部３５によって行っている。そして、デー
タ信号ＤＡＴＡとクロック信号ＣＬＫの遅延調整のため
に、選択クロック転送部３５を構成する単位信号転送ゲ
ート３４と同一構成の単位信号転送ゲート６０が直列に
接続されてなる第２のデータ転送部６２を設けている。
また、データ信号ＤＡＴＡとクロック信号ＣＬＫのラッ
チ５０への入力タイミングがばらつかないように、単位
信号転送ゲート６０が直列に接続されてなる第１のデー
タ転送部６１を設けて、入力されたデータ信号ＤＡＴＡ
がいかなる伝達経路を通っても、ラッチ５０に入力され
るまでの遅延時間が一定となるように、回路を構成して
いる。
タ抽出回路の構成を示す回路図である。図６の構成で
は、クロック転送部１０から選択されたクロック信号Ｃ
ＬＫの転送を、ＯＲゲートツリー３２ではなく、直列に
接続された複数の単位信号転送ゲート３４からなる選択
クロック転送部３５によって行っている。そして、デー
タ信号ＤＡＴＡとクロック信号ＣＬＫの遅延調整のため
に、選択クロック転送部３５を構成する単位信号転送ゲ
ート３４と同一構成の単位信号転送ゲート６０が直列に
接続されてなる第２のデータ転送部６２を設けている。
また、データ信号ＤＡＴＡとクロック信号ＣＬＫのラッ
チ５０への入力タイミングがばらつかないように、単位
信号転送ゲート６０が直列に接続されてなる第１のデー
タ転送部６１を設けて、入力されたデータ信号ＤＡＴＡ
がいかなる伝達経路を通っても、ラッチ５０に入力され
るまでの遅延時間が一定となるように、回路を構成して
いる。
【００４７】図７は本実施形態に係るデータ抽出回路の
動作を説明するための図である。第１の実施形態と同様
に、クロック転送部１０にクロック信号ＣＬＫが入力さ
れる。エッジ検出部２０はクロック転送部１０を構成す
る各単位遅延素子１１の入出力の状態をデータ信号ＤＡ
ＴＡの立ち上がりエッジのタイミングでラッチし、この
ときの入出力の状態が異なるとき、クロック信号ＣＬＫ
のエッジを検出したと判断する。クロック信号ＣＬＫの
デューティー比を５０％と仮定すると、データ信号ＤＡ
ＴＡがラッチ５０まで転送されるのに要する時間Ｔ３
は、次式で表される。 Ｔ３＝τ１＋τ４＋τ６ …（３） ここで、τ１は第２の切替手段６５（または第１の切替
手段３６）の遅延時間、τ４は第２の遅延付加手段６６
の遅延時間、τ６は第２のデータ転送部６２（または選
択クロック転送部３５）における遅延時間である。
動作を説明するための図である。第１の実施形態と同様
に、クロック転送部１０にクロック信号ＣＬＫが入力さ
れる。エッジ検出部２０はクロック転送部１０を構成す
る各単位遅延素子１１の入出力の状態をデータ信号ＤＡ
ＴＡの立ち上がりエッジのタイミングでラッチし、この
ときの入出力の状態が異なるとき、クロック信号ＣＬＫ
のエッジを検出したと判断する。クロック信号ＣＬＫの
デューティー比を５０％と仮定すると、データ信号ＤＡ
ＴＡがラッチ５０まで転送されるのに要する時間Ｔ３
は、次式で表される。 Ｔ３＝τ１＋τ４＋τ６ …（３） ここで、τ１は第２の切替手段６５（または第１の切替
手段３６）の遅延時間、τ４は第２の遅延付加手段６６
の遅延時間、τ６は第２のデータ転送部６２（または選
択クロック転送部３５）における遅延時間である。
【００４８】また、クロック信号ＣＬＫの立ち上がりエ
ッジが、クロック転送部１０から第１の切替手段３６、
選択クロック転送部３５および第１の遅延付加手段３７
を介してラッチ５０まで転送されるのに要する時間Ｔ４
は、次式で表される。 Ｔ４＝τ１＋τ５＋τ６＋Ｔ／２ …（４） τ５は第１の遅延付加手段３７の遅延時間である。ここ
で、 τ５＝τ４ とすると、第１の実施形態と同様にクロック信号ＣＬＫ
がデータ信号ＤＡＴＡよりもＴ／２だけ遅れるので、ラ
ッチ５０のデータ入力にデータ信号ＤＡＴＡの立ち上が
りエッジが達してからＴ／２だけ経過したときに、ラッ
チ５０の駆動クロックが立ち上がる。すなわち、データ
信号ＤＡＴＡの変化に対してＴ／２だけずれたタイミン
グでデータ信号ＤＡＴＡを常にラッチすることが可能に
なる。
ッジが、クロック転送部１０から第１の切替手段３６、
選択クロック転送部３５および第１の遅延付加手段３７
を介してラッチ５０まで転送されるのに要する時間Ｔ４
は、次式で表される。 Ｔ４＝τ１＋τ５＋τ６＋Ｔ／２ …（４） τ５は第１の遅延付加手段３７の遅延時間である。ここ
で、 τ５＝τ４ とすると、第１の実施形態と同様にクロック信号ＣＬＫ
がデータ信号ＤＡＴＡよりもＴ／２だけ遅れるので、ラ
ッチ５０のデータ入力にデータ信号ＤＡＴＡの立ち上が
りエッジが達してからＴ／２だけ経過したときに、ラッ
チ５０の駆動クロックが立ち上がる。すなわち、データ
信号ＤＡＴＡの変化に対してＴ／２だけずれたタイミン
グでデータ信号ＤＡＴＡを常にラッチすることが可能に
なる。
【００４９】さらに、データ信号ＤＡＴＡの立ち上がり
エッジが本データ抽出回路に入力されてから、クロック
信号ＣＬＫの立ち下がりエッジを検出するまでの時間を
τ７とすると、データ信号ＤＡＴＡが本データ抽出回路
に入力されてからラッチ５０に達するまでの時間Ｔ５
は、次式で表される。 Ｔ５＝Ｔ３＋τ７ ＝τ１＋τ４＋τ６＋τ７ …（５） ここで、（τ１＋τ４）は一定であるので、（τ６＋τ
７）を一定にすることができれば、時間Ｔ５はデータ信
号ＤＡＴＡの伝達経路にかかわらず一定になる。
エッジが本データ抽出回路に入力されてから、クロック
信号ＣＬＫの立ち下がりエッジを検出するまでの時間を
τ７とすると、データ信号ＤＡＴＡが本データ抽出回路
に入力されてからラッチ５０に達するまでの時間Ｔ５
は、次式で表される。 Ｔ５＝Ｔ３＋τ７ ＝τ１＋τ４＋τ６＋τ７ …（５） ここで、（τ１＋τ４）は一定であるので、（τ６＋τ
７）を一定にすることができれば、時間Ｔ５はデータ信
号ＤＡＴＡの伝達経路にかかわらず一定になる。
【００５０】ここで、図６から分かるように、データ信
号ＤＡＴＡの伝達経路がいかように変化しても、言い換
えると、複数の第２の切替手段６５のいずれが導通状態
に設定されても、第１および第２のデータ転送部６１，
６２においてデータ信号ＤＡＴＡが通過する単位信号転
送ゲート６０の段数は変化しない（図６では７段）。こ
のことは、上式における（τ６＋τ７）が容易に一定に
できることを意味する。すなわち、本実施形態では、入
力されたデータ信号ＤＡＴＡがラッチ５０に達するまで
の時間Ｔ５を、その伝達経路の変化によらず、一定に保
つことができる。
号ＤＡＴＡの伝達経路がいかように変化しても、言い換
えると、複数の第２の切替手段６５のいずれが導通状態
に設定されても、第１および第２のデータ転送部６１，
６２においてデータ信号ＤＡＴＡが通過する単位信号転
送ゲート６０の段数は変化しない（図６では７段）。こ
のことは、上式における（τ６＋τ７）が容易に一定に
できることを意味する。すなわち、本実施形態では、入
力されたデータ信号ＤＡＴＡがラッチ５０に達するまで
の時間Ｔ５を、その伝達経路の変化によらず、一定に保
つことができる。
【００５１】したがって、データ信号ＤＡＴＡの遅延時
間は常に一定であり、このデータ信号ＤＡＴＡに同期し
たクロック信号ＣＬＫの遅延時間も常に一定になり、回
路構成に起因する信号の位相変調は生じないので、安定
したクロック抽出が可能になる。
間は常に一定であり、このデータ信号ＤＡＴＡに同期し
たクロック信号ＣＬＫの遅延時間も常に一定になり、回
路構成に起因する信号の位相変調は生じないので、安定
したクロック抽出が可能になる。
【００５２】図８は図６に示すデータ抽出回路の単位ブ
ロックの具体的な構成例を示す図である。本実施形態で
は、図６に示すような単位ブロックを従属接続するのみ
によってデータ抽出回路を容易に構成できる。したがっ
て、実際にＬＳＩ化する場合、回路面積が小さくできる
ともにレイアウトが容易になる。
ロックの具体的な構成例を示す図である。本実施形態で
は、図６に示すような単位ブロックを従属接続するのみ
によってデータ抽出回路を容易に構成できる。したがっ
て、実際にＬＳＩ化する場合、回路面積が小さくできる
ともにレイアウトが容易になる。
【００５３】図８の構成では、入力されるクロック信号
ＣＬＫは差動クロック信号であるものとし、クロック転
送部１０を構成する単位遅延素子１１を差動インバータ
回路１１Ａによって構成している。また、第１および第
２のデータ転送部６１，６２を構成する単位信号転送ゲ
ート６０をＯＲゲート６０Ａによって実現しており、第
１および第２の切替手段３６，６５をそれぞれＡＮＤゲ
ート３６Ａ，６５Ａによって実現している。さらに、エ
ッジ検出したクロック信号ＣＬＫの補間のために補間回
路３３Ａを設けており、エッジ検出回路２１が有するイ
ンバータ２２ｂ，２２ｄと補間回路３３Ａとによって、
図５と同様の構成を実現している。
ＣＬＫは差動クロック信号であるものとし、クロック転
送部１０を構成する単位遅延素子１１を差動インバータ
回路１１Ａによって構成している。また、第１および第
２のデータ転送部６１，６２を構成する単位信号転送ゲ
ート６０をＯＲゲート６０Ａによって実現しており、第
１および第２の切替手段３６，６５をそれぞれＡＮＤゲ
ート３６Ａ，６５Ａによって実現している。さらに、エ
ッジ検出したクロック信号ＣＬＫの補間のために補間回
路３３Ａを設けており、エッジ検出回路２１が有するイ
ンバータ２２ｂ，２２ｄと補間回路３３Ａとによって、
図５と同様の構成を実現している。
【００５４】図９は選択クロック転送部３５または第２
のデータ転送部６２の他の回路構成例を示す図である。
図９の構成では、ＯＲゲート３４Ａ，６０Ａ同士の間に
ＡＮＮＤゲート３９が挿入されている。これにより、信
号入力があった端子以前のＯＲゲート３４Ａ，６０Ａの
出力の伝搬が禁止されるので、信号が誤って多重に出力
されることを回避することができる。
のデータ転送部６２の他の回路構成例を示す図である。
図９の構成では、ＯＲゲート３４Ａ，６０Ａ同士の間に
ＡＮＮＤゲート３９が挿入されている。これにより、信
号入力があった端子以前のＯＲゲート３４Ａ，６０Ａの
出力の伝搬が禁止されるので、信号が誤って多重に出力
されることを回避することができる。
【００５５】（第３の実施形態）本発明の第１または第
２の実施形態に係るデータ抽出回路を、従来の位相同期
回路と併せて用いることによって、より広い範囲のデー
タレートの入力信号のデータ抽出を可能にし、さらに瞬
時応答可能であるデータ抽出回路を実現することができ
る。
２の実施形態に係るデータ抽出回路を、従来の位相同期
回路と併せて用いることによって、より広い範囲のデー
タレートの入力信号のデータ抽出を可能にし、さらに瞬
時応答可能であるデータ抽出回路を実現することができ
る。
【００５６】図１０は本発明の第３の実施形態に係るデ
ータ抽出回路の構成を示す図である。図１０の構成で
は、本発明の第１または第２の実施形態に係るデータ抽
出回路１と従来のＰＬＬ回路２とを併せて設けて、デー
タ抽出回路１の入力データ信号ＤＡＴＡをＰＬＬ回路２
のデータ入力と共通にするとともに、ＰＬＬ回路２のク
ロック出力をデータ抽出回路１の入力クロック信号ＣＬ
Ｋとしている。
ータ抽出回路の構成を示す図である。図１０の構成で
は、本発明の第１または第２の実施形態に係るデータ抽
出回路１と従来のＰＬＬ回路２とを併せて設けて、デー
タ抽出回路１の入力データ信号ＤＡＴＡをＰＬＬ回路２
のデータ入力と共通にするとともに、ＰＬＬ回路２のク
ロック出力をデータ抽出回路１の入力クロック信号ＣＬ
Ｋとしている。
【００５７】本発明の第１または第２の実施形態に係る
データ抽出回路は、データ信号ＤＡＴＡに対して瞬時応
答を実現するが、そのためには、クロック信号ＣＬＫの
周波数がデータ信号ＤＡＴＡのデータレートの約２倍程
度に予め設定されている必要がある。そこで、本実施形
態では、データ信号ＤＡＴＡのデータレートに応じてク
ロック信号ＣＬＫの周波数を設定するために、ＰＬＬ回
路２を用いる。
データ抽出回路は、データ信号ＤＡＴＡに対して瞬時応
答を実現するが、そのためには、クロック信号ＣＬＫの
周波数がデータ信号ＤＡＴＡのデータレートの約２倍程
度に予め設定されている必要がある。そこで、本実施形
態では、データ信号ＤＡＴＡのデータレートに応じてク
ロック信号ＣＬＫの周波数を設定するために、ＰＬＬ回
路２を用いる。
【００５８】図１１は本実施形態におけるデータ抽出開
始タイミングを従来と比較した概念図である。従来のデ
ータ抽出回路では、データとクロックの位相が完全に同
期した後でなければデータ抽出できなかったが、本実施
形態に係るデータ抽出回路によると、クロック周波数が
データ信号のデータレートの約２倍程度になったときに
データ抽出を開始することが可能になる。したがって、
図１１に示すように、従来のデータ抽出回路に比べてデ
ータ抽出をより早く開始することが可能になる。
始タイミングを従来と比較した概念図である。従来のデ
ータ抽出回路では、データとクロックの位相が完全に同
期した後でなければデータ抽出できなかったが、本実施
形態に係るデータ抽出回路によると、クロック周波数が
データ信号のデータレートの約２倍程度になったときに
データ抽出を開始することが可能になる。したがって、
図１１に示すように、従来のデータ抽出回路に比べてデ
ータ抽出をより早く開始することが可能になる。
【００５９】（第４の実施形態）図１２は本発明の第４
の実施形態に係るデータ抽出回路の構成を示す図であ
る。図１２に示すように、本実施形態では、クロック信
号ＣＬＫを生成するために水晶発振器３を用いる。これ
によって、クロック信号ＣＬＫの周波数が大きく変動す
ることはなく、データ信号ＤＡＴＡに瞬時に応答できる
データ抽出回路を容易に実現することができる。
の実施形態に係るデータ抽出回路の構成を示す図であ
る。図１２に示すように、本実施形態では、クロック信
号ＣＬＫを生成するために水晶発振器３を用いる。これ
によって、クロック信号ＣＬＫの周波数が大きく変動す
ることはなく、データ信号ＤＡＴＡに瞬時に応答できる
データ抽出回路を容易に実現することができる。
【００６０】光通信システムでは通常、光ファイバケー
ブルがデータの送受信で兼用されることが多い。このた
め、データ送受信の切り替えに時間を要すると、データ
転送効率が低下してしまう。すなわち、送信モードから
受信モードに切り替えられた瞬間からデータを確実に受
信できるシステムが要求される。ところが現行のシステ
ムでは、データ送受信を瞬時に切り替えることが事実上
極めて困難であったため、受信データの先頭に割り当て
られた既知のパターンであるプリアンブルパターンの期
間中に位相同期を行い、その後、データ抽出を開始して
いる。
ブルがデータの送受信で兼用されることが多い。このた
め、データ送受信の切り替えに時間を要すると、データ
転送効率が低下してしまう。すなわち、送信モードから
受信モードに切り替えられた瞬間からデータを確実に受
信できるシステムが要求される。ところが現行のシステ
ムでは、データ送受信を瞬時に切り替えることが事実上
極めて困難であったため、受信データの先頭に割り当て
られた既知のパターンであるプリアンブルパターンの期
間中に位相同期を行い、その後、データ抽出を開始して
いる。
【００６１】実際の通信システムでは、データ信号のデ
ータレートは大きくは変動しない。このため本実施形態
では、クロックとデータの周波数は受信開始時には既に
一致していると考えられるので、入力データの先頭に１
ビットだけ“Ｈ”があれば位相同期を実現でき、瞬時に
データ抽出を実行できる。これは、本発明に係るデータ
抽出回路がフィードフォワード応答を実行できるからで
あり、従来のようにフィードバック応答の原理を用いる
場合は位相同期に数十クロックのデータ期間を必要とす
る。すなわち、本実施形態によると、従来のデータ抽出
回路よりも格段に早くデータ抽出が可能である。
ータレートは大きくは変動しない。このため本実施形態
では、クロックとデータの周波数は受信開始時には既に
一致していると考えられるので、入力データの先頭に１
ビットだけ“Ｈ”があれば位相同期を実現でき、瞬時に
データ抽出を実行できる。これは、本発明に係るデータ
抽出回路がフィードフォワード応答を実行できるからで
あり、従来のようにフィードバック応答の原理を用いる
場合は位相同期に数十クロックのデータ期間を必要とす
る。すなわち、本実施形態によると、従来のデータ抽出
回路よりも格段に早くデータ抽出が可能である。
【００６２】（第５の実施形態）本発明の第１または第
２の実施形態に係るデータ抽出回路では、入力データの
位相変化に対し出力クロックは瞬時に応答するので、最
適なラッチタイミングでデータをラッチすることが可能
である。しかしながら、このことは入力データの位相ジ
ッタに対しても出力クロックが応答してしまうことを意
味している。出力クロックの位相ジッタの影響を受けな
いシステムであれば問題はないが、出力クロックのわず
かな位相ジッタでも影響を受けるシステムには、本発明
の第１または第２の実施形態に係るデータ抽出回路は適
しないことになってしまう。本発明の第５の実施形態で
は、このような点を考慮し、出力クロックジッタの少な
いデータ抽出システムを実現するものである。
２の実施形態に係るデータ抽出回路では、入力データの
位相変化に対し出力クロックは瞬時に応答するので、最
適なラッチタイミングでデータをラッチすることが可能
である。しかしながら、このことは入力データの位相ジ
ッタに対しても出力クロックが応答してしまうことを意
味している。出力クロックの位相ジッタの影響を受けな
いシステムであれば問題はないが、出力クロックのわず
かな位相ジッタでも影響を受けるシステムには、本発明
の第１または第２の実施形態に係るデータ抽出回路は適
しないことになってしまう。本発明の第５の実施形態で
は、このような点を考慮し、出力クロックジッタの少な
いデータ抽出システムを実現するものである。
【００６３】図１３は本実施形態に係るデータ抽出シス
テムの構成を示す図である。図１３において、データ抽
出回路１から出力されたデータ出力を、クロック出力を
用いて一旦ＦＩＦＯメモリ４に書き込む。その後、ＰＬ
Ｌロック検出手段５は、ＰＬＬ回路２の同期の確立を検
出すると読み出し許可信号を“Ｈ”にする。これによっ
て、ＰＬＬ回路２がロックした後、ＰＬＬ回路２の出力
クロックがＡＮＤゲート６を介してＦＩＦＯメモリ４に
読み出しクロックとして与えられ、ＦＩＦＯメモリ４に
蓄積されたデータが再生データとして読み出される。ま
た再生クロックとして、ＰＬＬ回路２の出力クロックが
出力される。ＰＬＬロック検出手段５およびＡＮＤゲー
ト６によって、読み出し許可手段が構成されている。
テムの構成を示す図である。図１３において、データ抽
出回路１から出力されたデータ出力を、クロック出力を
用いて一旦ＦＩＦＯメモリ４に書き込む。その後、ＰＬ
Ｌロック検出手段５は、ＰＬＬ回路２の同期の確立を検
出すると読み出し許可信号を“Ｈ”にする。これによっ
て、ＰＬＬ回路２がロックした後、ＰＬＬ回路２の出力
クロックがＡＮＤゲート６を介してＦＩＦＯメモリ４に
読み出しクロックとして与えられ、ＦＩＦＯメモリ４に
蓄積されたデータが再生データとして読み出される。ま
た再生クロックとして、ＰＬＬ回路２の出力クロックが
出力される。ＰＬＬロック検出手段５およびＡＮＤゲー
ト６によって、読み出し許可手段が構成されている。
【００６４】ＰＬＬ回路２は通常、位相ノイズに対して
２次以上の低域通過フィルタとして作用するため、その
出力クロックに表れる位相ノイズは小さい。したがっ
て、図１３に示すように、ＰＬＬ回路２の出力クロック
を再生クロックとして用いることによって、位相ノイズ
の少ない再生クロックを得ることができる。また、デー
タ抽出回路１のデータ出力を一旦ＦＩＦＯメモリ４に蓄
積し、ジッタの少ないＰＬＬ回路２の出力クロックを読
み出しクロックとして用いてＦＩＦＯメモリ４から読み
出すことによって、出力データ信号に表れる位相ジッタ
を抑えることができる。
２次以上の低域通過フィルタとして作用するため、その
出力クロックに表れる位相ノイズは小さい。したがっ
て、図１３に示すように、ＰＬＬ回路２の出力クロック
を再生クロックとして用いることによって、位相ノイズ
の少ない再生クロックを得ることができる。また、デー
タ抽出回路１のデータ出力を一旦ＦＩＦＯメモリ４に蓄
積し、ジッタの少ないＰＬＬ回路２の出力クロックを読
み出しクロックとして用いてＦＩＦＯメモリ４から読み
出すことによって、出力データ信号に表れる位相ジッタ
を抑えることができる。
【００６５】図１４はＦＩＦＯメモリ４に蓄積されるデ
ータ量の時間変化を示すグラフである。ここでは、書き
込みクロックＷＣＫと読み出しクロックＲＣＫの周波数
は一致しているので、図１４に示すように、ＦＩＦＯメ
モリ４は空になることも溢れることもない。
ータ量の時間変化を示すグラフである。ここでは、書き
込みクロックＷＣＫと読み出しクロックＲＣＫの周波数
は一致しているので、図１４に示すように、ＦＩＦＯメ
モリ４は空になることも溢れることもない。
【００６６】図１５は本実施形態に係るデータ抽出シス
テムの構成の他の例を示す図である。図１５の構成で
は、ＰＬＬ回路２の代わりに水晶発振器３を用いている
が、基本的な動作は図１３の構成と何ら変わるところは
ない。図１５では、ＦＩＦＯメモリ４の読み出しクロッ
クの制御のために、ＰＬＬロック検出手段５の代わりに
タイマー回路７を用いる。すなわち、ＦＩＦＯメモリ４
にデータがある程度書き込まれたとき、タイマー回路７
が読み出し許可信号を“Ｈ”にする。その後、ＦＩＦＯ
メモリ４にＡＮＤゲート６を介して水晶発振器３の出力
クロックが読み出しクロックＲＣＫとして与えられ、Ｆ
ＩＦＯメモリ４からデータが読み出される。タイマー回
路７およびＡＮＤゲート６によって、読み出し許可手段
が構成されている。
テムの構成の他の例を示す図である。図１５の構成で
は、ＰＬＬ回路２の代わりに水晶発振器３を用いている
が、基本的な動作は図１３の構成と何ら変わるところは
ない。図１５では、ＦＩＦＯメモリ４の読み出しクロッ
クの制御のために、ＰＬＬロック検出手段５の代わりに
タイマー回路７を用いる。すなわち、ＦＩＦＯメモリ４
にデータがある程度書き込まれたとき、タイマー回路７
が読み出し許可信号を“Ｈ”にする。その後、ＦＩＦＯ
メモリ４にＡＮＤゲート６を介して水晶発振器３の出力
クロックが読み出しクロックＲＣＫとして与えられ、Ｆ
ＩＦＯメモリ４からデータが読み出される。タイマー回
路７およびＡＮＤゲート６によって、読み出し許可手段
が構成されている。
【００６７】
【発明の効果】以上のように本発明によると、データ信
号の変化に応答して、クロックのタイミングを瞬時に変
化させることができるので、応答性が極めて良いデータ
抽出が実現される。
号の変化に応答して、クロックのタイミングを瞬時に変
化させることができるので、応答性が極めて良いデータ
抽出が実現される。
【図１】本発明の第１の実施形態に係るデータ抽出回路
の構成の概略を示す図である。
の構成の概略を示す図である。
【図２】図１のデータ抽出回路の動作を説明するための
図である。
図である。
【図３】図１のデータ抽出回路の具体的な回路構成例を
示す図である。
示す図である。
【図４】図３におけるエッジ検出回路の具体的な構成例
を示す図である。
を示す図である。
【図５】図３における信号補間回路の構成例を示す図で
ある。
ある。
【図６】本発明の第２の実施形態に係るデータ抽出回路
の構成を示す回路図である。
の構成を示す回路図である。
【図７】図６のデータ抽出回路の動作を説明するための
図である。
図である。
【図８】図６に示すデータ抽出回路の単位ブロックの具
体的な構成例を示す図である。
体的な構成例を示す図である。
【図９】図６における選択クロック転送部または第２の
データ転送部の他の回路構成例を示す図である。
データ転送部の他の回路構成例を示す図である。
【図１０】本発明の第３の実施形態に係るデータ抽出回
路の構成を示す図である。
路の構成を示す図である。
【図１１】図１０におけるデータ抽出開始タイミングを
従来と比較した概念図である。
従来と比較した概念図である。
【図１２】本発明の第４の実施形態に係るデータ抽出回
路の構成を示す図である。
路の構成を示す図である。
【図１３】本発明の第５の実施形態に係るデータ抽出シ
ステムの構成を示す図である。
ステムの構成を示す図である。
【図１４】図１３におけるＦＩＦＯメモリに蓄積される
データ量の時間変化を示すグラフである。
データ量の時間変化を示すグラフである。
【図１５】本発明の第５の実施形態に係るデータ抽出シ
ステムの他の構成例を示す図である。
ステムの他の構成例を示す図である。
【図１６】データ抽出回路の機能を模式的に表した図で
ある。
ある。
【図１７】従来のデータ抽出回路の概略構成を示す図で
ある。
ある。
【図１８】従来のデータ抽出回路の課題を説明するため
の図であり、（ａ）はノイズの影響がない理想的な動
作、（ｂ）はノイズの影響がある現実の動作を示す図で
ある。
の図であり、（ａ）はノイズの影響がない理想的な動
作、（ｂ）はノイズの影響がある現実の動作を示す図で
ある。
１ データ抽出回路 ２ ＰＬＬ回路 ３ 水晶発振器 ４ ＦＩＦＯメモリ ５ ＰＬＬロック検出手段 ６ ＡＮＤゲート ７ タイマー回路 １０ クロック転送部 １１ 単位遅延素子 ２０ エッジ検出部 ３０ クロック選択部 ３１ 切替手段 ３２Ａ ＯＲゲートツリー ３３ 信号補間回路（補間手段） ３４ 単位転送ゲート ３５ 選択クロック転送部 ３６ 第１の切替手段 ３７ 第１の遅延付加手段 ４０ 遅延付加手段 ５０ ラッチ ６０ 単位転送ゲート ６１ 第１のデータ転送部 ６２ 第２のデータ転送部 ６５ 第２の切替手段 ６６ 第２の遅延付加手段 ＣＬＫ クロック信号 ＤＡＴＡ データ信号 ＳＥＤＧ エッジ検出信号
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１３年３月２９日（２００１．３．２
９）
９）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項４
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】請求項６
【補正方法】変更
【補正内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】図１７は従来のデータ抽出回路の概略構成
を示す図である。図１７に示すように、データ抽出を実
現するための回路技術として従来から位相同期ループ回
路すなわちＰＬＬ回路１１０が広く用いられてきた。Ｐ
ＬＬ回路１１０は位相比較器１１１、チャージポンプ回
路１１２、低域通過フィルタ（ＬＰＦ）１１３および電
圧制御発振器（ＶＣＯ）１１４を有し、ＶＣＯクロック
出力が再生クロックとして出力される。ラッチ１２０は
入力されたデータを再生クロックのエッジでラッチし、
再生データとして出力する。現在の回路技術によって、
理論的には、ＰＬＬ回路１１０を入力データの変化点か
らＴ／２ずれたタイミングで位相同期させることができ
る。
を示す図である。図１７に示すように、データ抽出を実
現するための回路技術として従来から位相同期ループ回
路すなわちＰＬＬ回路１１０が広く用いられてきた。Ｐ
ＬＬ回路１１０は位相比較器１１１、チャージポンプ回
路１１２、低域通過フィルタ（ＬＰＦ）１１３および電
圧制御発振器（ＶＣＯ）１１４を有し、ＶＣＯクロック
出力が再生クロックとして出力される。ラッチ１２０は
入力されたデータを再生クロックのエッジでラッチし、
再生データとして出力する。現在の回路技術によって、
理論的には、ＰＬＬ回路１１０を入力データの変化点か
らＴ／２ずれたタイミングで位相同期させることができ
る。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】
【課題を解決するための手段】前記の課題を解決するた
めに、請求項１の発明が講じた解決手段は、データ抽出
回路として、直列に接続された複数の単位遅延素子を有
し、入力されたクロック信号を前記各単位遅延素子を介
して伝搬させるクロック転送部と、入力されたデータ信
号のエッジのタイミングで、前記クロック転送部におけ
る前記クロック信号のエッジの位置を検出し、この検出
結果を示すエッジ検出信号を出力するエッジ検出部と、
前記エッジ検出信号に応じて、前記クロック転送部が有
する各単位遅延素子の出力のうちのいずれか１つを選択
するクロック選択部と、前記クロック選択部によって選
択された信号をクロック入力とし、前記データ信号をデ
ータ入力として、再生データを出力するラッチとを備え
たものである。
めに、請求項１の発明が講じた解決手段は、データ抽出
回路として、直列に接続された複数の単位遅延素子を有
し、入力されたクロック信号を前記各単位遅延素子を介
して伝搬させるクロック転送部と、入力されたデータ信
号のエッジのタイミングで、前記クロック転送部におけ
る前記クロック信号のエッジの位置を検出し、この検出
結果を示すエッジ検出信号を出力するエッジ検出部と、
前記エッジ検出信号に応じて、前記クロック転送部が有
する各単位遅延素子の出力のうちのいずれか１つを選択
するクロック選択部と、前記クロック選択部によって選
択された信号をクロック入力とし、前記データ信号をデ
ータ入力として、再生データを出力するラッチとを備え
たものである。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】また、請求項４の発明では、前記請求項１
のデータ抽出回路におけるクロック選択部は、前記クロ
ック転送部が有する各単位遅延素子に対してそれぞれ設
けられ、前記エッジ検出信号に応じて前記各単位遅延素
子の出力のうちのいずれか１つを出力する複数の切替手
段と、複数のＯＲゲートがツリー状に接続されてなり、
前記各切替手段の出力を入力とするＯＲゲートツリーと
を備えたものとする。
のデータ抽出回路におけるクロック選択部は、前記クロ
ック転送部が有する各単位遅延素子に対してそれぞれ設
けられ、前記エッジ検出信号に応じて前記各単位遅延素
子の出力のうちのいずれか１つを出力する複数の切替手
段と、複数のＯＲゲートがツリー状に接続されてなり、
前記各切替手段の出力を入力とするＯＲゲートツリーと
を備えたものとする。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】また、請求項６の発明が講じた解決手段
は、データ抽出回路として、直列に接続された複数の単
位遅延素子を有し、入力されたクロック信号を前記各単
位遅延素子を介して伝搬させるクロック転送部と、入力
されたデータ信号のエッジのタイミングで前記クロック
転送部における前記クロック信号のエッジの位置を検出
し、この検出結果を示すエッジ検出信号を出力するエッ
ジ検出部と、前記クロック転送部が有する各単位遅延素
子に対してそれぞれ設けられ、前記エッジ検出信号に応
じて前記各単位遅延素子の出力のうちのいずれか１つを
出力する複数の第１の切替手段と、直列に接続され、か
つ、前記各第１の切替手段の出力をそれぞれ入力とする
複数の単位転送ゲートを有する選択クロック転送部と、
直列に接続された複数の単位転送ゲートを有し、前記入
力されたデータ信号を前記各単位転送ゲートを介して伝
搬させる第１のデータ転送部と、前記第１のデータ転送
部の各単位転送ゲートに対してそれぞれ設けられ、前記
エッジ検出信号に応じて前記各単位転送ゲートの出力の
うちのいずれか１つを選択する複数の第２の切替手段
と、直列に接続され、かつ、前記各第２の切替手段の出
力をそれぞれ入力とする複数の単位転送ゲートを有する
第２のデータ転送部と、前記第２のデータ転送部の出力
をデータ入力とし、前記選択クロック転送部の出力をク
ロック入力として、再生データを出力するラッチとを備
えたものである。
は、データ抽出回路として、直列に接続された複数の単
位遅延素子を有し、入力されたクロック信号を前記各単
位遅延素子を介して伝搬させるクロック転送部と、入力
されたデータ信号のエッジのタイミングで前記クロック
転送部における前記クロック信号のエッジの位置を検出
し、この検出結果を示すエッジ検出信号を出力するエッ
ジ検出部と、前記クロック転送部が有する各単位遅延素
子に対してそれぞれ設けられ、前記エッジ検出信号に応
じて前記各単位遅延素子の出力のうちのいずれか１つを
出力する複数の第１の切替手段と、直列に接続され、か
つ、前記各第１の切替手段の出力をそれぞれ入力とする
複数の単位転送ゲートを有する選択クロック転送部と、
直列に接続された複数の単位転送ゲートを有し、前記入
力されたデータ信号を前記各単位転送ゲートを介して伝
搬させる第１のデータ転送部と、前記第１のデータ転送
部の各単位転送ゲートに対してそれぞれ設けられ、前記
エッジ検出信号に応じて前記各単位転送ゲートの出力の
うちのいずれか１つを選択する複数の第２の切替手段
と、直列に接続され、かつ、前記各第２の切替手段の出
力をそれぞれ入力とする複数の単位転送ゲートを有する
第２のデータ転送部と、前記第２のデータ転送部の出力
をデータ入力とし、前記選択クロック転送部の出力をク
ロック入力として、再生データを出力するラッチとを備
えたものである。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正内容】
【００３９】図４はエッジ検出回路２１の具体的な構成
例を示す図である。図４において、エッジ検出回路２１
の入力となる単位遅延素子１１の入力および出力信号、
並びにデータ信号ＤＡＴＡは、各インバータ２２ａ〜２
２ｆによってバッファされ、十分に鋭いエッジを持った
信号に波形整形される。Ｄフリップフロップ２３ａ，２
３ｂはそれぞれ、単位遅延素子１１の入力および出力信
号を、データ信号ＤＡＴＡをクロックとしてラッチす
る。Ｄフリップフロップ２３ａの逆相出力およびＤフリ
ップフロップ２３ｂの正相出力をＡＮＤゲート２４の入
力とし、その出力をエッジ検出信号ＳＥＤＧとして出力
する。図４のようなエッジ検出回路２１を各単位遅延素
子１１に対して設けることによって、クロック転送部１
０におけるクロック信号ＣＬＫの立ち下がりエッジの位
置を容易に検出することができる。
例を示す図である。図４において、エッジ検出回路２１
の入力となる単位遅延素子１１の入力および出力信号、
並びにデータ信号ＤＡＴＡは、各インバータ２２ａ〜２
２ｆによってバッファされ、十分に鋭いエッジを持った
信号に波形整形される。Ｄフリップフロップ２３ａ，２
３ｂはそれぞれ、単位遅延素子１１の入力および出力信
号を、データ信号ＤＡＴＡをクロックとしてラッチす
る。Ｄフリップフロップ２３ａの逆相出力およびＤフリ
ップフロップ２３ｂの正相出力をＡＮＤゲート２４の入
力とし、その出力をエッジ検出信号ＳＥＤＧとして出力
する。図４のようなエッジ検出回路２１を各単位遅延素
子１１に対して設けることによって、クロック転送部１
０におけるクロック信号ＣＬＫの立ち下がりエッジの位
置を容易に検出することができる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正内容】
【００５２】図８は図６に示すデータ抽出回路の単位ブ
ロックの具体的な構成例を示す図である。本実施形態で
は、図６に示すような単位ブロックを従属接続するのみ
によってデータ抽出回路を容易に構成できる。したがっ
て、実際にＬＳＩ化する場合、回路面積が小さくできる
とともにレイアウトが容易になる。
ロックの具体的な構成例を示す図である。本実施形態で
は、図６に示すような単位ブロックを従属接続するのみ
によってデータ抽出回路を容易に構成できる。したがっ
て、実際にＬＳＩ化する場合、回路面積が小さくできる
とともにレイアウトが容易になる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正内容】
【００５４】図９は選択クロック転送部３５または第２
のデータ転送部６２の他の回路構成例を示す図である。
図９の構成では、ＯＲゲート３４Ａ，６０Ａ同士の間に
ＡＮＤゲート３９が挿入されている。これにより、信号
入力があった端子以前のＯＲゲート３４Ａ，６０Ａの出
力の伝搬が禁止されるので、信号が誤って多重に出力さ
れることを回避することができる。
のデータ転送部６２の他の回路構成例を示す図である。
図９の構成では、ＯＲゲート３４Ａ，６０Ａ同士の間に
ＡＮＤゲート３９が挿入されている。これにより、信号
入力があった端子以前のＯＲゲート３４Ａ，６０Ａの出
力の伝搬が禁止されるので、信号が誤って多重に出力さ
れることを回避することができる。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J106 AA03 BB02 BB03 CC58 DD08 DD09 DD26 DD38 DD42 DD43 DD48 EE01 FF02 GG14 HH10 KK02 KK05 5K029 AA11 CC07 FF10 HH27 5K047 AA02 AA05 CC11 GG02 GG07 GG11 GG24 GG29 KK04 KK12 KK17 MM26 MM28 MM36 MM46 MM49 MM53
Claims (14)
- 【請求項１】 直列に接続された複数の単位遅延素子を
有し、入力されたクロック信号を前記各単位遅延手段を
介して伝搬させるクロック転送部と、 入力されたデータ信号のエッジのタイミングで、前記ク
ロック転送部における前記クロック信号のエッジの位置
を検出し、この検出結果を示すエッジ検出信号を出力す
るエッジ検出部と、 前記エッジ検出信号に応じて、前記クロック転送部が有
する各単位遅延素子の出力のうちのいずれか１つを選択
するクロック選択部と、 前記クロック選択部によって選択された信号をクロック
入力とし、前記データ信号をデータ入力として、再生デ
ータを出力するラッチとを備えたことを特徴とするデー
タ抽出回路。 - 【請求項２】 請求項１記載のデータ抽出回路におい
て、 前記データ信号を、所定時間遅延させて、前記ラッチに
供給する遅延付加手段を備えたことを特徴とするデータ
抽出回路。 - 【請求項３】 請求項２記載のデータ抽出回路におい
て、 前記遅延付加手段は、前記データ信号を、前記クロック
選択部における遅延時間に相当する時間だけ遅延させる
ものであることを特徴とするデータ抽出回路。 - 【請求項４】 請求項１記載のデータ抽出回路におい
て、 前記クロック選択部は、 前記クロック転送部が有する各単位遅延素子に対してそ
れぞれ設けられ、前記エッジ選択信号に応じて、前記各
単位遅延素子の出力のうちのいずれか１つを出力する複
数の切替手段と、 複数のＯＲゲートがツリー状に接続されてなり、前記各
切替手段の出力を入力とするＯＲゲートツリーとを備え
たものであることを特徴とするデータ抽出回路。 - 【請求項５】 請求項１記載のデータ抽出回路におい
て、 前記クロック選択部は、 前記各単位遅延手段の出力を当該単位遅延手段の入力と
の間でそれぞれ補間する複数の補間手段を有し、この複
数の補間手段によって得られた補間信号のうちのいずれ
か１つを、選択するものであることを特徴とするデータ
抽出回路。 - 【請求項６】 直列に接続された複数の単位遅延素子を
有し、入力されたクロック信号を前記各単位遅延手段を
介して伝搬させるクロック転送部と、 入力されたデータ信号のエッジのタイミングで、前記ク
ロック転送部における前記クロック信号のエッジの位置
を検出し、この検出結果を示すエッジ検出信号を出力す
るエッジ検出部と、 前記クロック転送部が有する各単位遅延素子に対してそ
れぞれ設けられ、前記エッジ検出信号に応じて、前記各
単位遅延素子の出力のうちのいずれか１つを出力する複
数の第１の切替手段と、 直列に接続され、かつ、前記各第１の切替手段の出力を
それぞれ入力とする複数の単位転送ゲートを有する選択
クロック転送部と、 直列に接続された複数の単位転送ゲートを有し、前記入
力されたデータ信号を前記各単位転送ゲートを介して伝
搬させる第１のデータ転送部と、 前記第１のデータ転送部の各単位転送ゲートに対してそ
れぞれ設けられ、前記エッジ検出信号に応じて、前記各
単位転送ゲートの出力のうちのいずれか１つを選択する
複数の第２の切替手段と、 直列に接続され、かつ、前記各第２の切替手段の出力を
それぞれ入力とする複数の単位転送ゲートを有する第２
のデータ転送部と、 前記第２のデータ転送部の出力をデータ入力とし、前記
選択クロック転送部の出力をクロック入力として、再生
データを出力するラッチとを備えたことを特徴とするデ
ータ抽出回路。 - 【請求項７】 請求項６記載のデータ抽出回路におい
て、 前記第１および第２のデータ転送部が有する単位転送ゲ
ートは、前記選択クロック転送部が有する単位転送ゲー
トと、構成が同一であることを特徴とするデータ抽出回
路。 - 【請求項８】 請求項６記載のデータ抽出回路におい
て、 前記選択クロック転送部の出力を、所定時間遅延させ
て、前記ラッチに供給する第１の遅延付加手段を備えた
ことを特徴とするデータ抽出回路。 - 【請求項９】 請求項６記載のデータ抽出回路におい
て、 前記各第２の切替手段に対してそれぞれ設けられ、前記
第１のデータ転送部の各単位転送ゲートの出力を、所定
時間遅延させる複数の第２の遅延付加手段を備えたこと
を特徴とするデータ抽出回路。 - 【請求項１０】 請求項６記載のデータ抽出回路におい
て、 前記クロック転送部の各単位遅延手段の出力を、当該単
位遅延手段の入力との間でそれぞれ補間する複数の補間
手段を備え、 前記複数の第１の切替手段は、前記複数の補間手段によ
って得られた補間信号のうちのいずれか１つを選択する
ものであることを特徴とするデータ抽出回路。 - 【請求項１１】 請求項１または６記載のデータ抽出回
路において、 前記クロック信号として、ＰＬＬ回路によって生成され
たクロック信号を用いることを特徴とするデータ抽出回
路。 - 【請求項１２】 請求項１または６記載のデータ抽出回
路において、 前記クロック信号として、水晶発振器によって生成され
たクロック信号を用いることを特徴とするデータ抽出回
路。 - 【請求項１３】 請求項１または６記載のデータ抽出回
路と、 前記データ抽出回路に入力されるデータ信号を入力と
し、クロック信号を生成して前記データ抽出回路に供給
するＰＬＬ回路と、 前記データ抽出回路の再生データを入力データとすると
ともに、前記データ抽出回路の再生クロックを入力クロ
ックとするＦＩＦＯメモリと、 前記ＰＬＬ回路の位相ロック状態を監視し、前記ＰＬＬ
回路が位相ロック状態であるとき、前記ＦＩＦＯメモリ
に、前記ＰＬＬ回路によって生成されたクロック信号を
出力クロックとして与える読み出し許可手段とを備えた
ことを特徴とするデータ抽出システム。 - 【請求項１４】 請求項１または６記載のデータ抽出回
路と、 クロック信号を生成して前記データ抽出回路に供給する
水晶発振器と、 前記データ抽出回路の再生データを入力データとすると
ともに、前記データ抽出回路の再生クロックを入力クロ
ックとするＦＩＦＯメモリと、 前記水晶発振器のクロック信号をカウントし、カウント
値が所定数になったとき、前記ＦＩＦＯメモリに、前記
水晶発振器によって生成されたクロック信号を出力クロ
ックとして与える読み出し許可手段とを備えたことを特
徴とするデータ抽出システム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36618399A JP3394013B2 (ja) | 1999-12-24 | 1999-12-24 | データ抽出回路およびデータ抽出システム |
| US09/741,086 US6970521B2 (en) | 1999-12-24 | 2000-12-21 | Circuit and system for extracting data |
| EP00128458A EP1111836A3 (en) | 1999-12-24 | 2000-12-22 | Circuit and system for extracting data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36618399A JP3394013B2 (ja) | 1999-12-24 | 1999-12-24 | データ抽出回路およびデータ抽出システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001186112A true JP2001186112A (ja) | 2001-07-06 |
| JP3394013B2 JP3394013B2 (ja) | 2003-04-07 |
Family
ID=18486133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36618399A Expired - Fee Related JP3394013B2 (ja) | 1999-12-24 | 1999-12-24 | データ抽出回路およびデータ抽出システム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6970521B2 (ja) |
| EP (1) | EP1111836A3 (ja) |
| JP (1) | JP3394013B2 (ja) |
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| US10225068B2 (en) | 2016-10-28 | 2019-03-05 | Fujitsu Limited | Clock recovery circuit, semiconductor integrated circuit device and radio frequency tag |
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1999
- 1999-12-24 JP JP36618399A patent/JP3394013B2/ja not_active Expired - Fee Related
-
2000
- 2000-12-21 US US09/741,086 patent/US6970521B2/en not_active Expired - Fee Related
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|---|---|
| EP1111836A3 (en) | 2004-10-06 |
| US6970521B2 (en) | 2005-11-29 |
| EP1111836A2 (en) | 2001-06-27 |
| JP3394013B2 (ja) | 2003-04-07 |
| US20010005156A1 (en) | 2001-06-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080131 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090131 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090131 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100131 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110131 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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