JP3193890B2 - ビット同期回路 - Google Patents
ビット同期回路Info
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Description
【0001】
【発明の属する技術分野】本発明は高速インタコネクシ
ョン間のデータ転送に利用する。本発明は高速インタコ
ネクション間の同期技術に関する。本発明は高速インタ
コネクション間にクロックが並送されない場合に、高速
インタコネクションに受信側でデータの論理値を判定
し、システムに同期したクロックに同期してデータを乗
せ換える技術に関する。
ョン間のデータ転送に利用する。本発明は高速インタコ
ネクション間の同期技術に関する。本発明は高速インタ
コネクション間にクロックが並送されない場合に、高速
インタコネクションに受信側でデータの論理値を判定
し、システムに同期したクロックに同期してデータを乗
せ換える技術に関する。
【0002】
【従来の技術】従来から知られている高速信号の論理値
判定は、その論理値判定の精度から、入力データからク
ロック成分を抽出しクロックを整形し、データに同期し
たクロックを入力データに並送させて出力する方式が使
用されている。
判定は、その論理値判定の精度から、入力データからク
ロック成分を抽出しクロックを整形し、データに同期し
たクロックを入力データに並送させて出力する方式が使
用されている。
【0003】この従来例を図20を参照して説明する。
図20は従来のクロック抽出型のビット同期回路の構成
例を示す図である。この方式のビット同期回路では、ま
ず初めに入力されたデータ列からクロック抽出回路30
でクロック成分を抽出し、これを電圧制御型発振器3
3:VCO(Voltage Control Ocillator) 出力のクロッ
クと位相比較する。
図20は従来のクロック抽出型のビット同期回路の構成
例を示す図である。この方式のビット同期回路では、ま
ず初めに入力されたデータ列からクロック抽出回路30
でクロック成分を抽出し、これを電圧制御型発振器3
3:VCO(Voltage Control Ocillator) 出力のクロッ
クと位相比較する。
【0004】このとき位相比較器31は両クロックの位
相差信号を出力するので、出力される位相差信号のうち
フィルタ32により高周波成分を除去し、低周波成分を
再びVCO33に入力する。このとき低周波成分である
制御信号は、両者の周波数を一致させるように働く。こ
のようにして、VCO33の出力クロックはフィードバ
ック回路を構成しているループをたどるうちにVCO3
3の出力はデータのクロック成分に同期したクロックに
ロックされ、同期されたクロックを出力することができ
る。したがって、識別器34はこのクロックを用いて入
力データを判定することにより、絶えず入力データと判
別クロックの位相関係は理想状態にあるので理想的な識
別が可能となる。
相差信号を出力するので、出力される位相差信号のうち
フィルタ32により高周波成分を除去し、低周波成分を
再びVCO33に入力する。このとき低周波成分である
制御信号は、両者の周波数を一致させるように働く。こ
のようにして、VCO33の出力クロックはフィードバ
ック回路を構成しているループをたどるうちにVCO3
3の出力はデータのクロック成分に同期したクロックに
ロックされ、同期されたクロックを出力することができ
る。したがって、識別器34はこのクロックを用いて入
力データを判定することにより、絶えず入力データと判
別クロックの位相関係は理想状態にあるので理想的な識
別が可能となる。
【0005】
【発明が解決しようとする課題】このような従来のビッ
ト同期回路では、入力データのクロックレートが大きく
なると、理想的なビット同期を行うために要するオーバ
ーヘッドが無視できなくなる。例えば、クロックレート
が10GHzのクロックを用いてビット同期を行う場合
には、入力するデータ信号がNRZ(Non Return to Zer
o)信号だとすると、1ビットの信号幅はわずか100p
sになる。この場合に、クロックの変化点を用いてフリ
ップフロップで識別を行うとき、識別器を構成するフリ
ップフロップに許容される位相マージンは通常、50p
s〜60ps程度に制限されてしまう。
ト同期回路では、入力データのクロックレートが大きく
なると、理想的なビット同期を行うために要するオーバ
ーヘッドが無視できなくなる。例えば、クロックレート
が10GHzのクロックを用いてビット同期を行う場合
には、入力するデータ信号がNRZ(Non Return to Zer
o)信号だとすると、1ビットの信号幅はわずか100p
sになる。この場合に、クロックの変化点を用いてフリ
ップフロップで識別を行うとき、識別器を構成するフリ
ップフロップに許容される位相マージンは通常、50p
s〜60ps程度に制限されてしまう。
【0006】このため、例えば図20に示した従来例の
クロック抽出型のビット同期回路では、前述した位相マ
ージン内に抽出クロックを安定化させる必要がある。こ
のためには、位相比較器31の後段に、許容位相マージ
ン内にクロックを安定化させるQ値の高いフィルタ32
を用意する必要がある。これを誘電体共振器フィルタに
より実現しようとすると、アナログ的に形状を制御する
必要があり、加工精度の問題からフィルタが大型化する
傾向がある。このため、ビット識別部と抽出クロックの
周波数整形部の集積化が難しく、ビット同期回路のシス
テム全体が小型化できない。
クロック抽出型のビット同期回路では、前述した位相マ
ージン内に抽出クロックを安定化させる必要がある。こ
のためには、位相比較器31の後段に、許容位相マージ
ン内にクロックを安定化させるQ値の高いフィルタ32
を用意する必要がある。これを誘電体共振器フィルタに
より実現しようとすると、アナログ的に形状を制御する
必要があり、加工精度の問題からフィルタが大型化する
傾向がある。このため、ビット識別部と抽出クロックの
周波数整形部の集積化が難しく、ビット同期回路のシス
テム全体が小型化できない。
【0007】本発明は、このような背景に行われたもの
であって、大型で複雑な制御回路、アナログデバイスな
どを必要としないビット同期回路を提供することを目的
とする。本発明は、システムクロックを用いて精度のよ
い論理値判定を行うことができるビット同期回路を提供
することを目的とする。本発明は、入力データの波形揺
らぎ、位相揺らぎに耐性のあるビット同期回路を提供す
ることを目的とする。
であって、大型で複雑な制御回路、アナログデバイスな
どを必要としないビット同期回路を提供することを目的
とする。本発明は、システムクロックを用いて精度のよ
い論理値判定を行うことができるビット同期回路を提供
することを目的とする。本発明は、入力データの波形揺
らぎ、位相揺らぎに耐性のあるビット同期回路を提供す
ることを目的とする。
【0008】
【課題を解決するための手段】入力データの論理値判定
を行うために最適なデータとクロックの位置関係を図2
1に示す。論理値判定の識別を行う識別器にクロックの
立ち上がりエッジを用いてデータの識別を行うフリップ
フロップを用いた場合に、理想的な識別を行うために
は、クロック立ち上がりエッジがデータの中央、すなわ
ち1ビットデータ幅を2πとすると、データ変化点から
πずれた位置に配置する必要がある。入力データに対し
て絶えずこのような位相関係にあるクロックを用いて識
別を行えば理想的な論理値判定が行われることになる。
このとき理想クロックの反転成分、すなわち位相がπず
れたクロックはクロック立ち上がりエッジがデータ変化
点に一致することになる。
を行うために最適なデータとクロックの位置関係を図2
1に示す。論理値判定の識別を行う識別器にクロックの
立ち上がりエッジを用いてデータの識別を行うフリップ
フロップを用いた場合に、理想的な識別を行うために
は、クロック立ち上がりエッジがデータの中央、すなわ
ち1ビットデータ幅を2πとすると、データ変化点から
πずれた位置に配置する必要がある。入力データに対し
て絶えずこのような位相関係にあるクロックを用いて識
別を行えば理想的な論理値判定が行われることになる。
このとき理想クロックの反転成分、すなわち位相がπず
れたクロックはクロック立ち上がりエッジがデータ変化
点に一致することになる。
【0009】すなわち、この逆を用いれば、複数のクロ
ックを用意し、そのクロックの立ち上がりエッジを検出
し、入力データの変化点に一致したクロックを選択でき
れば、その反転成分を用いてデータの論理値判定を理想
的に行えることになる。
ックを用意し、そのクロックの立ち上がりエッジを検出
し、入力データの変化点に一致したクロックを選択でき
れば、その反転成分を用いてデータの論理値判定を理想
的に行えることになる。
【0010】本発明は、このような観点に基づいて行わ
れたものであり、クロックの立ち上がりエッジ(立ち下
がりエッジでもよい)と入力データの変化点を検出し、
両者の重なりを検出することにより、識別に最も不適当
なクロックを絶えず選択し、その反転成分のクロックを
用いて理想的な識別を行うことを最も主要な特徴とす
る。
れたものであり、クロックの立ち上がりエッジ(立ち下
がりエッジでもよい)と入力データの変化点を検出し、
両者の重なりを検出することにより、識別に最も不適当
なクロックを絶えず選択し、その反転成分のクロックを
用いて理想的な識別を行うことを最も主要な特徴とす
る。
【0011】従来の技術とは、最悪のクロックを絶えず
検出し、その反転成分を利用することで絶えず理想のク
ロックを選択し、論理値判定を行っている点が大きく異
なる。また、そのためにデータ変化点検出回路の他にク
ロック立ち上がりエッジ(または、立ち下がりエッジ)
検出回路を備え、両者の位相差を検出するセレクタ制御
回路により最適クロックを選択できるところが大きく異
なる。
検出し、その反転成分を利用することで絶えず理想のク
ロックを選択し、論理値判定を行っている点が大きく異
なる。また、そのためにデータ変化点検出回路の他にク
ロック立ち上がりエッジ(または、立ち下がりエッジ)
検出回路を備え、両者の位相差を検出するセレクタ制御
回路により最適クロックを選択できるところが大きく異
なる。
【0012】すなわち、本発明によれば、従来の最悪の
クロックを避けて識別を行うという消極的なアプローチ
を改め、絶えず最適クロックを検出し、そのクロックを
用いて識別を行う積極的なアプローチを採用しているた
め、離散的な複数のクロックを用いて疑似的に入力デー
タ信号にロックしたフェーズロックループを構成するこ
とができる。このため従来技術のように誘電体共振器を
用いることなしに絶えず最適なクロックにロックして入
力データの識別判定が行える。
クロックを避けて識別を行うという消極的なアプローチ
を改め、絶えず最適クロックを検出し、そのクロックを
用いて識別を行う積極的なアプローチを採用しているた
め、離散的な複数のクロックを用いて疑似的に入力デー
タ信号にロックしたフェーズロックループを構成するこ
とができる。このため従来技術のように誘電体共振器を
用いることなしに絶えず最適なクロックにロックして入
力データの識別判定が行える。
【0013】また、本発明によれば、セレクタ論理値制
御ブロック内に、n回連続ビット判定誤り後に、初めて
セレクタ切替信号を送出するビット同期の保護回路を設
けることができるので、単発的に発生する入力データの
位相揺らぎにともなう論理値判定出力の切替えを防ぐこ
とが可能になる。
御ブロック内に、n回連続ビット判定誤り後に、初めて
セレクタ切替信号を送出するビット同期の保護回路を設
けることができるので、単発的に発生する入力データの
位相揺らぎにともなう論理値判定出力の切替えを防ぐこ
とが可能になる。
【0014】また、本発明は、論理値判定ブロックと論
理値情報保持ブロックの前段にデータ波形整形回路を導
入することもできるので、本発明に入力される入力デー
タ波形に依存することなく、本発明を実現するために用
いた回路に依存した整形波形のデータに対してビット同
期を行えばよいので絶えず同一条件下で論理値判定が可
能となる。
理値情報保持ブロックの前段にデータ波形整形回路を導
入することもできるので、本発明に入力される入力デー
タ波形に依存することなく、本発明を実現するために用
いた回路に依存した整形波形のデータに対してビット同
期を行えばよいので絶えず同一条件下で論理値判定が可
能となる。
【0015】すなわち、本発明は、クロックに同期する
データを入力する入力端子と、この入力端子のデータを
自装置クロック信号で判定する判定回路とを備えたビッ
ト同期回路である。本発明の特徴とするところは、前記
入力端子のデータの変化点の時刻からほぼ180度位相
の異なる時刻に変化点を持つクロックを前記判定回路に
供給する自装置クロックとして設定する手段を備えたと
ころにある。
データを入力する入力端子と、この入力端子のデータを
自装置クロック信号で判定する判定回路とを備えたビッ
ト同期回路である。本発明の特徴とするところは、前記
入力端子のデータの変化点の時刻からほぼ180度位相
の異なる時刻に変化点を持つクロックを前記判定回路に
供給する自装置クロックとして設定する手段を備えたと
ころにある。
【0016】前記設定する手段は、複数の位相の異なる
クロックを発生する手段と、この複数の位相の異なるク
ロックのうち前記入力端子のデータの変化点とほぼ同一
時刻に変化点をもつクロックを選択する手段と、このク
ロックを反転させる手段と、この反転したクロックを前
記入力端子のデータを反転する自装置クロックとして設
定する手段とを含むことが望ましい。また、前記入力端
子の信号通路に波形整形回路が挿入されることが望まし
い。
クロックを発生する手段と、この複数の位相の異なるク
ロックのうち前記入力端子のデータの変化点とほぼ同一
時刻に変化点をもつクロックを選択する手段と、このク
ロックを反転させる手段と、この反転したクロックを前
記入力端子のデータを反転する自装置クロックとして設
定する手段とを含むことが望ましい。また、前記入力端
子の信号通路に波形整形回路が挿入されることが望まし
い。
【0017】
【発明の実施の形態】発明の実施の形態を図1を参照し
て説明する。図1は本発明実施例のビット同期回路のブ
ロック構成図である。
て説明する。図1は本発明実施例のビット同期回路のブ
ロック構成図である。
【0018】本発明は、クロックに同期するデータを入
力する入力端子INと、この入力端子INのデータを自
装置クロック信号で判定する判定回路としての識別器4
とを備えたビット同期回路である。
力する入力端子INと、この入力端子INのデータを自
装置クロック信号で判定する判定回路としての識別器4
とを備えたビット同期回路である。
【0019】ここで、本発明の特徴とするところは、入
力端子INのデータの変化点の時刻からほぼ180度位
相の異なる時刻に変化点を持つクロックを識別器4に供
給する自装置クロックとして設定する手段としてのクロ
ック設定部9を備えたところにある。
力端子INのデータの変化点の時刻からほぼ180度位
相の異なる時刻に変化点を持つクロックを識別器4に供
給する自装置クロックとして設定する手段としてのクロ
ック設定部9を備えたところにある。
【0020】クロック設定部9は、複数の位相の異なる
クロックを発生する手段としてのクロック生成回路7
と、この複数の位相の異なるクロックのうち入力端子I
Nのデータの変化点とほぼ同一時刻に変化点を持つクロ
ックを選択しこのクロックを反転させこの反転したクロ
ックを入力端子INのデータを判定する自装置クロック
として設定する手段としてのセレクタ制御回路5とを含
むところにある。入力端子INの信号通路にデータ波形
整形回路1を備えている。
クロックを発生する手段としてのクロック生成回路7
と、この複数の位相の異なるクロックのうち入力端子I
Nのデータの変化点とほぼ同一時刻に変化点を持つクロ
ックを選択しこのクロックを反転させこの反転したクロ
ックを入力端子INのデータを判定する自装置クロック
として設定する手段としてのセレクタ制御回路5とを含
むところにある。入力端子INの信号通路にデータ波形
整形回路1を備えている。
【0021】
(第一実施例)本発明第一実施例を説明する。図2はデ
ータ波形整形回路1のブロック構成図である。まず、入
力データを二つに分岐し、片方の入力データをバッファ
10に入力し、もう一方のデータを反転バッファ11に
入力する。それぞれのバッファ10および反転バッファ
11の出力は二つのTフリップフロップ回路(TFFと
図示)12および13にそれぞれ入力される。続いて、
この二つのTフリップフロップ回路12および13の出
力結果をそれぞれ二分岐し、図2に示すようにEXOR
(Exclusive OR:排他的論理和) 回路14およびEXNO
R(Exclusive NOR: 排他的否定論理和) 回路15により
それぞれ論理値が判定される。
ータ波形整形回路1のブロック構成図である。まず、入
力データを二つに分岐し、片方の入力データをバッファ
10に入力し、もう一方のデータを反転バッファ11に
入力する。それぞれのバッファ10および反転バッファ
11の出力は二つのTフリップフロップ回路(TFFと
図示)12および13にそれぞれ入力される。続いて、
この二つのTフリップフロップ回路12および13の出
力結果をそれぞれ二分岐し、図2に示すようにEXOR
(Exclusive OR:排他的論理和) 回路14およびEXNO
R(Exclusive NOR: 排他的否定論理和) 回路15により
それぞれ論理値が判定される。
【0022】図3はデータ変化点検出回路2のブロック
構成図である。データ変化点検出回路2は、図5に示す
ように入力データを2分岐してその一方を遅延回路20
に通し両者のEXOR(排他的論理和)を取る回路によ
り構成される。
構成図である。データ変化点検出回路2は、図5に示す
ように入力データを2分岐してその一方を遅延回路20
に通し両者のEXOR(排他的論理和)を取る回路によ
り構成される。
【0023】図4はクロック立ち上がり検出回路3のブ
ロック構成図である。クロック立ち上がり検出回路3
は、図4に示すように、クロック入力を3分岐し、その
うち2分岐分は上記データ変化点検出回路2と同様な構
成をとり、残り1分岐とのAND(論理積)を取る回路
により構成される。
ロック構成図である。クロック立ち上がり検出回路3
は、図4に示すように、クロック入力を3分岐し、その
うち2分岐分は上記データ変化点検出回路2と同様な構
成をとり、残り1分岐とのAND(論理積)を取る回路
により構成される。
【0024】図5はセレクタ制御回路5のブロック構成
図である。セレクタ制御回路5は、図5に示すように、
データ変化点検出回路2の出力と複数のクロック立ち上
がり検出回路のAND(論理積)をとり、その出力の一
部をSR−FFのセット端子に入力する構成となってい
る。このときANDの残りの出力は他のSR−FFのリ
セット端子に入力される構成となっている。このSR−
FFの出力は入力信号をバイナリコードに変換するコー
ダ回路56に接続される。2ビットのバイナリに変換す
るコーダの回路例を図6に示す。
図である。セレクタ制御回路5は、図5に示すように、
データ変化点検出回路2の出力と複数のクロック立ち上
がり検出回路のAND(論理積)をとり、その出力の一
部をSR−FFのセット端子に入力する構成となってい
る。このときANDの残りの出力は他のSR−FFのリ
セット端子に入力される構成となっている。このSR−
FFの出力は入力信号をバイナリコードに変換するコー
ダ回路56に接続される。2ビットのバイナリに変換す
るコーダの回路例を図6に示す。
【0025】図7はクロック生成回路7を説明するため
の図である。クロック生成回路7では、図7に示すよう
にデータ幅を二分割し、クロックとその反転成分がデー
タ幅に収まるように位相をずらしたものを用意する。こ
れらの位相のずれたクロックおよびその反転成分は、図
1に示した遅延バッファ70〜73および反転バッファ
74により実現される。
の図である。クロック生成回路7では、図7に示すよう
にデータ幅を二分割し、クロックとその反転成分がデー
タ幅に収まるように位相をずらしたものを用意する。こ
れらの位相のずれたクロックおよびその反転成分は、図
1に示した遅延バッファ70〜73および反転バッファ
74により実現される。
【0026】次に、本発明の動作例を説明する。図8は
データ波形整形回路1の波形観測点を示す図であり、図
9はその観測結果を示す図である。図8に示すように、
データ波形整形回路1に入力されたデータは、図2で説
明した二つのTフリップフロップ12および13の出力
のEXOR(排他的論理和)およびEXNOR(排他的
否定論理和)を行ってデータおよび反転データに整形さ
れる。このときの波形の状態を図9に示す。
データ波形整形回路1の波形観測点を示す図であり、図
9はその観測結果を示す図である。図8に示すように、
データ波形整形回路1に入力されたデータは、図2で説
明した二つのTフリップフロップ12および13の出力
のEXOR(排他的論理和)およびEXNOR(排他的
否定論理和)を行ってデータおよび反転データに整形さ
れる。このときの波形の状態を図9に示す。
【0027】また、図10はデータ波形整形回路1の波
形観測点を示す図であり、図11はその観測結果を示す
図である。図11に示すように、入力データ波形の波形
揺らぎは整形され、Tフリップフロップ12および1
3、EXOR回路14、EXNOR回路15の出力波形
に依存する形に整形される。
形観測点を示す図であり、図11はその観測結果を示す
図である。図11に示すように、入力データ波形の波形
揺らぎは整形され、Tフリップフロップ12および1
3、EXOR回路14、EXNOR回路15の出力波形
に依存する形に整形される。
【0028】整形された入力データはその後に分岐され
る。そのうちの一方はデータ変化点検出回路に入力され
る。図12はデータ変化点検出回路の波形観測点を示す
図であり、図13はその観測結果を示す図である。デー
タ変化点検出回路部2ではデータとデータ遅延成分のE
XOR(排他的論理和)をとるために図13に示すよう
にデータ変化点に一致した場所に遅延分幅のパルスを発
生させる。
る。そのうちの一方はデータ変化点検出回路に入力され
る。図12はデータ変化点検出回路の波形観測点を示す
図であり、図13はその観測結果を示す図である。デー
タ変化点検出回路部2ではデータとデータ遅延成分のE
XOR(排他的論理和)をとるために図13に示すよう
にデータ変化点に一致した場所に遅延分幅のパルスを発
生させる。
【0029】このときシステムに入力されたクロックは
2分岐され、一方は反転バッファ74を通じて逆相成分
に変換される。変換後の成分はそれぞれに位相差を与え
るために、遅延バッファ70および71を通過させる。
その後、それぞれの逆相成分はクロック立ち上がり検出
回路3に入力される。
2分岐され、一方は反転バッファ74を通じて逆相成分
に変換される。変換後の成分はそれぞれに位相差を与え
るために、遅延バッファ70および71を通過させる。
その後、それぞれの逆相成分はクロック立ち上がり検出
回路3に入力される。
【0030】図14はクロック立ち上がり検出回路3の
波形観測点を示す図であり、図15はその観測結果を示
す図である。ここではまずクロック変化点検出が行わ
れ、その後に変化点パルスとクロックのAND(論理
積)が取られ、クロック立ち上がりエッジを検出してい
る。こうして検出されたデータ変化点パルスとクロック
立ち上がり検出パルスはセレクタ制御回路5に入力さ
れ、この回路で両パルスの一致検出を行うことで最悪ク
ロックを選択する。
波形観測点を示す図であり、図15はその観測結果を示
す図である。ここではまずクロック変化点検出が行わ
れ、その後に変化点パルスとクロックのAND(論理
積)が取られ、クロック立ち上がりエッジを検出してい
る。こうして検出されたデータ変化点パルスとクロック
立ち上がり検出パルスはセレクタ制御回路5に入力さ
れ、この回路で両パルスの一致検出を行うことで最悪ク
ロックを選択する。
【0031】図16はセレクタ制御回路5の波形観測点
を示す図であり、図17はその観測結果を示す図であ
る。この例では、データ変化点に第1クロックの立ち上
がりエッジが一致している場合を示している。このとき
両者のパルスに位相差はないのでAND(論理積)によ
り一致パルスが検出される。このとき他のクロックエッ
ジはデータ変化点に一致していないので一致検出パルス
は検出されない。この後に、検出された一致パルスは分
岐され、第1クロックに対応するSR−FF53のセッ
ト端子と、第1クロック以外のクロックに対応するSR
−FF54および55のリセット端子に入力される。こ
のため一致検出パルスが到達するたびに第1クロックに
対応するSR−FF53はセットされ、残りのSR−F
F54および55はリセットされる。この後に、SR−
FF53〜55の出力はコーダ回路56に入力され、バ
イナリコードに変換され、正相のクロックを選択するセ
レクタ6に入力される。この例では第1クロックに対応
したバイナリコードには第1クロックの反転成分のクロ
ックを選択するようなセレクタ信号が生成される。
を示す図であり、図17はその観測結果を示す図であ
る。この例では、データ変化点に第1クロックの立ち上
がりエッジが一致している場合を示している。このとき
両者のパルスに位相差はないのでAND(論理積)によ
り一致パルスが検出される。このとき他のクロックエッ
ジはデータ変化点に一致していないので一致検出パルス
は検出されない。この後に、検出された一致パルスは分
岐され、第1クロックに対応するSR−FF53のセッ
ト端子と、第1クロック以外のクロックに対応するSR
−FF54および55のリセット端子に入力される。こ
のため一致検出パルスが到達するたびに第1クロックに
対応するSR−FF53はセットされ、残りのSR−F
F54および55はリセットされる。この後に、SR−
FF53〜55の出力はコーダ回路56に入力され、バ
イナリコードに変換され、正相のクロックを選択するセ
レクタ6に入力される。この例では第1クロックに対応
したバイナリコードには第1クロックの反転成分のクロ
ックを選択するようなセレクタ信号が生成される。
【0032】次に、データの位相が揺らいで選択クロッ
クが変化する場合の動作を図18を参照して説明する。
この例はデータ変化点に、初めは第nクロックのエッジ
が一致していたが、その後にデータが揺らぎ、第n+1
クロックのエッジが一致する場合を示している。この図
18にあるように、データが揺らぐ前には第nクロック
に対応するAND回路(ANDnと図示)に一致検出パ
ルスが発生して、第nクロックに対応するSR−FF
(SR−FFnと図示)がセットされ、その他のSR−
FFはリセットされているが、データが揺らいだ後には
第n+1クロックに対応するAND回路(ANDn+1
と図示)に一致検出パルスが立ち、第n+1クロックに
対応するSR−FF(SR−FFn+1と図示)がセッ
トされ、第nクロックに対応するSR−FFnがリセッ
トされることがわかる。このような動作をとることによ
り、コーダ回路56を介してセレクタ信号が変化し、第
nクロックの反転成分から第n+1クロックの反転成分
に切り替えることが可能になる。
クが変化する場合の動作を図18を参照して説明する。
この例はデータ変化点に、初めは第nクロックのエッジ
が一致していたが、その後にデータが揺らぎ、第n+1
クロックのエッジが一致する場合を示している。この図
18にあるように、データが揺らぐ前には第nクロック
に対応するAND回路(ANDnと図示)に一致検出パ
ルスが発生して、第nクロックに対応するSR−FF
(SR−FFnと図示)がセットされ、その他のSR−
FFはリセットされているが、データが揺らいだ後には
第n+1クロックに対応するAND回路(ANDn+1
と図示)に一致検出パルスが立ち、第n+1クロックに
対応するSR−FF(SR−FFn+1と図示)がセッ
トされ、第nクロックに対応するSR−FFnがリセッ
トされることがわかる。このような動作をとることによ
り、コーダ回路56を介してセレクタ信号が変化し、第
nクロックの反転成分から第n+1クロックの反転成分
に切り替えることが可能になる。
【0033】(第二実施例)本発明第二実施例を図19
を参照して説明する。図19は本発明第二実施例のセレ
クタ制御回路のブロック構成図である。本発明第二実施
例では、ビット同期回路のセレクタ制御回路5内のSR
−FFの代わりに保護回路221 〜22n を設ける。こ
の保護回路221 〜22n は、例えば、nビットカウン
タにより構成され、検出パルスがn回連続して入力され
たときに初めてセットされる構成となっている。このよ
うな保護回路221 〜22n を導入すれば、突発的なデ
ータの位相揺らぎによるクロック移動を防ぐことが可能
となり安定したビット同期動作を保証することができ
る。
を参照して説明する。図19は本発明第二実施例のセレ
クタ制御回路のブロック構成図である。本発明第二実施
例では、ビット同期回路のセレクタ制御回路5内のSR
−FFの代わりに保護回路221 〜22n を設ける。こ
の保護回路221 〜22n は、例えば、nビットカウン
タにより構成され、検出パルスがn回連続して入力され
たときに初めてセットされる構成となっている。このよ
うな保護回路221 〜22n を導入すれば、突発的なデ
ータの位相揺らぎによるクロック移動を防ぐことが可能
となり安定したビット同期動作を保証することができ
る。
【0034】
【発明の効果】以上説明したように、本発明によれば、
大型で複雑な制御回路、アナログデバイスなどを必要と
せず、システムクロックを用いて精度のよい論理値判定
を行うことができる。さらに、入力データの波形揺ら
ぎ、位相揺らぎに耐性のあるビット同期回路を実現する
ことができる。
大型で複雑な制御回路、アナログデバイスなどを必要と
せず、システムクロックを用いて精度のよい論理値判定
を行うことができる。さらに、入力データの波形揺ら
ぎ、位相揺らぎに耐性のあるビット同期回路を実現する
ことができる。
【図1】本発明実施例のビット同期回路のブロック構成
図。
図。
【図2】データ波形整形回路のブロック構成図。
【図3】データ変化点検出回路のブロック構成図。
【図4】クロック立ち上がり検出回路のブロック構成
図。
図。
【図5】セレクタ制御回路のブロック構成図。
【図6】コーダ回路のブロック構成図。
【図7】クロック生成回路を説明するための図。
【図8】データ波形整形回路の波形観測点を示す図。
【図9】データ波形整形回路の波形観測結果を示す図。
【図10】データ波形整形回路の波形観測点を示す図。
【図11】データ波形整形回路の波形観測結果を示す
図。
図。
【図12】データ変化点検出回路の波形観測点を示す
図。
図。
【図13】データ変化点検出回路の波形観測結果を示す
図。
図。
【図14】クロック立ち上がり検出回路の波形観測点を
示す図。
示す図。
【図15】クロック立ち上がり検出回路の波形観測結果
を示す図。
を示す図。
【図16】セレクタ制御回路の波形観測点を示す図。
【図17】セクレタ制御回路の波形観測結果を示す図。
【図18】セレクタ制御回路のデータの位相が揺らいで
選択クロックが変化する場合の動作を説明するための
図。
選択クロックが変化する場合の動作を説明するための
図。
【図19】本発明第二実施例のセレクタ制御回路のブロ
ック構成図。
ック構成図。
【図20】従来のクロック抽出型のビット同期回路の構
成例を示す図。
成例を示す図。
【図21】入力データの論理値判定を行うために最適な
データとクロックの位置関係を示す図。
データとクロックの位置関係を示す図。
1 データ波形整形回路 2 データ変化点検出回路 3 クロック立ち上がり検出回路 4、34 識別器 5 セレクタ制御回路 6 セレクタ 7 クロック生成回路 9 クロック設定部 10 バッファ 11、74 反転バッファ 12、13 Tフリップフロップ 14、21、31 EXOR回路 15 EXNOR回路 19 OR回路 20、25、30 遅延回路 221 〜22n 保護回路 32、50〜52 AND回路 53〜55 SR−FF 56 コーダ回路 30 クロック抽出回路 31、40 位相比較器 32 フィルタ 33 VCO 70、71 遅延バッファ a〜z、α、β、γ 観測点
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川野 龍介 東京都新宿区西新宿三丁目19番2号 日 本電信電話株式会社内 (72)発明者 塩本 公平 東京都新宿区西新宿三丁目19番2号 日 本電信電話株式会社内 (56)参考文献 特開 平4−13325(JP,A) 特開 平5−102954(JP,A) 特開 平3−240336(JP,A) (58)調査した分野(Int.Cl.7,DB名) H04L 7/02 H04L 25/40
Claims (2)
- 【請求項1】 クロックに同期するデータを入力する入
力端子と、この入力端子に入力されるデータを自装置の
クロック信号で判定する判定回路と、この判定回路に供
給する自装置のクロック信号を設定するクロック設定手
段とを備えたビット同期回路において、 前記クロック設定手段は、単一クロックから複数の位相
の異なるクロックからなるクロック群およびこのクロッ
ク群とは反対位相の反転クロック群を発生する手段と、
前記一方のクロック群の複数の位相の異なるクロックの
変化点と前記入力信号のデータの変化点とを検出してそ
の変化点がほぼ同一時刻となるクロックを選択する手段
と、この選択されたクロックとは180度位相の異なる
クロックを前記他方の反転クロック群から選択して前記
判定回路に供給する自装置のクロックとして設定する設
定手段とを備えたことを特徴とするビット同期回路。 - 【請求項2】 前記入力端子の信号通路に波形整形回路
が挿入された請求項1記載のビット同期回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19428197A JP3193890B2 (ja) | 1997-07-18 | 1997-07-18 | ビット同期回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19428197A JP3193890B2 (ja) | 1997-07-18 | 1997-07-18 | ビット同期回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1141220A JPH1141220A (ja) | 1999-02-12 |
JP3193890B2 true JP3193890B2 (ja) | 2001-07-30 |
Family
ID=16322004
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19428197A Expired - Fee Related JP3193890B2 (ja) | 1997-07-18 | 1997-07-18 | ビット同期回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3193890B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3394013B2 (ja) | 1999-12-24 | 2003-04-07 | 松下電器産業株式会社 | データ抽出回路およびデータ抽出システム |
-
1997
- 1997-07-18 JP JP19428197A patent/JP3193890B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH1141220A (ja) | 1999-02-12 |
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