JP3193890B2

JP3193890B2 - ビット同期回路

Info

Publication number: JP3193890B2
Application number: JP19428197A
Authority: JP
Inventors: 正祥安川; 直明山中; 智明川村; 龍介川野; 公平塩本
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1997-07-18
Filing date: 1997-07-18
Publication date: 2001-07-30
Anticipated expiration: 2017-07-18
Also published as: JPH1141220A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は高速インタコネクシ
ョン間のデータ転送に利用する。本発明は高速インタコ
ネクション間の同期技術に関する。本発明は高速インタ
コネクション間にクロックが並送されない場合に、高速
インタコネクションに受信側でデータの論理値を判定
し、システムに同期したクロックに同期してデータを乗
せ換える技術に関する。

【０００２】

【従来の技術】従来から知られている高速信号の論理値
判定は、その論理値判定の精度から、入力データからク
ロック成分を抽出しクロックを整形し、データに同期し
たクロックを入力データに並送させて出力する方式が使
用されている。

【０００３】この従来例を図２０を参照して説明する。
図２０は従来のクロック抽出型のビット同期回路の構成
例を示す図である。この方式のビット同期回路では、ま
ず初めに入力されたデータ列からクロック抽出回路３０
でクロック成分を抽出し、これを電圧制御型発振器３
３：ＶＣＯ(Voltage Control Ocillator) 出力のクロッ
クと位相比較する。

【０００４】このとき位相比較器３１は両クロックの位
相差信号を出力するので、出力される位相差信号のうち
フィルタ３２により高周波成分を除去し、低周波成分を
再びＶＣＯ３３に入力する。このとき低周波成分である
制御信号は、両者の周波数を一致させるように働く。こ
のようにして、ＶＣＯ３３の出力クロックはフィードバ
ック回路を構成しているループをたどるうちにＶＣＯ３
３の出力はデータのクロック成分に同期したクロックに
ロックされ、同期されたクロックを出力することができ
る。したがって、識別器３４はこのクロックを用いて入
力データを判定することにより、絶えず入力データと判
別クロックの位相関係は理想状態にあるので理想的な識
別が可能となる。

【０００５】

【発明が解決しようとする課題】このような従来のビッ
ト同期回路では、入力データのクロックレートが大きく
なると、理想的なビット同期を行うために要するオーバ
ーヘッドが無視できなくなる。例えば、クロックレート
が１０ＧＨｚのクロックを用いてビット同期を行う場合
には、入力するデータ信号がＮＲＺ(Non Return to Zer
o)信号だとすると、１ビットの信号幅はわずか１００ｐ
ｓになる。この場合に、クロックの変化点を用いてフリ
ップフロップで識別を行うとき、識別器を構成するフリ
ップフロップに許容される位相マージンは通常、５０ｐ
ｓ〜６０ｐｓ程度に制限されてしまう。

【０００６】このため、例えば図２０に示した従来例の
クロック抽出型のビット同期回路では、前述した位相マ
ージン内に抽出クロックを安定化させる必要がある。こ
のためには、位相比較器３１の後段に、許容位相マージ
ン内にクロックを安定化させるＱ値の高いフィルタ３２
を用意する必要がある。これを誘電体共振器フィルタに
より実現しようとすると、アナログ的に形状を制御する
必要があり、加工精度の問題からフィルタが大型化する
傾向がある。このため、ビット識別部と抽出クロックの
周波数整形部の集積化が難しく、ビット同期回路のシス
テム全体が小型化できない。

【０００７】本発明は、このような背景に行われたもの
であって、大型で複雑な制御回路、アナログデバイスな
どを必要としないビット同期回路を提供することを目的
とする。本発明は、システムクロックを用いて精度のよ
い論理値判定を行うことができるビット同期回路を提供
することを目的とする。本発明は、入力データの波形揺
らぎ、位相揺らぎに耐性のあるビット同期回路を提供す
ることを目的とする。

【０００８】

【課題を解決するための手段】入力データの論理値判定
を行うために最適なデータとクロックの位置関係を図２
１に示す。論理値判定の識別を行う識別器にクロックの
立ち上がりエッジを用いてデータの識別を行うフリップ
フロップを用いた場合に、理想的な識別を行うために
は、クロック立ち上がりエッジがデータの中央、すなわ
ち１ビットデータ幅を２πとすると、データ変化点から
πずれた位置に配置する必要がある。入力データに対し
て絶えずこのような位相関係にあるクロックを用いて識
別を行えば理想的な論理値判定が行われることになる。
このとき理想クロックの反転成分、すなわち位相がπず
れたクロックはクロック立ち上がりエッジがデータ変化
点に一致することになる。

【０００９】すなわち、この逆を用いれば、複数のクロ
ックを用意し、そのクロックの立ち上がりエッジを検出
し、入力データの変化点に一致したクロックを選択でき
れば、その反転成分を用いてデータの論理値判定を理想
的に行えることになる。

【００１０】本発明は、このような観点に基づいて行わ
れたものであり、クロックの立ち上がりエッジ（立ち下
がりエッジでもよい）と入力データの変化点を検出し、
両者の重なりを検出することにより、識別に最も不適当
なクロックを絶えず選択し、その反転成分のクロックを
用いて理想的な識別を行うことを最も主要な特徴とす
る。

【００１１】従来の技術とは、最悪のクロックを絶えず
検出し、その反転成分を利用することで絶えず理想のク
ロックを選択し、論理値判定を行っている点が大きく異
なる。また、そのためにデータ変化点検出回路の他にク
ロック立ち上がりエッジ（または、立ち下がりエッジ）
検出回路を備え、両者の位相差を検出するセレクタ制御
回路により最適クロックを選択できるところが大きく異
なる。

【００１２】すなわち、本発明によれば、従来の最悪の
クロックを避けて識別を行うという消極的なアプローチ
を改め、絶えず最適クロックを検出し、そのクロックを
用いて識別を行う積極的なアプローチを採用しているた
め、離散的な複数のクロックを用いて疑似的に入力デー
タ信号にロックしたフェーズロックループを構成するこ
とができる。このため従来技術のように誘電体共振器を
用いることなしに絶えず最適なクロックにロックして入
力データの識別判定が行える。

【００１３】また、本発明によれば、セレクタ論理値制
御ブロック内に、ｎ回連続ビット判定誤り後に、初めて
セレクタ切替信号を送出するビット同期の保護回路を設
けることができるので、単発的に発生する入力データの
位相揺らぎにともなう論理値判定出力の切替えを防ぐこ
とが可能になる。

【００１４】また、本発明は、論理値判定ブロックと論
理値情報保持ブロックの前段にデータ波形整形回路を導
入することもできるので、本発明に入力される入力デー
タ波形に依存することなく、本発明を実現するために用
いた回路に依存した整形波形のデータに対してビット同
期を行えばよいので絶えず同一条件下で論理値判定が可
能となる。

【００１５】すなわち、本発明は、クロックに同期する
データを入力する入力端子と、この入力端子のデータを
自装置クロック信号で判定する判定回路とを備えたビッ
ト同期回路である。本発明の特徴とするところは、前記
入力端子のデータの変化点の時刻からほぼ１８０度位相
の異なる時刻に変化点を持つクロックを前記判定回路に
供給する自装置クロックとして設定する手段を備えたと
ころにある。

【００１６】前記設定する手段は、複数の位相の異なる
クロックを発生する手段と、この複数の位相の異なるク
ロックのうち前記入力端子のデータの変化点とほぼ同一
時刻に変化点をもつクロックを選択する手段と、このク
ロックを反転させる手段と、この反転したクロックを前
記入力端子のデータを反転する自装置クロックとして設
定する手段とを含むことが望ましい。また、前記入力端
子の信号通路に波形整形回路が挿入されることが望まし
い。

【００１７】

【発明の実施の形態】発明の実施の形態を図１を参照し
て説明する。図１は本発明実施例のビット同期回路のブ
ロック構成図である。

【００１８】本発明は、クロックに同期するデータを入
力する入力端子ＩＮと、この入力端子ＩＮのデータを自
装置クロック信号で判定する判定回路としての識別器４
とを備えたビット同期回路である。

【００１９】ここで、本発明の特徴とするところは、入
力端子ＩＮのデータの変化点の時刻からほぼ１８０度位
相の異なる時刻に変化点を持つクロックを識別器４に供
給する自装置クロックとして設定する手段としてのクロ
ック設定部９を備えたところにある。

【００２０】クロック設定部９は、複数の位相の異なる
クロックを発生する手段としてのクロック生成回路７
と、この複数の位相の異なるクロックのうち入力端子Ｉ
Ｎのデータの変化点とほぼ同一時刻に変化点を持つクロ
ックを選択しこのクロックを反転させこの反転したクロ
ックを入力端子ＩＮのデータを判定する自装置クロック
として設定する手段としてのセレクタ制御回路５とを含
むところにある。入力端子ＩＮの信号通路にデータ波形
整形回路１を備えている。

【００２１】

【実施例】

（第一実施例）本発明第一実施例を説明する。図２はデ
ータ波形整形回路１のブロック構成図である。まず、入
力データを二つに分岐し、片方の入力データをバッファ
１０に入力し、もう一方のデータを反転バッファ１１に
入力する。それぞれのバッファ１０および反転バッファ
１１の出力は二つのＴフリップフロップ回路（ＴＦＦと
図示）１２および１３にそれぞれ入力される。続いて、
この二つのＴフリップフロップ回路１２および１３の出
力結果をそれぞれ二分岐し、図２に示すようにＥＸＯＲ
(Exclusive OR:排他的論理和) 回路１４およびＥＸＮＯ
Ｒ(Exclusive NOR: 排他的否定論理和) 回路１５により
それぞれ論理値が判定される。

【００２２】図３はデータ変化点検出回路２のブロック
構成図である。データ変化点検出回路２は、図５に示す
ように入力データを２分岐してその一方を遅延回路２０
に通し両者のＥＸＯＲ（排他的論理和）を取る回路によ
り構成される。

【００２３】図４はクロック立ち上がり検出回路３のブ
ロック構成図である。クロック立ち上がり検出回路３
は、図４に示すように、クロック入力を３分岐し、その
うち２分岐分は上記データ変化点検出回路２と同様な構
成をとり、残り１分岐とのＡＮＤ（論理積）を取る回路
により構成される。

【００２４】図５はセレクタ制御回路５のブロック構成
図である。セレクタ制御回路５は、図５に示すように、
データ変化点検出回路２の出力と複数のクロック立ち上
がり検出回路のＡＮＤ（論理積）をとり、その出力の一
部をＳＲ−ＦＦのセット端子に入力する構成となってい
る。このときＡＮＤの残りの出力は他のＳＲ−ＦＦのリ
セット端子に入力される構成となっている。このＳＲ−
ＦＦの出力は入力信号をバイナリコードに変換するコー
ダ回路５６に接続される。２ビットのバイナリに変換す
るコーダの回路例を図６に示す。

【００２５】図７はクロック生成回路７を説明するため
の図である。クロック生成回路７では、図７に示すよう
にデータ幅を二分割し、クロックとその反転成分がデー
タ幅に収まるように位相をずらしたものを用意する。こ
れらの位相のずれたクロックおよびその反転成分は、図
１に示した遅延バッファ７０〜７３および反転バッファ
７４により実現される。

【００２６】次に、本発明の動作例を説明する。図８は
データ波形整形回路１の波形観測点を示す図であり、図
９はその観測結果を示す図である。図８に示すように、
データ波形整形回路１に入力されたデータは、図２で説
明した二つのＴフリップフロップ１２および１３の出力
のＥＸＯＲ（排他的論理和）およびＥＸＮＯＲ（排他的
否定論理和）を行ってデータおよび反転データに整形さ
れる。このときの波形の状態を図９に示す。

【００２７】また、図１０はデータ波形整形回路１の波
形観測点を示す図であり、図１１はその観測結果を示す
図である。図１１に示すように、入力データ波形の波形
揺らぎは整形され、Ｔフリップフロップ１２および１
３、ＥＸＯＲ回路１４、ＥＸＮＯＲ回路１５の出力波形
に依存する形に整形される。

【００２８】整形された入力データはその後に分岐され
る。そのうちの一方はデータ変化点検出回路に入力され
る。図１２はデータ変化点検出回路の波形観測点を示す
図であり、図１３はその観測結果を示す図である。デー
タ変化点検出回路部２ではデータとデータ遅延成分のＥ
ＸＯＲ（排他的論理和）をとるために図１３に示すよう
にデータ変化点に一致した場所に遅延分幅のパルスを発
生させる。

【００２９】このときシステムに入力されたクロックは
２分岐され、一方は反転バッファ７４を通じて逆相成分
に変換される。変換後の成分はそれぞれに位相差を与え
るために、遅延バッファ７０および７１を通過させる。
その後、それぞれの逆相成分はクロック立ち上がり検出
回路３に入力される。

【００３０】図１４はクロック立ち上がり検出回路３の
波形観測点を示す図であり、図１５はその観測結果を示
す図である。ここではまずクロック変化点検出が行わ
れ、その後に変化点パルスとクロックのＡＮＤ（論理
積）が取られ、クロック立ち上がりエッジを検出してい
る。こうして検出されたデータ変化点パルスとクロック
立ち上がり検出パルスはセレクタ制御回路５に入力さ
れ、この回路で両パルスの一致検出を行うことで最悪ク
ロックを選択する。

【００３１】図１６はセレクタ制御回路５の波形観測点
を示す図であり、図１７はその観測結果を示す図であ
る。この例では、データ変化点に第１クロックの立ち上
がりエッジが一致している場合を示している。このとき
両者のパルスに位相差はないのでＡＮＤ（論理積）によ
り一致パルスが検出される。このとき他のクロックエッ
ジはデータ変化点に一致していないので一致検出パルス
は検出されない。この後に、検出された一致パルスは分
岐され、第１クロックに対応するＳＲ−ＦＦ５３のセッ
ト端子と、第１クロック以外のクロックに対応するＳＲ
−ＦＦ５４および５５のリセット端子に入力される。こ
のため一致検出パルスが到達するたびに第１クロックに
対応するＳＲ−ＦＦ５３はセットされ、残りのＳＲ−Ｆ
Ｆ５４および５５はリセットされる。この後に、ＳＲ−
ＦＦ５３〜５５の出力はコーダ回路５６に入力され、バ
イナリコードに変換され、正相のクロックを選択するセ
レクタ６に入力される。この例では第１クロックに対応
したバイナリコードには第１クロックの反転成分のクロ
ックを選択するようなセレクタ信号が生成される。

【００３２】次に、データの位相が揺らいで選択クロッ
クが変化する場合の動作を図１８を参照して説明する。
この例はデータ変化点に、初めは第ｎクロックのエッジ
が一致していたが、その後にデータが揺らぎ、第ｎ＋１
クロックのエッジが一致する場合を示している。この図
１８にあるように、データが揺らぐ前には第ｎクロック
に対応するＡＮＤ回路（ＡＮＤｎと図示）に一致検出パ
ルスが発生して、第ｎクロックに対応するＳＲ−ＦＦ
（ＳＲ−ＦＦｎと図示）がセットされ、その他のＳＲ−
ＦＦはリセットされているが、データが揺らいだ後には
第ｎ＋１クロックに対応するＡＮＤ回路（ＡＮＤｎ＋１
と図示）に一致検出パルスが立ち、第ｎ＋１クロックに
対応するＳＲ−ＦＦ（ＳＲ−ＦＦｎ＋１と図示）がセッ
トされ、第ｎクロックに対応するＳＲ−ＦＦｎがリセッ
トされることがわかる。このような動作をとることによ
り、コーダ回路５６を介してセレクタ信号が変化し、第
ｎクロックの反転成分から第ｎ＋１クロックの反転成分
に切り替えることが可能になる。

【００３３】（第二実施例）本発明第二実施例を図１９
を参照して説明する。図１９は本発明第二実施例のセレ
クタ制御回路のブロック構成図である。本発明第二実施
例では、ビット同期回路のセレクタ制御回路５内のＳＲ
−ＦＦの代わりに保護回路２２₁〜２２_nを設ける。こ
の保護回路２２₁〜２２_nは、例えば、ｎビットカウン
タにより構成され、検出パルスがｎ回連続して入力され
たときに初めてセットされる構成となっている。このよ
うな保護回路２２₁〜２２_nを導入すれば、突発的なデ
ータの位相揺らぎによるクロック移動を防ぐことが可能
となり安定したビット同期動作を保証することができ
る。

【００３４】

【発明の効果】以上説明したように、本発明によれば、
大型で複雑な制御回路、アナログデバイスなどを必要と
せず、システムクロックを用いて精度のよい論理値判定
を行うことができる。さらに、入力データの波形揺ら
ぎ、位相揺らぎに耐性のあるビット同期回路を実現する
ことができる。

【図面の簡単な説明】

【図１】本発明実施例のビット同期回路のブロック構成
図。

【図２】データ波形整形回路のブロック構成図。

【図３】データ変化点検出回路のブロック構成図。

【図４】クロック立ち上がり検出回路のブロック構成
図。

【図５】セレクタ制御回路のブロック構成図。

【図６】コーダ回路のブロック構成図。

【図７】クロック生成回路を説明するための図。

【図８】データ波形整形回路の波形観測点を示す図。

【図９】データ波形整形回路の波形観測結果を示す図。

【図１０】データ波形整形回路の波形観測点を示す図。

【図１１】データ波形整形回路の波形観測結果を示す
図。

【図１２】データ変化点検出回路の波形観測点を示す
図。

【図１３】データ変化点検出回路の波形観測結果を示す
図。

【図１４】クロック立ち上がり検出回路の波形観測点を
示す図。

【図１５】クロック立ち上がり検出回路の波形観測結果
を示す図。

【図１６】セレクタ制御回路の波形観測点を示す図。

【図１７】セクレタ制御回路の波形観測結果を示す図。

【図１８】セレクタ制御回路のデータの位相が揺らいで
選択クロックが変化する場合の動作を説明するための
図。

【図１９】本発明第二実施例のセレクタ制御回路のブロ
ック構成図。

【図２０】従来のクロック抽出型のビット同期回路の構
成例を示す図。

【図２１】入力データの論理値判定を行うために最適な
データとクロックの位置関係を示す図。

【符号の説明】

１データ波形整形回路２データ変化点検出回路３クロック立ち上がり検出回路４、３４識別器５セレクタ制御回路６セレクタ７クロック生成回路９クロック設定部１０バッファ１１、７４反転バッファ１２、１３Ｔフリップフロップ１４、２１、３１ＥＸＯＲ回路１５ＥＸＮＯＲ回路１９ＯＲ回路２０、２５、３０遅延回路２２₁〜２２_n 保護回路３２、５０〜５２ＡＮＤ回路５３〜５５ＳＲ−ＦＦ５６コーダ回路３０クロック抽出回路３１、４０位相比較器３２フィルタ３３ＶＣＯ７０、７１遅延バッファａ〜ｚ、α、β、γ 観測点

───────────────────────────────────────────────────── フロントページの続き (72)発明者川野龍介東京都新宿区西新宿三丁目19番２号日本電信電話株式会社内 (72)発明者塩本公平東京都新宿区西新宿三丁目19番２号日本電信電話株式会社内 (56)参考文献特開平４−13325（ＪＰ，Ａ) 特開平５−102954（ＪＰ，Ａ) 特開平３−240336（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 7/02 H04L 25/40

Claims

(57)【特許請求の範囲】

【請求項１】クロックに同期するデータを入力する入
力端子と、この入力端子に入力されるデータを自装置の
クロック信号で判定する判定回路と、この判定回路に供
給する自装置のクロック信号を設定するクロック設定手
段とを備えたビット同期回路において、前記クロック設定手段は、単一クロックから複数の位相
の異なるクロックからなるクロック群およびこのクロッ
ク群とは反対位相の反転クロック群を発生する手段と、
前記一方のクロック群の複数の位相の異なるクロックの
変化点と前記入力信号のデータの変化点とを検出してそ
の変化点がほぼ同一時刻となるクロックを選択する手段
と、この選択されたクロックとは１８０度位相の異なる
クロックを前記他方の反転クロック群から選択して前記
判定回路に供給する自装置のクロックとして設定する設
定手段とを備えたことを特徴とするビット同期回路。
【請求項２】前記入力端子の信号通路に波形整形回路
が挿入された請求項１記載のビット同期回路。