JP3394013B2 - データ抽出回路およびデータ抽出システム - Google Patents
データ抽出回路およびデータ抽出システムInfo
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Description
録システムに用いられるデータ抽出技術の高性能化に関
するものである。
る信号処理技術の1つに、データ抽出技術がある。デー
タ抽出とは、送信データや再生信号からデータを誤りな
く読み取ることを目的とする技術である。
データ抽出回路100は受信データからこれに同期した
再生クロックを抽出し、この再生クロックに同期した再
生データを出力する。また記録システムでは、データ抽
出回路100は、受信データの代わりに記録デバイスか
らの再生信号から、再生データを得る。
な方形波であることが望ましい。ところが通常、信号経
路の状態変化や送信出力時のクロックジッタなどに起因
した,波形歪み、位相ノイズまたはフィルタ効果などに
よって、送信データや再生信号は方形波よりむしろ正弦
波に近い形で受信される。また、位相ノイズ等によっ
て、そのアイパターンは狭くなることが多く、特に、近
年のQAMやQPSKシステム等では一層アイパターン
は狭くなる。
ータをそのアイパターンが大きく広がったタイミングで
確実にラッチし、データを再生することが必要である。
アイパターンが最も広がるタイミングは、一般には、受
信データの転送ビットレートの周期をTとすると、受信
データの変化点からT/2ずれたタイミングである。
を示す図である。図17に示すように、データ抽出を実
現するための回路技術として従来から位相同期ループ回
路すなわちPLL回路110が広く用いられてきた。P
LL回路110は位相比較器111、チャージポンプ回
路112、低域通過フィルタ(LPF)113および電
圧制御発振器(VCO)114を有し、VCOクロック
出力が再生クロックとして出力される。ラッチ120は
入力されたデータを再生クロックのエッジでラッチし、
再生データとして出力する。現在の回路技術によって、
理論的には、PLL回路110を入力データの変化点か
らT/2ずれたタイミングで位相同期させることができ
る。
は、チャージポンプ回路112にノイズ成分が混入する
ため、PLL回路110をT/2ずれたタイミングで位
相同期させることは難しい。
2の実際の動作について説明する。同図中、(a)はノ
イズの影響がない理想的な動作、(b)はノイズの影響
がある現実の動作を示している。
相比較器111からパルス幅同一のパルスが電圧制御発
振器114のアップパルスおよびダウンパルスとして出
力される。このため、図18(a)に示すように、理想
的な動作の場合には、チャージポンプ回路112の上下
の電流源の電流値が等しいので、出力電流量の積分値は
ゼロになり、したがって、位相同期時に位相オフセット
を生じない。
は電源やグランドにノイズが重畳されており、このノイ
ズの影響によって、チャージポンプ回路112の上下の
電流源の電流値は等しくない。このため、PLL回路1
10がロック状態になり、位相比較器111からパルス
幅同一のアップパルスおよびダウンパルスが出力されて
も、チャージポンプ回路112の出力電流量の積分値は
ゼロにはならず、したがって、電圧制御発振器114の
発振周波数がずれてしまう。この結果、ノイズの影響を
キャンセルするようにアップパルスとダウンパルスの出
力期間がずれた状態で、位相同期が実現される。このこ
とは、ノイズによって位相オフセットが発生することを
意味する。この場合、データ抽出回路は、データの変化
点からT/2ずれた理想のタイミングで受信データをラ
ッチすることができず、その性能は劣化する。
路がフィードバック系の回路であることから、データ抽
出の応答時間がフィードバック系の応答時間によって制
限されてしまう。このため、迅速なデータ抽出が困難で
あるという問題もある。
精度が高く、また、応答の早いデータ抽出を実現できる
データ抽出回路を提供することを課題とする。
めに、請求項1の発明が講じた解決手段は、データ抽出
回路として、直列に接続された複数の単位遅延素子を有
し、入力されたクロック信号を前記各単位遅延素子を介
して伝搬させるクロック転送部と、入力されたデータ信
号のエッジのタイミングで、前記クロック転送部におけ
る前記クロック信号のエッジの位置を検出し、この検出
結果を示すエッジ検出信号を出力するエッジ検出部と、
前記エッジ検出信号に応じて、前記クロック転送部が有
する各単位遅延素子の出力のうちのいずれか1つを選択
するクロック選択部と、前記クロック選択部によって選
択された信号をクロック入力とし、前記データ信号をデ
ータ入力として、再生データを出力するラッチとを備
え、前記クロック選択部は、前記クロック転送部が有す
る各単位遅延素子に対してそれぞれ設けられ、前記エッ
ジ検出信号に応じて前記各単位遅延素子の出力のうちの
いずれか1つを出力する複数の切替手段と、複数のOR
ゲートがツリー状に接続されてなり、前記各切替手段の
出力を入力とするORゲートツリーとを備えたものであ
る。
は、データ抽出回路として、直列に接続された複数の単
位遅延素子を有し、入力されたクロック信号を前記各単
位遅延素子を介して伝搬させるクロック転送部と、入力
されたデータ信号のエッジのタイミングで、前記クロッ
ク転送部における前記クロック信号のエッジの位置を検
出し、この検出結果を示すエッジ検出信号を出力するエ
ッジ検出部と、前記エッジ検出信号に応じて、前記クロ
ック転送部が有する各単位遅延素子の出力のうちのいず
れか1つを選択するクロック選択部と、前記クロック選
択部によって選択された信号をクロック入力とし、前記
データ信号をデータ入力として、再生データを出力する
ラッチとを備え、前記クロック選択部は、前記各単位遅
延手段の出力を当該単位遅延手段の入力との間でそれぞ
れ補間する複数の補間手段を有し、この複数の補間手段
によって得られた補間信号のうちのいずれか1つを選択
するものである。
は、データ抽出回路として、直列に接続された複数の単
位遅延素子を有し、入力されたクロック信号を前記各単
位遅延素子を介して伝搬させるクロック転送部と、入力
されたデータ信号のエッジのタイミングで前記クロック
転送部における前記クロック信号のエッジの位置を検出
し、この検出結果を示すエッジ検出信号を出力するエッ
ジ検出部と、前記クロック転送部が有する各単位遅延素
子に対してそれぞれ設けられ、前記エッジ検出信号に応
じて前記各単位遅延素子の出力のうちのいずれか1つを
出力する複数の第1の切替手段と、直列に接続され、か
つ、前記各第1の切替手段の出力をそれぞれ入力とする
複数の単位転送ゲートを有する選択クロック転送部と、
直列に接続された複数の単位転送ゲートを有し、前記入
力されたデータ信号を前記各単位転送ゲートを介して伝
搬させる第1のデータ転送部と、前記第1のデータ転送
部の各単位転送ゲートに対してそれぞれ設けられ、前記
エッジ検出信号に応じて前記各単位転送ゲートの出力の
うちのいずれか1つを選択する複数の第2の切替手段
と、直列に接続され、かつ、前記各第2の切替手段の出
力をそれぞれ入力とする複数の単位転送ゲートを有する
第2のデータ転送部と、前記第2のデータ転送部の出力
をデータ入力とし、前記選択クロック転送部の出力をク
ロック入力として、再生データを出力するラッチとを備
えたものである。
3のデータ抽出回路における第1および第2のデータ転
送部が有する単位転送ゲートは、前記選択クロック転送
部が有する単位転送ゲートと構成が同一であるものとす
る。
のデータ抽出回路は、前記選択クロック転送部の出力を
所定時間遅延させて前記ラッチに供給する第1の遅延付
加手段を備えたものとする。
のデータ抽出回路は、前記各第2の切替手段に対してそ
れぞれ設けられ、前記第1のデータ転送部の各単位転送
ゲートの出力を所定時間遅延させる複数の第2の遅延付
加手段を備えたものとする。
のデータ抽出回路は、前記クロック転送部の各単位遅延
手段の出力を当該単位遅延手段の入力との間でそれぞれ
補間する複数の補間手段を備えたものとし、前記複数の
第1の切替手段は、前記複数の補間手段によって得られ
た補間信号のうちのいずれか1つを選択するものとす
る。
〜3のうちいずれか1項のデータ抽出回路は、前記クロ
ック信号としてPLL回路によって生成されたクロック
信号を用いるものとする。
〜3のうちいずれか1項のデータ抽出回路は、前記クロ
ック信号として、水晶発振器によって生成されたクロッ
ク信号を用いるものとする。
は、データ抽出システムとして、請求項1〜3のうちい
ずれか1項のデータ抽出回路と、前記データ抽出回路に
入力されるデータ信号を入力とし、クロック信号を生成
して前記データ抽出回路に供給するPLL回路と、前記
データ抽出回路の再生データを入力データとするととも
に、前記データ抽出回路の再生クロックを入力クロック
とするFIFOメモリと、前記PLL回路の位相ロック
状態を監視し、前記PLL回路が位相ロック状態である
とき、前記FIFOメモリに、前記PLL回路によって
生成されたクロック信号を出力クロックとして与える読
み出し許可手段とを備えたものである。
は、データ抽出システムとして、請求項1〜3のうちい
ずれか1項のデータ抽出回路と、クロック信号を生成し
て前記データ抽出回路に供給する水晶発振器と、前記デ
ータ抽出回路の再生データを入力データとするととも
に、前記データ抽出回路の再生クロックを入力クロック
とするFIFOメモリと、前記水晶発振器のクロック信
号をカウントし、カウント値が所定数になったとき、前
記FIFOメモリに、前記水晶発振器によって生成され
たクロック信号を出力クロックとして与える読み出し許
可手段とを備えたものである。
構成の概略を示す図である。図1に示すデータ抽出回路
は、直列に接続された複数の単位遅延素子11を有し、
入力されたクロック信号CLKを各単位遅延素子11を
介して伝搬させるクロック転送部10と、クロック転送
部10の各単位遅延素子11の出力を入力とし、クロッ
ク転送部10におけるクロック信号CLKのエッジの位
置を検出してエッジ検出信号SEDGを出力するエッジ
検出部20とを備えている。クロック選択部30はクロ
ック転送部10の各単位遅延素子11の出力のうちのい
ずれか1つをエッジ検出信号SEDGに応じて選択す
る。遅延付加手段40は入力されたデータ信号DATA
を所定時間遅延させる。ラッチ50は遅延付加手段40
の出力をデータ入力とするとともに、クロック選択部3
0によって選択された信号をクロック入力とする。ラッ
チ50の出力データが再生データとして出力され、クロ
ック選択部30の選択信号が再生クロックとして出力さ
れる。
を用いたフィードバック系によって構成されていた。こ
のため、入力データの位相変化がフィードバック系の動
作よりも高速であるとき、従来のデータ抽出回路はその
動作を、この位相変化に必ずしも追従させることができ
なかった。すなわち、入力データを、その変化点から半
周期ずれたタイミングで常にラッチすることはできなか
った。
ィードバック動作に代えて、フィードフォワード動作を
実現し、従来のデータ抽出回路ではなしえなかった瞬時
応答を実現するものである。すなわち、クロック信号C
LKの変化パターンをクロック転送部10に記憶させ、
クロック転送部10におけるクロック信号CLKのエッ
ジの位置を瞬時に検出することによって、最適なタイミ
ング、すなわちデータ信号DATAのエッジから半周期
ずれたタイミングでデータ信号DATAをラッチするこ
とを可能にする。したがって、従来よりも早く確実に、
アイパターンが最も広がったタイミングでデータをラッ
チすることができる。もちろん本実施形態は、位相同期
ループを用いた構成と併せて実施してもかまわない。
動作を説明するための図である。図2において、クロッ
ク転送部10は入力されたクロック信号CLKを少なく
ともデータ信号DATAのビットレートの周期分だけ遅
延させるように構成されているものとする。この場合、
クロック転送部10の回路中にはクロック信号CLKの
立ち下がりエッジが必ず存在する。
の立ち上がりエッジのタイミングでクロック転送部10
におけるクロック信号CLKの立ち下がりエッジの位置
を検出する。クロック選択部30は立ち下がりエッジが
検出された位置からクロック信号CLKを選択し、ラッ
チ50に駆動クロックとして出力する。一方、データ信
号DATAは、クロック信号CLKがクロック転送部1
0の出力からラッチ50の入力まで伝搬する時間に相当
する遅延を持つように、遅延付加手段40を介してラッ
チ50に入力される。遅延付加手段40は、クロック選
択部30が有する切替手段31と同等の遅延を持つ切替
手段41と、遅延手段42とを有する。
上がりエッジのタイミングでデータをラッチするものと
し、またクロック信号CLKのデューティー比は50%
と仮定する。この場合、エッジ検出部20がデータ信号
DATAの立ち上がりエッジでクロック信号CLKの立
ち下がりエッジを検出したときから、ラッチ50のクロ
ック入力にクロック信号CLKの立ち上がりエッジが達
するまでの時間T1は、次式で表される。 T1=T/2+τ1+τ2 …(1) なお、Tはクロック信号CLKの周期、τ1は切替手段
31,41の遅延時間、τ2は選択手段32の遅延時間
である。
TAの立ち上がりエッジでクロック信号CLKの立ち下
がりエッジを検出したときから、ラッチ50のデータ入
力にデータ信号DATAの立ち上がりエッジが達するま
での時間T2は、次式で表される。 T2=τ1+τ3 …(2) なお、τ3は遅延手段42の遅延時間である。
この場合、ラッチ50のデータ入力にデータ信号DAT
Aの立ち上がりエッジが達してから、T/2経過したと
きにラッチ50の駆動クロックが立ち上がる。すなわ
ち、データ信号DATAの変化に対しT/2だけずれた
最適のタイミングで、常に、データ信号DATAをラッ
チすることが可能となる。
グを、1クロック周期で確実にとらえて、データをラッ
チさせることができる。すなわち、本実施形態に係るデ
ータ抽出は、高速な位相変化に強く、位相ジッタなどに
対する耐性も高いといえる。このように本実施形態によ
ると、フィードフォワード応答の原理を採用することに
よって、データの位相変化に高速に追従でき、従来より
もビットエラーレートが改善されたデータ抽出回路を実
現することができる。
具体的な回路構成例を示す図である。図3において、ク
ロック転送部10を構成する単位遅延素子11の回路構
成としては、インバータが2段接続された回路や差動イ
ンバータ回路などが考えられるが、いずれも容易に実現
が可能である。
11に対してそれぞれ設けられた複数のエッジ検出回路
21からなり、各エッジ検出回路21は単位遅延素子1
1の入出力の状態をデータ信号DATAの立ち上がりエ
ッジのタイミングでラッチする。そして、ラッチした入
出力の状態が互いに異なるとき、クロック信号CLKの
エッジを検出したと判断する。
例を示す図である。図4において、エッジ検出回路21
の入力となる単位遅延素子11の入力および出力信号、
並びにデータ信号DATAは、各インバータ22a〜2
2fによってバッファされ、十分に鋭いエッジを持った
信号に波形整形される。Dフリップフロップ23a,2
3bはそれぞれ、単位遅延素子11の入力および出力信
号を、データ信号DATAをクロックとしてラッチす
る。Dフリップフロップ23aの逆相出力およびDフリ
ップフロップ23bの正相出力をANDゲート24の入
力とし、その出力をエッジ検出信号SEDGとして出力
する。図4のようなエッジ検出回路21を各単位遅延素
子11に対して設けることによって、クロック転送部1
0におけるクロック信号CLKの立ち下がりエッジの位
置を容易に検出することができる。
遅延素子11に対してそれぞれ設けられた複数の切替手
段31と、複数のORゲートがツリー状に接続されてな
るORゲートツリー32Aとを有している。もし、各切
替手段31の出力端子からクロック選択部30の出力端
子までの遅延時間が一定でないとすると、クロック信号
CLKの信号経路毎にデータ信号DATAのラッチタイ
ミングがずれてしまい、これにより、データ信号DAT
Aが位相変調されてしまうことになる。この問題を回避
するために、ORゲートツリー32Aを設けて、各切替
手段31の出力端子からクロック選択部30の出力端子
までの遅延時間が、一定になるようにしている。
は単位遅延素子11の入出力信号を補間して、入出力信
号の中間状態のタイミングのクロック信号を出力する。
切替手段31には、信号補間回路33によって補間され
た信号が入力される。また、エッジ検出回路21から出
力されたエッジ検出信号SEDGが切替制御信号として
与えられる。切替手段31は、エッジ検出信号SEDG
がエッジを検出したことを示すとき、受けた補間信号を
ORゲートツリー32Aに伝達可能な状態になる。
である。図5に示すように、信号補間回路33は3個の
インバータ33a〜33cを接続して簡易に構成でき
る。信号補間回路33は本発明を実現するにあたって必
ずしも必要な回路ではない。ところが、エッジ検出回路
21がエッジを検出したとき、クロック信号CLKの立
ち下がりエッジは単位遅延素子11の入出力の中間にあ
るものと考えられる。このため、信号補間回路33を設
けることによって、実際のクロック信号CLKの立ち下
がりエッジにより近い信号をラッチ50の再生クロック
として利用できる。したがって、より確実にデータ抽出
を行うことができる。
たように、クロック信号CLKがラッチ50まで伝達さ
れる時間に相当する遅延、言い換えるとクロック選択部
30における遅延時間に相当する遅延をデータ信号DA
TAに付加できるように構成する必要がある。したがっ
て、図3に示す遅延付加手段40では、切替手段31と
同一構成の切替手段41、ORゲートツリー32Aと同
等のゲート構成からなるORゲート列42A、および信
号補間回路33と同一構成の信号補間回路43が直列に
接続されている。
て、本実施形態に係るデータ抽出回路が容易に実現でき
る。
択部30に、各切替手段31の出力からクロック選択部
30の出力までの遅延がばらつかないように、ORゲー
トをツリー状に配置したORゲートツリー32を設けて
いる。ところが、ORゲートツリー32のレイアウト面
積は信号数の2乗にほぼ比例して大きくなると考えられ
るので、図3の回路構成によって、より細かな時間分解
能を持つデータ抽出回路を実現しようとすると、回路面
積が大幅に増大するという問題が生じる。
タ抽出回路の構成を示す回路図である。図6の構成で
は、クロック転送部10から選択されたクロック信号C
LKの転送を、ORゲートツリー32ではなく、直列に
接続された複数の単位信号転送ゲート34からなる選択
クロック転送部35によって行っている。そして、デー
タ信号DATAとクロック信号CLKの遅延調整のため
に、選択クロック転送部35を構成する単位信号転送ゲ
ート34と同一構成の単位信号転送ゲート60が直列に
接続されてなる第2のデータ転送部62を設けている。
また、データ信号DATAとクロック信号CLKのラッ
チ50への入力タイミングがばらつかないように、単位
信号転送ゲート60が直列に接続されてなる第1のデー
タ転送部61を設けて、入力されたデータ信号DATA
がいかなる伝達経路を通っても、ラッチ50に入力され
るまでの遅延時間が一定となるように、回路を構成して
いる。
動作を説明するための図である。第1の実施形態と同様
に、クロック転送部10にクロック信号CLKが入力さ
れる。エッジ検出部20はクロック転送部10を構成す
る各単位遅延素子11の入出力の状態をデータ信号DA
TAの立ち上がりエッジのタイミングでラッチし、この
ときの入出力の状態が異なるとき、クロック信号CLK
のエッジを検出したと判断する。クロック信号CLKの
デューティー比を50%と仮定すると、データ信号DA
TAがラッチ50まで転送されるのに要する時間T3
は、次式で表される。 T3=τ1+τ4+τ6 …(3) ここで、τ1は第2の切替手段65(または第1の切替
手段36)の遅延時間、τ4は第2の遅延付加手段66
の遅延時間、τ6は第2のデータ転送部62(または選
択クロック転送部35)における遅延時間である。
ッジが、クロック転送部10から第1の切替手段36、
選択クロック転送部35および第1の遅延付加手段37
を介してラッチ50まで転送されるのに要する時間T4
は、次式で表される。 T4=τ1+τ5+τ6+T/2 …(4) τ5は第1の遅延付加手段37の遅延時間である。ここ
で、 τ5=τ4 とすると、第1の実施形態と同様にクロック信号CLK
がデータ信号DATAよりもT/2だけ遅れるので、ラ
ッチ50のデータ入力にデータ信号DATAの立ち上が
りエッジが達してからT/2だけ経過したときに、ラッ
チ50の駆動クロックが立ち上がる。すなわち、データ
信号DATAの変化に対してT/2だけずれたタイミン
グでデータ信号DATAを常にラッチすることが可能に
なる。
エッジが本データ抽出回路に入力されてから、クロック
信号CLKの立ち下がりエッジを検出するまでの時間を
τ7とすると、データ信号DATAが本データ抽出回路
に入力されてからラッチ50に達するまでの時間T5
は、次式で表される。 T5=T3+τ7 =τ1+τ4+τ6+τ7 …(5) ここで、(τ1+τ4)は一定であるので、(τ6+τ
7)を一定にすることができれば、時間T5はデータ信
号DATAの伝達経路にかかわらず一定になる。
号DATAの伝達経路がいかように変化しても、言い換
えると、複数の第2の切替手段65のいずれが導通状態
に設定されても、第1および第2のデータ転送部61,
62においてデータ信号DATAが通過する単位信号転
送ゲート60の段数は変化しない(図6では7段)。こ
のことは、上式における(τ6+τ7)が容易に一定に
できることを意味する。すなわち、本実施形態では、入
力されたデータ信号DATAがラッチ50に達するまで
の時間T5を、その伝達経路の変化によらず、一定に保
つことができる。
間は常に一定であり、このデータ信号DATAに同期し
たクロック信号CLKの遅延時間も常に一定になり、回
路構成に起因する信号の位相変調は生じないので、安定
したクロック抽出が可能になる。
ロックの具体的な構成例を示す図である。本実施形態で
は、図6に示すような単位ブロックを従属接続するのみ
によってデータ抽出回路を容易に構成できる。したがっ
て、実際にLSI化する場合、回路面積が小さくできる
とともにレイアウトが容易になる。
CLKは差動クロック信号であるものとし、クロック転
送部10を構成する単位遅延素子11を差動インバータ
回路11Aによって構成している。また、第1および第
2のデータ転送部61,62を構成する単位信号転送ゲ
ート60をORゲート60Aによって実現しており、第
1および第2の切替手段36,65をそれぞれANDゲ
ート36A,65Aによって実現している。さらに、エ
ッジ検出したクロック信号CLKの補間のために補間回
路33Aを設けており、エッジ検出回路21が有するイ
ンバータ22b,22dと補間回路33Aとによって、
図5と同様の構成を実現している。
のデータ転送部62の他の回路構成例を示す図である。
図9の構成では、ORゲート34A,60A同士の間に
ANDゲート39が挿入されている。これにより、信号
入力があった端子以前のORゲート34A,60Aの出
力の伝搬が禁止されるので、信号が誤って多重に出力さ
れることを回避することができる。
路を、従来の位相同期回路と併せて用いることによっ
て、より広い範囲のデータレートの入力信号のデータ抽
出を可能にし、さらに瞬時応答可能であるデータ抽出回
路を実現することができる。
ータ抽出回路の構成を示す図である。図10の構成で
は、本発明の第1または第2の実施形態に係るデータ抽
出回路1と従来のPLL回路2とを併せて設けて、デー
タ抽出回路1の入力データ信号DATAをPLL回路2
のデータ入力と共通にするとともに、PLL回路2のク
ロック出力をデータ抽出回路1の入力クロック信号CL
Kとしている。
データ抽出回路は、データ信号DATAに対して瞬時応
答を実現するが、そのためには、クロック信号CLKの
周波数がデータ信号DATAのデータレートの約2倍程
度に予め設定されている必要がある。そこで、本実施形
態では、データ信号DATAのデータレートに応じてク
ロック信号CLKの周波数を設定するために、PLL回
路2を用いる。
始タイミングを従来と比較した概念図である。従来のデ
ータ抽出回路では、データとクロックの位相が完全に同
期した後でなければデータ抽出できなかったが、本実施
形態に係るデータ抽出回路によると、クロック周波数が
データ信号のデータレートの約2倍程度になったときに
データ抽出を開始することが可能になる。したがって、
図11に示すように、従来のデータ抽出回路に比べてデ
ータ抽出をより早く開始することが可能になる。
の構成を示す図である。図12に示すように、本実施形
態では、クロック信号CLKを生成するために水晶発振
器3を用いる。これによって、クロック信号CLKの周
波数が大きく変動することはなく、データ信号DATA
に瞬時に応答できるデータ抽出回路を容易に実現するこ
とができる。
ブルがデータの送受信で兼用されることが多い。このた
め、データ送受信の切り替えに時間を要すると、データ
転送効率が低下してしまう。すなわち、送信モードから
受信モードに切り替えられた瞬間からデータを確実に受
信できるシステムが要求される。ところが現行のシステ
ムでは、データ送受信を瞬時に切り替えることが事実上
極めて困難であったため、受信データの先頭に割り当て
られた既知のパターンであるプリアンブルパターンの期
間中に位相同期を行い、その後、データ抽出を開始して
いる。
ータレートは大きくは変動しない。このため本実施形態
では、クロックとデータの周波数は受信開始時には既に
一致していると考えられるので、入力データの先頭に1
ビットだけ“H”があれば位相同期を実現でき、瞬時に
データ抽出を実行できる。これは、本発明に係るデータ
抽出回路がフィードフォワード応答を実行できるからで
あり、従来のようにフィードバック応答の原理を用いる
場合は位相同期に数十クロックのデータ期間を必要とす
る。すなわち、本実施形態によると、従来のデータ抽出
回路よりも格段に早くデータ抽出が可能である。
路では、入力データの位相変化に対し出力クロックは瞬
時に応答するので、最適なラッチタイミングでデータを
ラッチすることが可能である。しかしながら、このこと
は入力データの位相ジッタに対しても出力クロックが応
答してしまうことを意味している。出力クロックの位相
ジッタの影響を受けないシステムであれば問題はない
が、出力クロックのわずかな位相ジッタでも影響を受け
るシステムには、本発明の第1または第2の実施形態に
係るデータ抽出回路は適しないことになってしまう。本
発明の第5の実施形態では、このような点を考慮し、出
力クロックジッタの少ないデータ抽出システムを実現す
るものである。
テムの構成を示す図である。図13において、データ抽
出回路1から出力されたデータ出力を、クロック出力を
用いて一旦FIFOメモリ4に書き込む。その後、PL
Lロック検出手段5は、PLL回路2の同期の確立を検
出すると読み出し許可信号を“H”にする。これによっ
て、PLL回路2がロックした後、PLL回路2の出力
クロックがANDゲート6を介してFIFOメモリ4に
読み出しクロックとして与えられ、FIFOメモリ4に
蓄積されたデータが再生データとして読み出される。ま
た再生クロックとして、PLL回路2の出力クロックが
出力される。PLLロック検出手段5およびANDゲー
ト6によって、読み出し許可手段が構成されている。
2次以上の低域通過フィルタとして作用するため、その
出力クロックに表れる位相ノイズは小さい。したがっ
て、図13に示すように、PLL回路2の出力クロック
を再生クロックとして用いることによって、位相ノイズ
の少ない再生クロックを得ることができる。また、デー
タ抽出回路1のデータ出力を一旦FIFOメモリ4に蓄
積し、ジッタの少ないPLL回路2の出力クロックを読
み出しクロックとして用いてFIFOメモリ4から読み
出すことによって、出力データ信号に表れる位相ジッタ
を抑えることができる。
ータ量の時間変化を示すグラフである。ここでは、書き
込みクロックWCKと読み出しクロックRCKの周波数
は一致しているので、図14に示すように、FIFOメ
モリ4は空になることも溢れることもない。
テムの構成の他の例を示す図である。図15の構成で
は、PLL回路2の代わりに水晶発振器3を用いている
が、基本的な動作は図13の構成と何ら変わるところは
ない。図15では、FIFOメモリ4の読み出しクロッ
クの制御のために、PLLロック検出手段5の代わりに
タイマー回路7を用いる。すなわち、FIFOメモリ4
にデータがある程度書き込まれたとき、タイマー回路7
が読み出し許可信号を“H”にする。その後、FIFO
メモリ4にANDゲート6を介して水晶発振器3の出力
クロックが読み出しクロックRCKとして与えられ、F
IFOメモリ4からデータが読み出される。タイマー回
路7およびANDゲート6によって、読み出し許可手段
が構成されている。
号の変化に応答して、クロックのタイミングを瞬時に変
化させることができるので、応答性が極めて良いデータ
抽出が実現される。
の構成の概略を示す図である。
図である。
示す図である。
を示す図である。
ある。
の構成を示す回路図である。
図である。
体的な構成例を示す図である。
データ転送部の他の回路構成例を示す図である。
路の構成を示す図である。
従来と比較した概念図である。
路の構成を示す図である。
ステムの構成を示す図である。
データ量の時間変化を示すグラフである。
ステムの他の構成例を示す図である。
ある。
ある。
の図であり、(a)はノイズの影響がない理想的な動
作、(b)はノイズの影響がある現実の動作を示す図で
ある。
Claims (11)
- 【請求項1】 直列に接続された複数の単位遅延素子を
有し、入力されたクロック信号を前記各単位遅延素子を
介して伝搬させるクロック転送部と、 入力されたデータ信号のエッジのタイミングで、前記ク
ロック転送部における前記クロック信号のエッジの位置
を検出し、この検出結果を示すエッジ検出信号を出力す
るエッジ検出部と、 前記エッジ検出信号に応じて、前記クロック転送部が有
する各単位遅延素子の出力のうちのいずれか1つを選択
するクロック選択部と、 前記クロック選択部によって選択された信号をクロック
入力とし、前記データ信号をデータ入力として、再生デ
ータを出力するラッチとを備え、 前記クロック選択部は、 前記クロック転送部が有する各単位遅延素子に対してそ
れぞれ設けられ、前記エッジ検出信号に応じて、前記各
単位遅延素子の出力のうちのいずれか1つを出力する複
数の切替手段と、 複数のORゲートがツリー状に接続されてなり、前記各
切替手段の出力を入力とするORゲートツリーとを備え
たものであることを特徴とするデータ抽出回路。 - 【請求項2】 直列に接続された複数の単位遅延素子を
有し、入力されたクロック信号を前記各単位遅延素子を
介して伝搬させるクロック転送部と、 入力されたデータ信号のエッジのタイミングで、前記ク
ロック転送部における前記クロック信号のエッジの位置
を検出し、この検出結果を示すエッジ検出信号を出力す
るエッジ検出部と、 前記エッジ検出信号に応じて、前記クロック転送部が有
する各単位遅延素子の出力のうちのいずれか1つを選択
するクロック選択部と、 前記クロック選択部によって選択された信号をクロック
入力とし、前記データ信号をデータ入力として、再生デ
ータを出力するラッチとを備え、 前記クロック選択部は、 前記各単位遅延手段の出力を当該単位遅延手段の入力と
の間でそれぞれ補間する複数の補間手段を有し、この複
数の補間手段によって得られた補間信号のうちのいずれ
か1つを、選択するものであることを特徴とするデータ
抽出回路。 - 【請求項3】 直列に接続された複数の単位遅延素子を
有し、入力されたクロック信号を前記各単位遅延素子を
介して伝搬させるクロック転送部と、 入力されたデータ信号のエッジのタイミングで、前記ク
ロック転送部における前記クロック信号のエッジの位置
を検出し、この検出結果を示すエッジ検出信号を出力す
るエッジ検出部と、 前記クロック転送部が有する各単位遅延素子に対してそ
れぞれ設けられ、前記エッジ検出信号に応じて、前記各
単位遅延素子の出力のうちのいずれか1つを出力する複
数の第1の切替手段と、 直列に接続され、かつ、前記各第1の切替手段の出力を
それぞれ入力とする複数の単位転送ゲートを有する選択
クロック転送部と、 直列に接続された複数の単位転送ゲートを有し、前記入
力されたデータ信号を前記各単位転送ゲートを介して伝
搬させる第1のデータ転送部と、 前記第1のデータ転送部の各単位転送ゲートに対してそ
れぞれ設けられ、前記エッジ検出信号に応じて、前記各
単位転送ゲートの出力のうちのいずれか1つを選択する
複数の第2の切替手段と、 直列に接続され、かつ、前記各第2の切替手段の出力を
それぞれ入力とする複数の単位転送ゲートを有する第2
のデータ転送部と、 前記第2のデータ転送部の出力をデータ入力とし、前記
選択クロック転送部の出力をクロック入力として、再生
データを出力するラッチとを備えたことを特徴とするデ
ータ抽出回路。 - 【請求項4】 請求項3記載のデータ抽出回路におい
て、 前記第1および第2のデータ転送部が有する単位転送ゲ
ートは、前記選択クロック転送部が有する単位転送ゲー
トと、構成が同一であることを特徴とするデータ抽出回
路。 - 【請求項5】 請求項3記載のデータ抽出回路におい
て、 前記選択クロック転送部の出力を、所定時間遅延させ
て、前記ラッチに供給する第1の遅延付加手段を備えた
ことを特徴とするデータ抽出回路。 - 【請求項6】 請求項3記載のデータ抽出回路におい
て、 前記各第2の切替手段に対してそれぞれ設けられ、前記
第1のデータ転送部の各単位転送ゲートの出力を、所定
時間遅延させる複数の第2の遅延付加手段を備えたこと
を特徴とするデータ抽出回路。 - 【請求項7】 請求項3記載のデータ抽出回路におい
て、 前記クロック転送部の各単位遅延手段の出力を、当該単
位遅延手段の入力との間でそれぞれ補間する複数の補間
手段を備え、 前記複数の第1の切替手段は、前記複数の補間手段によ
って得られた補間信号のうちのいずれか1つを選択する
ものであることを特徴とするデータ抽出回路。 - 【請求項8】 請求項1〜3のうちいずれか1項記載の
データ抽出回路において、 前記クロック信号として、PLL回路によって生成され
たクロック信号を用いることを特徴とするデータ抽出回
路。 - 【請求項9】 請求項1〜3のうちいずれか1項記載の
データ抽出回路において、 前記クロック信号として、水晶発振器によって生成され
たクロック信号を用いることを特徴とするデータ抽出回
路。 - 【請求項10】 請求項1〜3のうちいずれか1項記載
のデータ抽出回路と、 前記データ抽出回路に入力されるデータ信号を入力と
し、クロック信号を生成して前記データ抽出回路に供給
するPLL回路と、 前記データ抽出回路の再生データを入力データとすると
ともに、前記データ抽出回路の再生クロックを入力クロ
ックとするFIFOメモリと、 前記PLL回路の位相ロック状態を監視し、前記PLL
回路が位相ロック状態であるとき、前記FIFOメモリ
に、前記PLL回路によって生成されたクロック信号を
出力クロックとして与える読み出し許可手段とを備えた
ことを特徴とするデータ抽出システム。 - 【請求項11】 請求項1〜3のうちいずれか1項記載
のデータ抽出回路と、 クロック信号を生成して前記データ抽出回路に供給する
水晶発振器と、 前記データ抽出回路の再生データを入力データとすると
ともに、前記データ抽出回路の再生クロックを入力クロ
ックとするFIFOメモリと、 前記水晶発振器のクロック信号をカウントし、カウント
値が所定数になったとき、前記FIFOメモリに、前記
水晶発振器によって生成されたクロック信号を出力クロ
ックとして与える読み出し許可手段とを備えたことを特
徴とするデータ抽出システム。
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