JP4703535B2 - 半導体集積回路 - Google Patents

Description

本発明は、半導体集積回路に関するものである。

ＬＳＩの内部クロック信号には一般にクロック信号の時間的なゆらぎであるジッタが存在する。ジッタはＬＳＩの誤作動要因となるため、その値は許容範囲内であることが必要である。

内部クロック信号のジッタ測定方法には例として以下のような方法がある。１つはクロック信号をＬＳＩのピンから出力し、外部測定機器において測定を行うものである。しかしこの方法では、ＧＨｚ帯の高速なクロック信号を入出力できるＩ／Ｏ端子が必要となり、また外部測定機器も必要なため、高コストとなる。

また、別の方法は、外部ＩＣテスタにおいて基準クロック信号及びこれに同期し位相をずらしたテストデータ信号を生成し、テストデータ信号を集積回路の内部クロックによってサンプリングし、サンプル信号を外部ＩＣテスタで統計処理し集積回路の内部クロックのジッタを測定するものである（例えば特許文献１参照）。しかし、この方法は外部ＩＣテスタが必要であり、またテストデータ信号は高精度に位相調整をする必要がある。

また、別の方法は、クロック発生器が位相ロックループ（ＰＬＬ）の場合、位相比較器から出力される位相誤差信号の出力頻度やＬＰＦ電圧の揺れからクロックの揺れを定性的に検出するものである。しかしこの方法ではジッタ量を定量的に測定できず、ジッタ不良の検出が困難になる。

このように上記のような従来のジッタ測定方法では、ＬＳＩ回路内でクロックジッタを定量的に測定することができないという問題を有していた。
特開平１０−２６７９９９号公報

本発明は内蔵されたジッタ測定装置でクロックジッタを定量的に測定することができる半導体集積回路を提供することを目的とする。

本発明の一態様による半導体集積回路は、ｎ個（ｎは２以上の整数）の直列に接続された遅延素子をそれぞれ有し、１段目の遅延素子には同一の入力信号が入力され、ｋ（ｋは１≦ｋ≦ｎ−１をみたす整数）段目の遅延素子の出力信号がｋ＋１段目の遅延素子に入力される第１及び第２の遅延回路と、ｎ個のエッジ検出部及び読み出し部を有し、第ｊ（ｊは１≦ｊ≦ｎを満たす整数）のエッジ検出部は前記第１の遅延回路のｊ段目の遅延素子の出力信号及び前記第２の遅延回路のｎ−ｊ＋１段目の遅延素子の出力信号が入力され、この２つの信号の立ち上がり又は立ち下がり変化の期間が重なるか否かを検出してその検出回数をカウントし、前記読み出し部が前記カウントされた検出回数を読み出す検出回路と、を含むものである。

本発明によれば、集積回路に内蔵したジッタ測定装置でクロックジッタを定量的に測定することができる。

以下、本発明の一実施の形態による半導体集積回路について図面に基づいて説明する。

本集積回路は図１に示される遅延回路１、遅延回路２及び検出回路３を含むジッタ測定装置を内蔵する。

遅延回路１は直列に接続されたｎ個（ｎは２以上の整数）の遅延素子Ａ_１〜Ａ_ｎを有する。また、同様に遅延回路２も直列に接続されたｎ個（ｎは２以上の整数）の遅延素子Ｂ_１〜Ｂ_ｎを有する。遅延素子Ａ_１〜Ａ_ｎ及びＢ_１〜Ｂ_ｎの遅延量はすべて等しいものとする。

遅延素子Ａ_１及びＢ_１にはクロック信号ＣＬＯＣＫが入力される。このクロック信号は本集積回路の内部クロック信号である。遅延素子Ａ_ｍ（ｍは１≦ｍ≦ｎ−１を満たす整数）により遅延されたクロック信号は遅延素子Ａ_ｍ＋１へ出力される。また、遅延素子Ｂ_ｍ（ｍは１≦ｍ≦ｎ−１を満たす整数）により遅延されたクロック信号は遅延素子Ｂ_ｍ＋１へ出力される。

検出回路３にはｎ個（ｎは２以上の整数）のエッジ検出部Ｅ_１〜Ｅ_ｎが含まれる。エッジ検出部Ｅ_ｊ（ｊは１≦ｊ≦ｎを満たす整数）には遅延素子Ａ_ｊ及びＢ_{ｎ−ｊ＋１}の出力が入力される。エッジ検出部Ｅ_ｊは遅延素子Ａ_ｊ及びＢ_{ｎ−ｊ＋１}から出力される信号の立ち上がりのエッジが交差するか否かを検出することができる。

図２に検出回路の概略構成を示す。検出回路はエッジ検出部Ｅ_１〜Ｅ_ｎ及び読み出し部７を備える。エッジ検出部Ｅ_ｊはエッジ抽出部４ａ、４ｂ、交差検出部５及びカウンタ６を有する。

エッジ抽出部４ａの入力端子は遅延素子Ａ_ｊ（図示せず）の出力端子に接続され、遅延素子Ａ_ｊから出力される信号の立ち上がりエッジを抽出して出力する。同様にエッジ抽出部４ｂの入力端子は遅延素子Ｂ_{ｎ−ｊ＋１}（図示せず）の出力端子に接続され、遅延素子Ｂ_{ｎ−ｊ＋１}から出力される信号の立ち上がりエッジを抽出して出力する。交差検出部５はエッジ抽出部４ａ、４ｂにて抽出されたエッジが交差するか否かを検出し、カウンタ６で検出回数がカウントされる。カウンタ６にはカウント値をリセットするリセット信号が与えられる。

エッジ抽出部４ａ、４ｂ及び交差検出部５の構成の一例を図３に示す。エッジ抽出部４ａはキャパシタＣ１及び抵抗Ｒ１を有する。キャパシタＣ１の一方の端子は遅延素子Ａ_ｊ（図示せず）の出力端子に接続され、他方の端子は接地された抵抗Ｒ１に接続されている。

同様にエッジ抽出部４ｂはキャパシタＣ２及び抵抗Ｒ２を有し、キャパシタＣ２の一方の端子は遅延素子Ｂ_{ｎ−ｊ＋１}（図示せず）の出力端子に接続され、他方の端子は接地された抵抗Ｒ２に接続されている。

交差検出部５はトランジスタ１１、１２、ＮＡＮＤゲート１３及び抵抗Ｒ３を有する。トランジスタ１１、１２のソース・ドレイン電極の一端は互いに接続されており、トランジスタ１２のソース・ドレイン電極の他端は接地されている。また、抵抗Ｒ３は一端が電源電圧線ＶＤＤに接続されており、他端はトランジスタ１１のソース・ドレイン電極の他端と接続されている。トランジスタ１１のゲート電極はキャパシタＣ１の他方の端子に接続されている。また、トランジスタ１２のゲート電極はキャパシタＣ２の他方の端子に接続されている。

ＮＡＮＤゲート１３は２つの入力端子ＩＮ１、ＩＮ２を有し、入力端子ＩＮ１は抵抗Ｒ３及びトランジスタ１１のソース・ドレイン電極に接続され、入力端子ＩＮ２にはゲート信号ＧＡＴＥが入力される。ゲート信号ＧＡＴＥは第１の所定値（ハイレベル）である。ＮＡＮＤゲート１３の出力はカウンタ６に入力される。

エッジ検出部Ｅ_ｊのカウンタ６は読み出し部７に接続され、それぞれのエッジ検出部におけるカウンタのカウント値が読み出される。読み出し部７は例えばセレクタ回路であり、ｎ個のエッジ検出部Ｅ_１〜Ｅ_ｎに含まれるカウンタのカウント値を選択、出力する。出力されたカウント値は演算部８に入力され、カウント値に基づいて統計処理を行いクロック信号に含まれるジッタの統計量を算出する。この演算部８は同じ集積回路内に設けても良いし、外部回路としてもよい。統計処理については後述する。

例えば、図４に示すように、遅延素子Ａ_ｊ及びＢ_{ｎ−ｊ＋１}から出力される遅延されたクロック信号の立ち上がりのエッジ部が交差するとき、エッジ抽出部４ａ、４ｂからはハイレベルの信号が出力され、トランジスタ１１及び１２は共にオンし、入力端子ＩＮ１の入力信号はローレベルになる。ゲート信号ＧＡＴＥはハイレベルのため、ＮＡＮＤゲート１３の出力はハイレベルになり、カウンタ６のカウント値が１つ増す。これにより立ち上がりのエッジ部が交差した回数をカウントすることができる。トランジスタ１１及び１２の少なくとも一方がオフの場合は入力端子ＩＮ１の入力信号はハイレベルのため、ＮＡＮＤゲート１３の出力はローレベルである。

次に、このジッタ測定装置を用いたジッタ測定方法について説明する。ここで、遅延回路１、２の総遅延時間（遅延素子１個あたりの遅延量ｄ×遅延素子数ｎ）は入力されるクロック信号の周期Ｔの２倍以上、遅延素子数ｎはｎ＝２ｋ＋１（ｋは１以上の整数）であるとする。また、遅延回路１、２にはそれぞれ図５に示すようなクロック信号が入力されるとする。

遅延回路１が有する２ｋ＋１個の遅延素子のうち中央に位置する遅延素子Ａ_ｋ＋１の出力と遅延回路２が有する２ｋ＋１個の遅延素子のうち中央に位置する遅延素子Ｂ_ｋ＋１の出力は共にエッジ検出部Ｅ_ｋ＋１に入力される。

遅延回路１、２に入力されるクロック信号にジッタが無い場合、エッジ検出部Ｅ_ｋ＋１に入力される信号は等しい時間遅延されており、遅延回路１、２にそれぞれｐ番目（ｐは１以上の整数）に入力したクロック信号のエッジ部の交差が検出されることになる。そして、エッジ部交差の度にカウント値が増加する。

また、簡単のため周期Ｔを遅延量ｄの偶数倍とすると、エッジ検出部Ｅ_{ｋ＋１＋Ｔ／２ｄ}には遅延素子Ａ_{ｋ＋１＋Ｔ／２ｄ}の出力と、遅延素子Ｂ_{ｋ＋１−Ｔ／２ｄ}の出力とが入力される。このエッジ検出部Ｅ_{ｋ＋１＋Ｔ／２ｄ}では遅延回路１にｐ番目に入力したクロック信号のエッジ部と、遅延回路２にｐ＋１番目に入力したクロック信号のエッジ部の交差が検出される。

また、同様に遅延素子Ａ_{ｋ＋１−Ｔ／２ｄ}の出力と、遅延素子Ｂ_{ｋ＋１＋Ｔ／２ｄ}の出力とがエッジ検出部Ｅ_{ｋ＋１−Ｔ／２ｄ}に入力され、ここでは遅延回路１にｐ＋１番目に入力したクロック信号のエッジ部と、遅延回路２にｐ番目に入力したクロック信号のエッジ部の交差が検出される。

遅延回路１、２に入力されるクロック信号にジッタが無い場合の各エッジ検出部におけるカウント値は図６に示すようになる。

一方、遅延回路１、２に入力されるクロック信号にジッタが重畳している場合、遅延回路１、２にそれぞれｐ番目に入力されたクロック信号のエッジ部交差はエッジ検出部Ｅ_ｋ＋１だけでなく前後のエッジ検出部Ｅ_ｋ、Ｅ_ｋ＋２においても検出される。さらにジッタ量が大きい場合は、エッジ検出部Ｅ_ｋ−１、Ｅ_ｋ＋３においても検出される。

同様に遅延回路１にｐ番目に入力したクロック信号のエッジ部と、遅延回路２にｐ＋１番目に入力したクロック信号のエッジ部の交差はエッジ検出部Ｅ_{ｋ＋１＋Ｔ／２ｄ}の前後のエッジ検出部においても検出される。また、遅延回路１にｐ＋１番目に入力したクロック信号のエッジ部と、遅延回路２にｐ番目に入力したクロック信号のエッジ部の交差がエッジ検出部Ｅ_{ｋ＋１−Ｔ／２ｄ}の前後のエッジ検出部においても検出される。

このように遅延回路１、２に入力されるクロック信号にジッタが重畳している場合の各エッジ検出部におけるカウント値は図７に示すようになる。

続いて、クロック信号に重畳しているジッタの算出方法について説明する。まず、ゲート信号ＧＡＴＥを第２の所定値（ローレベル）にし、カウンタのカウント値が増加しないようにする。次にエッジ検出部Ｅ_１〜Ｅ_ｎのそれぞれのカウンタ６のカウント値を読み出し部７の入力を順次切り替えて読み出し、演算部８へ出力する。これにより図７に示すようなカウント値の分布が得られる。これらの一連の動作は図８に示されるようになる。

図９においてカウント値の山のピーク（ｑ１）から隣の山のピーク（ｑ２）までは、クロック信号の１周期分に相当する。ピーク（ｑ１）からピーク（ｑ２）までのエッジ検出部の数をｒ個とすると、クロック信号の周期Ｔは予めわかっているので、隣接するエッジ検出部間の分解能はＴ／ｒとなる。

図１０に示すように、山のすそ野の広がりがエッジ検出部ｈ個に相当する場合、ジッタのピークトゥピーク（Peak-to-Peak）はｈ×Ｔ／ｒとなる。また、山の包絡線を統計処理し、分布の標準偏差がσであった場合、ジッタの標準偏差はσ×Ｔ／ｒとなる。このようにクロック信号に含まれるジッタを定量的に測定することができる。このような統計処理を行うため、カウント値分布の山のピークから隣の山のピークまで、及び山のすそ野の広がりがおさまるように、遅延回路１、２の総遅延時間は入力されるクロック信号の２倍以上であることが好ましい。

このように、本発明の実施形態における半導体集積回路により内蔵したジッタ測定装置でクロックジッタを定量的に測定することができる。

上述した実施の形態はいずれも一例であって制限的なものではないと考えられるべきである。例えば、上記実施形態では信号の立ち上がりエッジの交差を検出していたが、立下がりエッジの交差を検出するようにしてもよい。本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の実施形態によるジッタ測定装置の概略構成図である。 同実施形態によるジッタ測定装置における検出回路の概略構成図である。 同実施形態によるジッタ測定装置における検出回路の概略構成図である。 エッジ検出部に入力されるクロック信号の一例を示す図である。 遅延回路に入力されるクロック信号の一例を示す図である。 各エッジ検出部におけるカウント値の分布の一例を示す図である。 各エッジ検出部におけるカウント値の分布の一例を示す図である。 同実施形態によるジッタ測定装置における計測シーケンスを示す図である。 各エッジ検出部におけるカウント値の分布の一例を示す図である。 カウント値分布からジッタを定量的に測定する方法を示す図である。

符号の説明

１、２ 遅延回路
３ 検出回路
４ エッジ抽出部
５ 交差検出部
６ カウンタ
７ 読み出し部
８ 演算部
１１、１２ トランジスタ
１３ ＮＡＮＤゲート

Claims (5)

1. ｎ個（ｎは２以上の整数）の直列に接続された遅延素子をそれぞれ有し、１段目の遅延素子には同一の入力信号が入力され、ｋ（ｋは１≦ｋ≦ｎ−１をみたす整数）段目の遅延素子の出力信号がｋ＋１段目の遅延素子に入力される第１及び第２の遅延回路と、
   ｎ個のエッジ検出部及び読み出し部を有し、第ｊ（ｊは１≦ｊ≦ｎを満たす整数）のエッジ検出部は前記第１の遅延回路のｊ段目の遅延素子の出力信号及び前記第２の遅延回路のｎ−ｊ＋１段目の遅延素子の出力信号が入力され、この２つの信号の立ち上がり又は立ち下がり変化の期間が重なるか否かを検出してその検出回数をカウントし、前記読み出し部が前記カウントされた検出回数を読み出す検出回路と、
   を含むことを特徴とする半導体集積回路。
2. 前記第ｊのエッジ検出部は、
   前記第１の遅延回路のｊ段目の遅延素子の出力信号の立ち上がり又は立ち下がり変化を抽出する第１のエッジ抽出部と、
   前記第２の遅延回路のｎ−ｊ＋１段目の遅延素子の出力信号の立ち上がり又は立ち下がり変化を抽出する第２のエッジ抽出部と、
   前記第１のエッジ抽出部により抽出された立ち上がり又は立ち下がり変化の期間と前記第２のエッジ抽出部により抽出された立ち上がり又は立ち下がり変化の期間が重なるか否かを検出する交差検出部と、
   前記検出回数をカウントするカウンタと、
   を備えることを特徴とする請求項１に記載の半導体集積回路。
3. 前記第１のエッジ抽出部は、一方の端子に前記第１の遅延回路のｊ段目の遅延素子の出力信号が入力される第１のキャパシタと、一方の端子が接地され他方の端子が前記第１のキャパシタの他方の端子に接続された第１の抵抗と、を有し、
   前記第２のエッジ抽出部は、一方の端子に前記第２の遅延回路のｎ−ｊ＋１段目の遅延素子の出力信号が入力される第２のキャパシタと、一方の端子が接地され他方の端子が前記第２のキャパシタの他方の端子に接続された第２の抵抗と、を有し、
   前記交差検出部は、ソース・ドレイン電極の一方が接地され、ゲート電極が前記第２のキャパシタの他方の端子及び前記第２の抵抗の他方の端子と接続された第１のトランジスタと、ソース・ドレイン電極の一方が前記第１のトランジスタのソース・ドレイン電極の他方と接続され、ゲート電極が前記第１のキャパシタの他方の端子及び前記第１の抵抗の他方の端子と接続された第２のトランジスタと、一方の端子が基準電圧線に接続され他方の端子が前記第２のトランジスタのソース・ドレイン電極の他方と接続された第３の抵抗と、一方の入力端子に所定レベルのゲート信号が入力され、他方の入力端子が前記抵抗の他方の端子及び前記第２のトランジスタのソース・ドレイン電極の他方に接続され、出力が前記カウンタに入力される論理回路と、を有することを特徴とする請求項２に記載の半導体集積回路。
4. さらに前記読み出し部に接続され、前記ｎ個のエッジ検出部のそれぞれでカウントされた検出回数に基づいて統計処理を行い、前記入力信号に含まれるジッタの統計量を算出する演算部を備えることを特徴とする請求項１乃至３のいずれかに記載の半導体集積回路。
5. 前記第１の遅延回路及び前記第２の遅延回路のｎ個の遅延素子の遅延時間はすべて同じであり、前記第１の遅延回路及び前記第２の遅延回路のそれぞれの総遅延時間は前記入力信号の２周期分より大きいことを特徴とする請求項１乃至４のいずれかに記載の半導体集積回路。

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